JPH098291A - 半導体装置 - Google Patents
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- JPH098291A JPH098291A JP7153548A JP15354895A JPH098291A JP H098291 A JPH098291 A JP H098291A JP 7153548 A JP7153548 A JP 7153548A JP 15354895 A JP15354895 A JP 15354895A JP H098291 A JPH098291 A JP H098291A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【目的】 絶縁ゲート型電界効果トランジスタに関し、
ソース・ドレイン間に大きな電流を流すことができ、ま
た集積回路のより一層の高集積化が可能な半導体装置を
提供する。 【構成】 半導体層２上に、上側及び下側表面にゲート
絶縁膜８が形成された帯状のゲート電極７と半導体層１
０とが順に積層されており、各半導体層２，１０はゲー
ト電極７の両横にソース／ドレイン領域４，５が形成さ
れている。
ソース・ドレイン間に大きな電流を流すことができ、ま
た集積回路のより一層の高集積化が可能な半導体装置を
提供する。 【構成】 半導体層２上に、上側及び下側表面にゲート
絶縁膜８が形成された帯状のゲート電極７と半導体層１
０とが順に積層されており、各半導体層２，１０はゲー
ト電極７の両横にソース／ドレイン領域４，５が形成さ
れている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、絶縁ゲート型電界効果トランジスタに関す
る。
り詳しくは、絶縁ゲート型電界効果トランジスタに関す
る。
【０００２】
【従来の技術】図１１は集積回路（以下、ＩＣという）
に形成された従来のＮチャネルＭＯＳトランジスタを示
す模式的上面図、図１２は図１１のＸ−Ｘ線による断面
図、図１３は図１１のＹ−Ｙ線による断面図である。な
お、図中Ｗはトランジスタ幅を示し、Ｌはゲート長を示
す。
に形成された従来のＮチャネルＭＯＳトランジスタを示
す模式的上面図、図１２は図１１のＸ−Ｘ線による断面
図、図１３は図１１のＹ−Ｙ線による断面図である。な
お、図中Ｗはトランジスタ幅を示し、Ｌはゲート長を示
す。
【０００３】シリコン基板５１の表面には、素子形成領
域として、Ｐ型不純物が低濃度に導入されてなるＰウェ
ル領域５２及びＮ型不純物が低濃度に導入されてなるＮ
ウェル領域が形成されている。これらの素子形成領域間
の基板５１上にはフィールド酸化膜５６が形成されてお
り、このフィールド酸化膜５６により各素子形成領域間
は相互に素子分離されている。
域として、Ｐ型不純物が低濃度に導入されてなるＰウェ
ル領域５２及びＮ型不純物が低濃度に導入されてなるＮ
ウェル領域が形成されている。これらの素子形成領域間
の基板５１上にはフィールド酸化膜５６が形成されてお
り、このフィールド酸化膜５６により各素子形成領域間
は相互に素子分離されている。
【０００４】Ｐウェル領域５２の表面にはＮ型不純物が
高濃度に導入されてなるソース領域５４及びドレイン領
域５５が適当な間隔を置いて形成されている。そして、
このソース領域５４とドレイン領域５５との間のＰウェ
ル領域５２上にはゲート酸化膜５８が形成されており、
このゲート酸化膜５８上には導電性ポリシリコンからな
るゲート電極５７が形成されている。ゲート電極５７の
下部のＰウェル領域５２がチャネル形成領域となる。
高濃度に導入されてなるソース領域５４及びドレイン領
域５５が適当な間隔を置いて形成されている。そして、
このソース領域５４とドレイン領域５５との間のＰウェ
ル領域５２上にはゲート酸化膜５８が形成されており、
このゲート酸化膜５８上には導電性ポリシリコンからな
るゲート電極５７が形成されている。ゲート電極５７の
下部のＰウェル領域５２がチャネル形成領域となる。
【０００５】また、基板５１上には、基板表面及びゲー
ト５７電極を被覆する絶縁膜５９が形成されており、こ
の絶縁膜５９上には所定のパターンで配線（図示せず）
が形成されている。ソース領域５４とドレイン領域５５
の上の絶縁膜５９にはコンタクトホール６１が形成され
ており、これらのコンタクトホール６１内の電極６２を
介して、ソース領域５４、ドレイン領域５５、ゲート電
極５７及びウェル領域５２は前記配線に電気的に接続さ
れている。
ト５７電極を被覆する絶縁膜５９が形成されており、こ
の絶縁膜５９上には所定のパターンで配線（図示せず）
が形成されている。ソース領域５４とドレイン領域５５
の上の絶縁膜５９にはコンタクトホール６１が形成され
ており、これらのコンタクトホール６１内の電極６２を
介して、ソース領域５４、ドレイン領域５５、ゲート電
極５７及びウェル領域５２は前記配線に電気的に接続さ
れている。
【０００６】図１４（ａ）はこのＮチャネルＭＯＳトラ
ンジスタの主要部分を示す模式図、図１４（ｂ）は同じ
くそのトランジスタの電流の流れを示す図である。この
トランジスタのソースＳ（ソース領域５４）とドレイン
Ｄ（ドレイン領域５５）との間に所定の電圧を印加し、
ゲートＧ（５７）に信号（電圧）を印加すると、ウェル
領域５２のソース領域５４とドレイン領域５５との間の
部分にｎチャネルが形成され、このｎチャネルを介して
ゲート電圧に応じた電流ＩdsがドレインＤからソースＳ
に流れる。
ンジスタの主要部分を示す模式図、図１４（ｂ）は同じ
くそのトランジスタの電流の流れを示す図である。この
トランジスタのソースＳ（ソース領域５４）とドレイン
Ｄ（ドレイン領域５５）との間に所定の電圧を印加し、
ゲートＧ（５７）に信号（電圧）を印加すると、ウェル
領域５２のソース領域５４とドレイン領域５５との間の
部分にｎチャネルが形成され、このｎチャネルを介して
ゲート電圧に応じた電流ＩdsがドレインＤからソースＳ
に流れる。
【０００７】なお、ＰチャネルＭＯＳトランジスタの場
合は、図１５（ａ）に示すように、ウェル領域５２ａは
低濃度Ｎ型半導体により構成されており、ソース領域５
４ａ、ドレイン領域５５ａはいずれも高濃度Ｐ型半導体
により構成されている。この場合は、図１５（ｂ）に示
すように、ウェル領域５２ａに形成されたチャネルを介
してソースＳからドレインＤにゲート電圧に応じた電流
Ｉdsが流れる。
合は、図１５（ａ）に示すように、ウェル領域５２ａは
低濃度Ｎ型半導体により構成されており、ソース領域５
４ａ、ドレイン領域５５ａはいずれも高濃度Ｐ型半導体
により構成されている。この場合は、図１５（ｂ）に示
すように、ウェル領域５２ａに形成されたチャネルを介
してソースＳからドレインＤにゲート電圧に応じた電流
Ｉdsが流れる。
【０００８】
【発明が解決しようとする問題点】ところで、近年、Ｉ
Ｃのより一層の高集積化及び高性能化が要求されてお
り、これに対応するためにトランジスタの微細化が進め
られている。しかしながら、従来のトランジスタは、微
細化した場合にソース・ドレイン間に流すことができる
最大電流が小さいという問題点がある。
Ｃのより一層の高集積化及び高性能化が要求されてお
り、これに対応するためにトランジスタの微細化が進め
られている。しかしながら、従来のトランジスタは、微
細化した場合にソース・ドレイン間に流すことができる
最大電流が小さいという問題点がある。
【０００９】また、従来のトランジスタにおいては、ゲ
ート長Ｌを短くすると、耐圧性能が低下すると共にパン
チスルー及び短チャネル効果等により特性が劣化するた
め、更なる微細化が難しく、ＩＣのより一層の高集積化
が図れないという問題点がある。更に、トランジスタを
微細化するためには、微細加工技術の向上及び製造のバ
ラツキの抑制等の難点があり、高精度の製造装置の開発
及び装置の高度な調整技術の開発等が必要であるという
問題点もある。
ート長Ｌを短くすると、耐圧性能が低下すると共にパン
チスルー及び短チャネル効果等により特性が劣化するた
め、更なる微細化が難しく、ＩＣのより一層の高集積化
が図れないという問題点がある。更に、トランジスタを
微細化するためには、微細加工技術の向上及び製造のバ
ラツキの抑制等の難点があり、高精度の製造装置の開発
及び装置の高度な調整技術の開発等が必要であるという
問題点もある。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、ソース・ドレイン間に大きな電流を流すこ
とができ、また集積回路のより一層の高集積化が可能な
半導体装置を提供することにある。
のであって、ソース・ドレイン間に大きな電流を流すこ
とができ、また集積回路のより一層の高集積化が可能な
半導体装置を提供することにある。
【００１１】
【問題点を解決するための手段】上記課題は、第１に、
第１の半導体層上にゲート絶縁膜を介して形成された帯
状のゲート電極と、該ゲート電極上にゲート絶縁膜を介
して積層された第２の半導体層とを有し、前記各半導体
層には前記ゲート電極の両側部にソース／ドレイン領域
が形成されていることを特徴とする半導体装置によって
達成され、第２に、前記ゲート電極と前記半導体層とが
ゲート絶縁膜を介して交互に複数組積層されてなる第１
の発明に記載の半導体装置によって達成され、第３に、
前記ゲート電極の上下の各半導体層のソース／ドレイン
領域は同じ導電型を有することを特徴とする第１又は第
２の発明に記載の半導体装置によって達成され、第４
に、前記ゲート電極の上下の各半導体層のソース／ドレ
イン領域は前記ゲート電極の片側同士で相互に接続して
いることを特徴とする第３の発明に記載の半導体装置に
よって達成され、第５に、前記ゲート電極の上下の各半
導体層のソース／ドレイン領域は互いに異なる導電型を
有することを特徴とする第１又は第２の発明に記載の半
導体装置によって達成される。
第１の半導体層上にゲート絶縁膜を介して形成された帯
状のゲート電極と、該ゲート電極上にゲート絶縁膜を介
して積層された第２の半導体層とを有し、前記各半導体
層には前記ゲート電極の両側部にソース／ドレイン領域
が形成されていることを特徴とする半導体装置によって
達成され、第２に、前記ゲート電極と前記半導体層とが
ゲート絶縁膜を介して交互に複数組積層されてなる第１
の発明に記載の半導体装置によって達成され、第３に、
前記ゲート電極の上下の各半導体層のソース／ドレイン
領域は同じ導電型を有することを特徴とする第１又は第
２の発明に記載の半導体装置によって達成され、第４
に、前記ゲート電極の上下の各半導体層のソース／ドレ
イン領域は前記ゲート電極の片側同士で相互に接続して
いることを特徴とする第３の発明に記載の半導体装置に
よって達成され、第５に、前記ゲート電極の上下の各半
導体層のソース／ドレイン領域は互いに異なる導電型を
有することを特徴とする第１又は第２の発明に記載の半
導体装置によって達成される。
【００１２】
【作用】本発明によれば、１つのゲート電極の上下にそ
のゲート電極を共有する、第１及び第２の半導体層から
なる２つの絶縁ゲート型電界効果トランジスタが設けら
れており、トランジスタ動作時には各チャネル領域に夫
々電流が流れる。従って、本発明のトランジスタは、従
来に比べてチャネル領域の数が多い分、大きな電流を流
すことができる。
のゲート電極を共有する、第１及び第２の半導体層から
なる２つの絶縁ゲート型電界効果トランジスタが設けら
れており、トランジスタ動作時には各チャネル領域に夫
々電流が流れる。従って、本発明のトランジスタは、従
来に比べてチャネル領域の数が多い分、大きな電流を流
すことができる。
【００１３】また、１つのゲート電極に対し、ソース／
ドレイン領域が２組設けられている。これにより、従来
１個のトランジスタが形成されていた平面領域に２個の
トランジスタを形成することができるため、トランジス
タ１個当たりのチップ占有面積が１／２になり、ＩＣの
高集積化が達成できる。また、ゲート長を短くしなくて
もＩＣの高集積化が達成できるため、耐圧性能の低下を
回避できると共に、パンチスルー及び短チャネル効果を
抑制できるため、良好な性能を得ることができる。
ドレイン領域が２組設けられている。これにより、従来
１個のトランジスタが形成されていた平面領域に２個の
トランジスタを形成することができるため、トランジス
タ１個当たりのチップ占有面積が１／２になり、ＩＣの
高集積化が達成できる。また、ゲート長を短くしなくて
もＩＣの高集積化が達成できるため、耐圧性能の低下を
回避できると共に、パンチスルー及び短チャネル効果を
抑制できるため、良好な性能を得ることができる。
【００１４】更に、ゲート電極の上下の各半導体層のソ
ース／ドレイン領域を相互に異なる導電型とすることに
より、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭ
ＯＳトランジスタからなるＣＭＯＳ構造を１つのゲート
電極を共有する２つのトランジスタにより１つの素子形
成領域に形成することができる。
ース／ドレイン領域を相互に異なる導電型とすることに
より、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭ
ＯＳトランジスタからなるＣＭＯＳ構造を１つのゲート
電極を共有する２つのトランジスタにより１つの素子形
成領域に形成することができる。
【００１５】
【実施例】以下、本発明の実施例について、添付の図面
を参照して説明する。図１は本発明の第１の実施例に係
るＮチャネルＭＯＳトランジスタを示す模式的上面図、
図２は図１のＸ−Ｘ線による断面図、図３は図１のＹ−
Ｙ線による断面図である。なお、図中Ｗはトランジスタ
幅を示し、Ｌはゲート長を示す。
を参照して説明する。図１は本発明の第１の実施例に係
るＮチャネルＭＯＳトランジスタを示す模式的上面図、
図２は図１のＸ−Ｘ線による断面図、図３は図１のＹ−
Ｙ線による断面図である。なお、図中Ｗはトランジスタ
幅を示し、Ｌはゲート長を示す。
【００１６】図２に示すように、シリコン基板１の表面
には、素子形成領域として、Ｐ型不純物が低濃度に導入
されてなるＰウェル領域２及びＮ型不純物が低濃度に導
入されたＮウェル領域が形成されており、各素子形成領
域間は、ＳｉＯ2 からなるフィールド酸化膜６により相
互に素子分離されている。このＰウェル領域２には、間
隔をおいてｎ型不純物が高濃度に導入されたソース／ド
レイン領域４，５が形成されている。それらの間には、
導電性ポリシリコンにより構成されたゲート電極７が周
囲をシリコン酸化膜８により被覆され、周囲から絶縁さ
れて埋め込まれている。ゲート電極７の上下表面のシリ
コン酸化膜８がゲート絶縁膜となる。そして、ゲート電
極７の上方にはゲート絶縁膜８を介してＰ型不純物が低
濃度に導入されたＰ型拡散領域１０が設けられ、このＰ
型拡散領域１０はその両側でソース／ドレイン領域４，
５に接している。ゲート電極７の上下にあるＰ型拡散領
域１０とＰウェル領域２がｎチャネル形成領域となる。
には、素子形成領域として、Ｐ型不純物が低濃度に導入
されてなるＰウェル領域２及びＮ型不純物が低濃度に導
入されたＮウェル領域が形成されており、各素子形成領
域間は、ＳｉＯ2 からなるフィールド酸化膜６により相
互に素子分離されている。このＰウェル領域２には、間
隔をおいてｎ型不純物が高濃度に導入されたソース／ド
レイン領域４，５が形成されている。それらの間には、
導電性ポリシリコンにより構成されたゲート電極７が周
囲をシリコン酸化膜８により被覆され、周囲から絶縁さ
れて埋め込まれている。ゲート電極７の上下表面のシリ
コン酸化膜８がゲート絶縁膜となる。そして、ゲート電
極７の上方にはゲート絶縁膜８を介してＰ型不純物が低
濃度に導入されたＰ型拡散領域１０が設けられ、このＰ
型拡散領域１０はその両側でソース／ドレイン領域４，
５に接している。ゲート電極７の上下にあるＰ型拡散領
域１０とＰウェル領域２がｎチャネル形成領域となる。
【００１７】また、基板１上には絶縁膜９が形成されて
おり、この絶縁膜９上には所定のパターンで配線（図示
せず）が形成されている。そして、ソース／ドレイン領
域４，５等の上の絶縁膜９にはコンタクトホール１１が
形成されており、電極１２はこのコンタクトホール１１
を通して底部のソース／ドレイン領域４，５、ゲート電
極７及びＰ型拡散領域１０と電気的に接続されている。
おり、この絶縁膜９上には所定のパターンで配線（図示
せず）が形成されている。そして、ソース／ドレイン領
域４，５等の上の絶縁膜９にはコンタクトホール１１が
形成されており、電極１２はこのコンタクトホール１１
を通して底部のソース／ドレイン領域４，５、ゲート電
極７及びＰ型拡散領域１０と電気的に接続されている。
【００１８】図４（ａ）〜（ｅ）は本実施例のトランジ
スタの製造方法の一例を工程順に示す断面図である。先
ず、従来と同様の方法により、シリコン基板１の表面に
Ｐ型不純物を低濃度（約１０15〜１０16／ｃｍ3 ）に導
入したＰウェル領域２及びＮ型不純物を低濃度に導入し
たＮウェル領域を選択的に形成する。また、基板１の表
面にフィールド酸化膜を選択的に形成して、各ウェル領
域間を相互に素子分離する。
スタの製造方法の一例を工程順に示す断面図である。先
ず、従来と同様の方法により、シリコン基板１の表面に
Ｐ型不純物を低濃度（約１０15〜１０16／ｃｍ3 ）に導
入したＰウェル領域２及びＮ型不純物を低濃度に導入し
たＮウェル領域を選択的に形成する。また、基板１の表
面にフィールド酸化膜を選択的に形成して、各ウェル領
域間を相互に素子分離する。
【００１９】その後、フォトリソグラフィー技術を使用
して、図４（ａ）に示すように、Ｐウェル領域２にゲー
ト電極を埋め込むための溝１５を形成する。そして、こ
の溝１５及びウェル領域２の表面を酸化させて、厚さが
約８０Åのシリコン酸化膜８を形成する。次に、溝１５
内にゲート材料として導電性のポリシリコン膜７を埋め
込む。続いて、溝１５の周囲に露出するシリコン酸化膜
８を除去した後、ポリシリコン膜７の上面を酸化して、
ゲート絶縁膜（シリコン酸化膜）８を形成する。次い
で、ゲート電極（ポリシリコン膜）７上面の周囲のゲー
ト絶縁膜８を図示しないレジスト膜等により保護して、
その他の領域のシリコン酸化膜をエッチング除去し、基
板表面を平坦にする。
して、図４（ａ）に示すように、Ｐウェル領域２にゲー
ト電極を埋め込むための溝１５を形成する。そして、こ
の溝１５及びウェル領域２の表面を酸化させて、厚さが
約８０Åのシリコン酸化膜８を形成する。次に、溝１５
内にゲート材料として導電性のポリシリコン膜７を埋め
込む。続いて、溝１５の周囲に露出するシリコン酸化膜
８を除去した後、ポリシリコン膜７の上面を酸化して、
ゲート絶縁膜（シリコン酸化膜）８を形成する。次い
で、ゲート電極（ポリシリコン膜）７上面の周囲のゲー
ト絶縁膜８を図示しないレジスト膜等により保護して、
その他の領域のシリコン酸化膜をエッチング除去し、基
板表面を平坦にする。
【００２０】次に、上記のレジスト膜をマスクとして、
例えばウェル領域２の表面にＮ型不純物を導入した後、
この不純物を拡散させて、ゲート電極７に対し自己整合
的にソース／ドレイン領域４，５を形成する（図４
（ｂ））。この場合、ソース／ドレイン領域４，５のＮ
型不純物濃度は、例えば約１０19／ｃｍ3 とする。な
お、上記のレジスト膜を除去してＮ型不純物をイオン注
入し、再度ゲート電極７中にＮ型不純物を導入してもよ
い。
例えばウェル領域２の表面にＮ型不純物を導入した後、
この不純物を拡散させて、ゲート電極７に対し自己整合
的にソース／ドレイン領域４，５を形成する（図４
（ｂ））。この場合、ソース／ドレイン領域４，５のＮ
型不純物濃度は、例えば約１０19／ｃｍ3 とする。な
お、上記のレジスト膜を除去してＮ型不純物をイオン注
入し、再度ゲート電極７中にＮ型不純物を導入してもよ
い。
【００２１】その後、図４（ｃ）に示すように、基板上
にＣＶＤ法により膜厚約８０Åのシリコン膜１６を形成
した後、図４（ｄ）に示すように、ゲート電極７上に開
口部が設けられた図示しないレジスト膜をシリコン膜１
６上に形成した後、前記開口部を介してシリコン膜１６
にＰ型不純物を低濃度（例えば、１０15〜１０16／ｃｍ
3 ）に導入して、Ｐ型拡散領域１０を形成する。続い
て、該レジスト膜を除去した後、Ｐ型拡散領域１０を保
護し、かつＰウエル領域２内のソース／ドレイン領域
４，５上に開口部が設けられたレジスト膜をシリコン膜
１６上に形成する。次いで、この開口部を介してシリコ
ン膜１６にＮ型不純物を高濃度（約１０19／ｃｍ3 ）に
導入する。これにより、Ｐ型拡散領域１０の横にこれと
接するｎ型のソース／ドレイン領域が形成され、この部
分のソース／ドレイン領域はＰウエル領域２内のソース
／ドレイン領域４，５と接続し、一体化する。
にＣＶＤ法により膜厚約８０Åのシリコン膜１６を形成
した後、図４（ｄ）に示すように、ゲート電極７上に開
口部が設けられた図示しないレジスト膜をシリコン膜１
６上に形成した後、前記開口部を介してシリコン膜１６
にＰ型不純物を低濃度（例えば、１０15〜１０16／ｃｍ
3 ）に導入して、Ｐ型拡散領域１０を形成する。続い
て、該レジスト膜を除去した後、Ｐ型拡散領域１０を保
護し、かつＰウエル領域２内のソース／ドレイン領域
４，５上に開口部が設けられたレジスト膜をシリコン膜
１６上に形成する。次いで、この開口部を介してシリコ
ン膜１６にＮ型不純物を高濃度（約１０19／ｃｍ3 ）に
導入する。これにより、Ｐ型拡散領域１０の横にこれと
接するｎ型のソース／ドレイン領域が形成され、この部
分のソース／ドレイン領域はＰウエル領域２内のソース
／ドレイン領域４，５と接続し、一体化する。
【００２２】次いで、図４（ｅ）に示すように、基板１
全面に絶縁膜９を形成した後、フォトリソグラフィー技
術を使用して、この絶縁膜９の所定部分にコンタクトホ
ール１１を形成する。続いて、絶縁膜９上にアルミニウ
ム膜等を形成した後、パターンニングし、コンタクトホ
ール１１を通してゲート電極７、ソース／ドレイン領域
４，５及びＰ型拡散領域１０と接続する電極１２を形成
する。これにより、本実施例に係るトランジスタが完成
する。
全面に絶縁膜９を形成した後、フォトリソグラフィー技
術を使用して、この絶縁膜９の所定部分にコンタクトホ
ール１１を形成する。続いて、絶縁膜９上にアルミニウ
ム膜等を形成した後、パターンニングし、コンタクトホ
ール１１を通してゲート電極７、ソース／ドレイン領域
４，５及びＰ型拡散領域１０と接続する電極１２を形成
する。これにより、本実施例に係るトランジスタが完成
する。
【００２３】図５（ａ）は本実施例のＮチャネルＭＯＳ
トランジスタの主要部分を示す模式図であり、図５
（ｂ）は同じくそのトランジスタの電流の流れを示す図
である。ソースＳとドレインＤとの間に所定の電圧を印
加し、ゲートＧに信号（電圧）を印加すると、ソース領
域４とドレイン領域５との間のＰウェル領域２及びＰ型
拡散領域１０に夫々チャネルが形成され、各チャネルに
はドレインＤからソースＳに向けて電流Ｉdsが流れる。
つまり、この実施例のＮチャネルＭＯＳトランジスタに
おいては、２つのチャネルに夫々電流が流れるので、従
来の同一サイズ（同一ゲート長）のトランジスタに比し
て約２倍の電流を流すことができて、伝達係数が向上す
る。
トランジスタの主要部分を示す模式図であり、図５
（ｂ）は同じくそのトランジスタの電流の流れを示す図
である。ソースＳとドレインＤとの間に所定の電圧を印
加し、ゲートＧに信号（電圧）を印加すると、ソース領
域４とドレイン領域５との間のＰウェル領域２及びＰ型
拡散領域１０に夫々チャネルが形成され、各チャネルに
はドレインＤからソースＳに向けて電流Ｉdsが流れる。
つまり、この実施例のＮチャネルＭＯＳトランジスタに
おいては、２つのチャネルに夫々電流が流れるので、従
来の同一サイズ（同一ゲート長）のトランジスタに比し
て約２倍の電流を流すことができて、伝達係数が向上す
る。
【００２４】また、ゲート電極上にチャネル（基板）を
有することにより、α線等の各種ノイズ源の吸収効率が
良くなると共に、基板コンタクトをとることが容易にな
り、耐放射線等、各種のノイズに対するマージンの向上
が計れるという利点がある。なお、この実施例において
は、ＮチャネルＭＯＳトランジスタの場合について説明
したが、図６（ａ）に示すように、ウェル領域２ａを低
濃度Ｎ型半導体により形成し、ソース／ドレイン領域４
ａ，５ａを高濃度Ｐ型半導体により形成し、ゲート電極
７の上方に低濃度Ｐ型不純物半導体により形成されたＰ
型拡散領域を配置することにより、ＰチャネルＭＯＳト
ランジスタを形成することができる。このＰチャネルＭ
ＯＳトランジスタにおいて、図６（ｂ）に示すように、
ソースＳ・ドレインＤ間に所定の電圧を印加し、ゲート
Ｇに信号（電圧）を印加すると、Ｎウェル領域２ａ及び
Ｐ型拡散領域１０ａにチャネルが形成され、各チャネル
にソースＳからドレインＤに電流Ｉdsが流れ、従来の同
一サイズのトランジスタに比して約２倍の電流を流すこ
とができる。
有することにより、α線等の各種ノイズ源の吸収効率が
良くなると共に、基板コンタクトをとることが容易にな
り、耐放射線等、各種のノイズに対するマージンの向上
が計れるという利点がある。なお、この実施例において
は、ＮチャネルＭＯＳトランジスタの場合について説明
したが、図６（ａ）に示すように、ウェル領域２ａを低
濃度Ｎ型半導体により形成し、ソース／ドレイン領域４
ａ，５ａを高濃度Ｐ型半導体により形成し、ゲート電極
７の上方に低濃度Ｐ型不純物半導体により形成されたＰ
型拡散領域を配置することにより、ＰチャネルＭＯＳト
ランジスタを形成することができる。このＰチャネルＭ
ＯＳトランジスタにおいて、図６（ｂ）に示すように、
ソースＳ・ドレインＤ間に所定の電圧を印加し、ゲート
Ｇに信号（電圧）を印加すると、Ｎウェル領域２ａ及び
Ｐ型拡散領域１０ａにチャネルが形成され、各チャネル
にソースＳからドレインＤに電流Ｉdsが流れ、従来の同
一サイズのトランジスタに比して約２倍の電流を流すこ
とができる。
【００２５】また、図５に示すＮチャネルＭＯＳトラン
ジスタの一つと図６に示すＰチャネルＭＯＳトランジス
タの一つを同一基板に形成して、ＣＭＯＳ構造とするこ
ともできる。図７（ａ）は本発明の第２の実施例に係る
ＣＭＯＳ構造のトランジスタを示す模式図であり、図７
（ｂ）は同じくそのトランジスタの電流の流れを示す図
である。
ジスタの一つと図６に示すＰチャネルＭＯＳトランジス
タの一つを同一基板に形成して、ＣＭＯＳ構造とするこ
ともできる。図７（ａ）は本発明の第２の実施例に係る
ＣＭＯＳ構造のトランジスタを示す模式図であり、図７
（ｂ）は同じくそのトランジスタの電流の流れを示す図
である。
【００２６】ゲート電極２７はその周囲が、例えばシリ
コン酸化膜からなるゲート絶縁膜２８に被覆されてお
り、このゲート電極２７の横の両側部には、下半部でＮ
型不純物が高濃度に導入された第１のソース／ドレイン
領域２４ａ，２５ａが配設され、また、上半部で、第１
のソース／ドレイン領域２４ａ，２５ａ上の絶縁膜２６
を介してＰ型不純物が高濃度に導入された第２のソース
／ドレイン領域２４ｂ，２５ｂが形成されている。
コン酸化膜からなるゲート絶縁膜２８に被覆されてお
り、このゲート電極２７の横の両側部には、下半部でＮ
型不純物が高濃度に導入された第１のソース／ドレイン
領域２４ａ，２５ａが配設され、また、上半部で、第１
のソース／ドレイン領域２４ａ，２５ａ上の絶縁膜２６
を介してＰ型不純物が高濃度に導入された第２のソース
／ドレイン領域２４ｂ，２５ｂが形成されている。
【００２７】また、ゲート電極２７の下方にはゲート絶
縁膜２８を介してＰ型不純物が低濃度に導入されたＰ型
拡散領域２２が配設されており、ゲート電極２７の上方
には、ゲート絶縁膜２８を介してＮ型不純物が低濃度に
導入されたＮ型拡散領域３０が形成されている。上記で
は、図７（ｂ）に示すように、ゲート電極２７、第１の
ソース／ドレイン領域２４ａ，２５ａ及びＰ型拡散領域
２２によりＮチャネルＭＯＳトランジスタが構成され、
ゲート電極２７、第２のソース／ドレイン領域２４ｂ，
２５ｂ及びＮ型拡散領域３０によりＰチャネルＭＯＳト
ランジスタが構成される。
縁膜２８を介してＰ型不純物が低濃度に導入されたＰ型
拡散領域２２が配設されており、ゲート電極２７の上方
には、ゲート絶縁膜２８を介してＮ型不純物が低濃度に
導入されたＮ型拡散領域３０が形成されている。上記で
は、図７（ｂ）に示すように、ゲート電極２７、第１の
ソース／ドレイン領域２４ａ，２５ａ及びＰ型拡散領域
２２によりＮチャネルＭＯＳトランジスタが構成され、
ゲート電極２７、第２のソース／ドレイン領域２４ｂ，
２５ｂ及びＮ型拡散領域３０によりＰチャネルＭＯＳト
ランジスタが構成される。
【００２８】本実施例においては、従来１個のトランジ
スタが形成されていた平面領域に、ＮチャネルＭＯＳト
ランジスタ及びＰチャネルＭＯＳトランジスタの２個の
トランジスタにより構成されるＣＭＯＳを形成すること
ができるため、ＩＣの集積度が著しく向上する。また、
本実施例においては、ゲート長を短くしなくてもＩＣの
高集積化が達成できるため、耐圧性能の低下、パンチス
ルー及び短チャネル効果を抑制することができ、良好な
性能を得ることができる。
スタが形成されていた平面領域に、ＮチャネルＭＯＳト
ランジスタ及びＰチャネルＭＯＳトランジスタの２個の
トランジスタにより構成されるＣＭＯＳを形成すること
ができるため、ＩＣの集積度が著しく向上する。また、
本実施例においては、ゲート長を短くしなくてもＩＣの
高集積化が達成できるため、耐圧性能の低下、パンチス
ルー及び短チャネル効果を抑制することができ、良好な
性能を得ることができる。
【００２９】なお、本実施例のトランジスタによれば、
例えば、基板上にＰ型拡散領域２２、第１のソース／ド
レイン領域２４ａ，２５ａ、絶縁膜２６、第２のソース
／ドレイン領域２４ｂ，２５ｂを順次形成した後、ゲー
ト絶縁膜２８の側壁部及び底部を形成し、ゲート電極２
７を埋め込んだ後にゲート絶縁膜２８の上部を形成し、
その上にＮ型拡散領域３０を形成することにより製造で
きる。
例えば、基板上にＰ型拡散領域２２、第１のソース／ド
レイン領域２４ａ，２５ａ、絶縁膜２６、第２のソース
／ドレイン領域２４ｂ，２５ｂを順次形成した後、ゲー
ト絶縁膜２８の側壁部及び底部を形成し、ゲート電極２
７を埋め込んだ後にゲート絶縁膜２８の上部を形成し、
その上にＮ型拡散領域３０を形成することにより製造で
きる。
【００３０】図８は本発明の第３の実施例に係るトラン
ジスタを示す模式的上面図、図９は図８のＸ−Ｘ線によ
る断面図、図１０は図８のＹ−Ｙ線による断面図であ
る。なお、図中Ｗはトランジスタ幅を示し、Ｌはゲート
長を示す。図９及び図１０に示すように、シリコン基板
３１の表面には、素子形成領域として、Ｐ型不純物が低
濃度に導入されてなるＰ型ウェル領域３２及びＮ型不純
物が低濃度に導入されてなるＮウェル領域が形成されて
いる。各素子形成領域間の基板３１上にはフィールド酸
化膜３６が形成されており、このフィールド酸化膜３６
により各素子形成領域は相互に素子分離されている。
ジスタを示す模式的上面図、図９は図８のＸ−Ｘ線によ
る断面図、図１０は図８のＹ−Ｙ線による断面図であ
る。なお、図中Ｗはトランジスタ幅を示し、Ｌはゲート
長を示す。図９及び図１０に示すように、シリコン基板
３１の表面には、素子形成領域として、Ｐ型不純物が低
濃度に導入されてなるＰ型ウェル領域３２及びＮ型不純
物が低濃度に導入されてなるＮウェル領域が形成されて
いる。各素子形成領域間の基板３１上にはフィールド酸
化膜３６が形成されており、このフィールド酸化膜３６
により各素子形成領域は相互に素子分離されている。
【００３１】Ｐウェル領域３２内には３本のゲート電極
３７が高さ方向に相互に平行に配設されており、各ゲー
ト電極３７はその一端側に配設されたゲート接続部３７
ａにより相互に電気的に接続されている。これらのゲー
ト電極３７及ゲート接続部３７ａの周囲は、例えばシリ
コン酸化膜からなるゲート絶縁膜３８により被覆されて
いる。
３７が高さ方向に相互に平行に配設されており、各ゲー
ト電極３７はその一端側に配設されたゲート接続部３７
ａにより相互に電気的に接続されている。これらのゲー
ト電極３７及ゲート接続部３７ａの周囲は、例えばシリ
コン酸化膜からなるゲート絶縁膜３８により被覆されて
いる。
【００３２】また、各ゲート電極３７の上にはＰ型不純
物が低濃度に導入されたＰ型拡散領域４０が配設されて
いる。各Ｐ型拡散領域４０はその他端側に配設されたＰ
型拡散領域接続部４０ａにより電気的に相互に接続され
ている。このゲート電極３７及びＰ型拡散領域４０の積
層体の両側にはＮ型不純物が高濃度に導入されてなるソ
ース／ドレイン領域３４，３５が配設されている。
物が低濃度に導入されたＰ型拡散領域４０が配設されて
いる。各Ｐ型拡散領域４０はその他端側に配設されたＰ
型拡散領域接続部４０ａにより電気的に相互に接続され
ている。このゲート電極３７及びＰ型拡散領域４０の積
層体の両側にはＮ型不純物が高濃度に導入されてなるソ
ース／ドレイン領域３４，３５が配設されている。
【００３３】また、基板３１上には絶縁膜３９が形成さ
れており、更に、この絶縁膜３９には所定の箇所にコン
タクトホール４１が選択的に形成されており、電極４２
はこれらのコンタクトホール４１を通して、底部のソー
ス／ドレイン領域３４，３５、ゲート電極３７及びＰ型
拡散領域４０と電気的に接続されている。本実施例にお
いては、各ゲート電極３７の上下にチャネルが形成され
るため、トランジスタ１つ当たりのチャネル数が多く、
第１の実施例に比べて、より一層大きな電流を流すこと
ができると共に、耐放射線特性等、ノイズマージンの向
上が計れるという利点がある。
れており、更に、この絶縁膜３９には所定の箇所にコン
タクトホール４１が選択的に形成されており、電極４２
はこれらのコンタクトホール４１を通して、底部のソー
ス／ドレイン領域３４，３５、ゲート電極３７及びＰ型
拡散領域４０と電気的に接続されている。本実施例にお
いては、各ゲート電極３７の上下にチャネルが形成され
るため、トランジスタ１つ当たりのチャネル数が多く、
第１の実施例に比べて、より一層大きな電流を流すこと
ができると共に、耐放射線特性等、ノイズマージンの向
上が計れるという利点がある。
【００３４】なお、上述の実施例においては溝内にゲー
トを埋め込んで形成するゲート埋め込み型の構成の場合
について説明したが、例えば、半導体層上に、ゲート絶
縁膜、ゲート電極、ゲート絶縁膜及び半導体層を積層形
成した構成としても、上述の実施例と同様の効果が得ら
れる。この場合に、各半導体層には、前記ゲート電極の
両側部にソース／ドレイン領域が形成され、ゲート電極
の上下の半導体層にチャネルが形成される。
トを埋め込んで形成するゲート埋め込み型の構成の場合
について説明したが、例えば、半導体層上に、ゲート絶
縁膜、ゲート電極、ゲート絶縁膜及び半導体層を積層形
成した構成としても、上述の実施例と同様の効果が得ら
れる。この場合に、各半導体層には、前記ゲート電極の
両側部にソース／ドレイン領域が形成され、ゲート電極
の上下の半導体層にチャネルが形成される。
【００３５】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、１つのゲート電極を共有するトランジスタ
がゲート電極の上下に形成されているため、同一サイズ
の従来のトランジスタに比して大きな電流を流すことが
できる。また、ゲート電極上にチャネル（基板）を有す
ることにより、α線等の各種ノイズ源の吸収効率が良く
なると共に、基板コンタクトをとることが容易になり、
耐放射線特性等、ノイズマージンの向上が計れるという
効果を奏する。
置によれば、１つのゲート電極を共有するトランジスタ
がゲート電極の上下に形成されているため、同一サイズ
の従来のトランジスタに比して大きな電流を流すことが
できる。また、ゲート電極上にチャネル（基板）を有す
ることにより、α線等の各種ノイズ源の吸収効率が良く
なると共に、基板コンタクトをとることが容易になり、
耐放射線特性等、ノイズマージンの向上が計れるという
効果を奏する。
【００３６】また、従来１個のトランジスタが形成され
ていた領域に２個のトランジスタを形成することができ
るため、ＩＣの集積度が著しく向上するという効果を奏
する。また、ゲート長を短くしなくてもＩＣの高集積化
が達成できるため、耐圧性能の低下、パンチスルー及び
短チャネル効果を抑制できて、良好な特性を得ることが
できる。
ていた領域に２個のトランジスタを形成することができ
るため、ＩＣの集積度が著しく向上するという効果を奏
する。また、ゲート長を短くしなくてもＩＣの高集積化
が達成できるため、耐圧性能の低下、パンチスルー及び
短チャネル効果を抑制できて、良好な特性を得ることが
できる。
【図１】本発明の第１の実施例に係るＮチャネルＭＯＳ
トランジスタを示す模式的上面図である。
トランジスタを示す模式的上面図である。
【図２】図１のＸ−Ｘ線による断面図である。
【図３】図１のＹ−Ｙ線による断面図である。
【図４】本発明の第１の実施例に係るトランジスタの製
造方法の一例を工程順に示す断面図である。
造方法の一例を工程順に示す断面図である。
【図５】図５（ａ）は本発明の第１の実施例に係るＮチ
ャネルＭＯＳトランジスタの主要部分を示す模式図であ
り、図５（ｂ）は同じくそのトランジスタの電流の流れ
を示す図である。
ャネルＭＯＳトランジスタの主要部分を示す模式図であ
り、図５（ｂ）は同じくそのトランジスタの電流の流れ
を示す図である。
【図６】図６（ａ）は本発明の第１の実施例に係るＰチ
ャネルＭＯＳトランジスタの主要部分を示す模式図であ
り、図６（ｂ）は同じくそのトランジスタの電流の流れ
を示す図である。
ャネルＭＯＳトランジスタの主要部分を示す模式図であ
り、図６（ｂ）は同じくそのトランジスタの電流の流れ
を示す図である。
【図７】本発明の第２の実施例に係るＣ−ＭＯＳトラン
ジスタの主要部分を示す模式図であり、図７（ｂ）は同
じくそのトランジスタの電流の流れを示す図である。
ジスタの主要部分を示す模式図であり、図７（ｂ）は同
じくそのトランジスタの電流の流れを示す図である。
【図８】本発明の第３の実施例に係るトランジスタを示
す模式的上面図である。
す模式的上面図である。
【図９】図８のＸ−Ｘ線による断面図である。
【図１０】図８のＹ−Ｙ線による断面図である。
【図１１】従来例に係るＮチャネルＭＯＳトランジスタ
を示す模式的上面図である。
を示す模式的上面図である。
【図１２】図１１のＸ−Ｘ線による断面図である。
【図１３】図１１のＹ−Ｙ線による断面図である。
【図１４】図１４（ａ）は従来例に係るＮチャネルＭＯ
Ｓトランジスタの主要部分を示す模式図であり、図１４
（ｂ）は同じくそのトランジスタの電流の流れを示す図
である。
Ｓトランジスタの主要部分を示す模式図であり、図１４
（ｂ）は同じくそのトランジスタの電流の流れを示す図
である。
【図１５】図１５（ａ）は従来例に係るＰチャネルＭＯ
Ｓトランジスタの主要部分を示す模式図であり、図１５
（ｂ）は同じくそのトランジスタの電流の流れを示す図
である。
Ｓトランジスタの主要部分を示す模式図であり、図１５
（ｂ）は同じくそのトランジスタの電流の流れを示す図
である。
１，３１，５１…基板 ２，２ａ，３２，５２，５２ａ…ウェル領域 ４，４ａ，５，５ａ，２４ａ，２４ｂ，２５ａ，２５
ｂ，３４，３５，５４，５４ａ，５５，５５ａ…ソース
／ドレイン領域 ６，２６，３６，５６…フィールド酸化膜 ７，２７，３７，５７…ゲート電極 ８，２８，３８，５８…ゲート絶縁膜 ９，３９，５９…絶縁膜 １０，１０ａ，２２，４０…Ｐ型拡散領域 １１，４１，６１…コンタクトホール １２，４２，６２…電極 １５…溝 １６…シリコン膜 ３０…Ｎ型拡散領域
ｂ，３４，３５，５４，５４ａ，５５，５５ａ…ソース
／ドレイン領域 ６，２６，３６，５６…フィールド酸化膜 ７，２７，３７，５７…ゲート電極 ８，２８，３８，５８…ゲート絶縁膜 ９，３９，５９…絶縁膜 １０，１０ａ，２２，４０…Ｐ型拡散領域 １１，４１，６１…コンタクトホール １２，４２，６２…電極 １５…溝 １６…シリコン膜 ３０…Ｎ型拡散領域
Claims (5)
- 【請求項１】 第１の半導体層上にゲート絶縁膜を介し
て形成された帯状のゲート電極と、該ゲート電極上にゲ
ート絶縁膜を介して積層された第２の半導体層とを有
し、前記各半導体層には前記ゲート電極の両側部にソー
ス／ドレイン領域が形成されていることを特徴とする半
導体装置。 - 【請求項２】 前記ゲート電極と前記半導体層とがゲー
ト絶縁膜を介して交互に複数組積層されてなることを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート電極の上下の各半導体層のソ
ース／ドレイン領域は同じ導電型を有することを特徴と
する請求項１又は請求項２に記載の半導体装置。 - 【請求項４】 前記ゲート電極の上下の各半導体層のソ
ース／ドレイン領域は前記ゲート電極の片側同士で相互
に接続していることを特徴とする請求項３に記載の半導
体装置。 - 【請求項５】 前記ゲート電極の上下の各半導体層のソ
ース／ドレイン領域は互いに異なる導電型を有すること
を特徴とする請求項１又は請求項２に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7153548A JPH098291A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7153548A JPH098291A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098291A true JPH098291A (ja) | 1997-01-10 |
Family
ID=15564923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7153548A Withdrawn JPH098291A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098291A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128508A (ja) * | 2002-10-01 | 2004-04-22 | Samsung Electronics Co Ltd | 多重チャンネルを有するモストランジスター及びその製造方法 |
| US6893928B2 (en) | 1998-04-24 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2005340810A (ja) * | 2004-05-25 | 2005-12-08 | Samsung Electronics Co Ltd | マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法 |
| JP2008042206A (ja) * | 2006-08-04 | 2008-02-21 | Samsung Electronics Co Ltd | メモリ素子及びその製造方法 |
| JP2009206145A (ja) * | 2008-02-26 | 2009-09-10 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| CN105977301A (zh) * | 2016-07-06 | 2016-09-28 | 电子科技大学 | 一种体内栅型mos |
| US20200061556A1 (en) * | 2018-08-21 | 2020-02-27 | Lifecycle Biotechnologies, Lp | Oscillating bioreactor system |
-
1995
- 1995-06-20 JP JP7153548A patent/JPH098291A/ja not_active Withdrawn
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