JPH098291A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH098291A JPH098291A JP7153548A JP15354895A JPH098291A JP H098291 A JPH098291 A JP H098291A JP 7153548 A JP7153548 A JP 7153548A JP 15354895 A JP15354895 A JP 15354895A JP H098291 A JPH098291 A JP H098291A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- source
- gate
- region
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 230000005669 field effect Effects 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 description 26
- 238000009792 diffusion process Methods 0.000 description 24
- 239000000758 substrate Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000010354 integration Effects 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 絶縁ゲート型電界効果トランジスタに関し、
ソース・ドレイン間に大きな電流を流すことができ、ま
た集積回路のより一層の高集積化が可能な半導体装置を
提供する。 【構成】 半導体層2上に、上側及び下側表面にゲート
絶縁膜8が形成された帯状のゲート電極7と半導体層1
0とが順に積層されており、各半導体層2,10はゲー
ト電極7の両横にソース/ドレイン領域4,5が形成さ
れている。
ソース・ドレイン間に大きな電流を流すことができ、ま
た集積回路のより一層の高集積化が可能な半導体装置を
提供する。 【構成】 半導体層2上に、上側及び下側表面にゲート
絶縁膜8が形成された帯状のゲート電極7と半導体層1
0とが順に積層されており、各半導体層2,10はゲー
ト電極7の両横にソース/ドレイン領域4,5が形成さ
れている。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、絶縁ゲート型電界効果トランジスタに関す
る。
り詳しくは、絶縁ゲート型電界効果トランジスタに関す
る。
【0002】
【従来の技術】図11は集積回路(以下、ICという)
に形成された従来のNチャネルMOSトランジスタを示
す模式的上面図、図12は図11のX−X線による断面
図、図13は図11のY−Y線による断面図である。な
お、図中Wはトランジスタ幅を示し、Lはゲート長を示
す。
に形成された従来のNチャネルMOSトランジスタを示
す模式的上面図、図12は図11のX−X線による断面
図、図13は図11のY−Y線による断面図である。な
お、図中Wはトランジスタ幅を示し、Lはゲート長を示
す。
【0003】シリコン基板51の表面には、素子形成領
域として、P型不純物が低濃度に導入されてなるPウェ
ル領域52及びN型不純物が低濃度に導入されてなるN
ウェル領域が形成されている。これらの素子形成領域間
の基板51上にはフィールド酸化膜56が形成されてお
り、このフィールド酸化膜56により各素子形成領域間
は相互に素子分離されている。
域として、P型不純物が低濃度に導入されてなるPウェ
ル領域52及びN型不純物が低濃度に導入されてなるN
ウェル領域が形成されている。これらの素子形成領域間
の基板51上にはフィールド酸化膜56が形成されてお
り、このフィールド酸化膜56により各素子形成領域間
は相互に素子分離されている。
【0004】Pウェル領域52の表面にはN型不純物が
高濃度に導入されてなるソース領域54及びドレイン領
域55が適当な間隔を置いて形成されている。そして、
このソース領域54とドレイン領域55との間のPウェ
ル領域52上にはゲート酸化膜58が形成されており、
このゲート酸化膜58上には導電性ポリシリコンからな
るゲート電極57が形成されている。ゲート電極57の
下部のPウェル領域52がチャネル形成領域となる。
高濃度に導入されてなるソース領域54及びドレイン領
域55が適当な間隔を置いて形成されている。そして、
このソース領域54とドレイン領域55との間のPウェ
ル領域52上にはゲート酸化膜58が形成されており、
このゲート酸化膜58上には導電性ポリシリコンからな
るゲート電極57が形成されている。ゲート電極57の
下部のPウェル領域52がチャネル形成領域となる。
【0005】また、基板51上には、基板表面及びゲー
ト57電極を被覆する絶縁膜59が形成されており、こ
の絶縁膜59上には所定のパターンで配線(図示せず)
が形成されている。ソース領域54とドレイン領域55
の上の絶縁膜59にはコンタクトホール61が形成され
ており、これらのコンタクトホール61内の電極62を
介して、ソース領域54、ドレイン領域55、ゲート電
極57及びウェル領域52は前記配線に電気的に接続さ
れている。
ト57電極を被覆する絶縁膜59が形成されており、こ
の絶縁膜59上には所定のパターンで配線(図示せず)
が形成されている。ソース領域54とドレイン領域55
の上の絶縁膜59にはコンタクトホール61が形成され
ており、これらのコンタクトホール61内の電極62を
介して、ソース領域54、ドレイン領域55、ゲート電
極57及びウェル領域52は前記配線に電気的に接続さ
れている。
【0006】図14(a)はこのNチャネルMOSトラ
ンジスタの主要部分を示す模式図、図14(b)は同じ
くそのトランジスタの電流の流れを示す図である。この
トランジスタのソースS(ソース領域54)とドレイン
D(ドレイン領域55)との間に所定の電圧を印加し、
ゲートG(57)に信号(電圧)を印加すると、ウェル
領域52のソース領域54とドレイン領域55との間の
部分にnチャネルが形成され、このnチャネルを介して
ゲート電圧に応じた電流IdsがドレインDからソースS
に流れる。
ンジスタの主要部分を示す模式図、図14(b)は同じ
くそのトランジスタの電流の流れを示す図である。この
トランジスタのソースS(ソース領域54)とドレイン
D(ドレイン領域55)との間に所定の電圧を印加し、
ゲートG(57)に信号(電圧)を印加すると、ウェル
領域52のソース領域54とドレイン領域55との間の
部分にnチャネルが形成され、このnチャネルを介して
ゲート電圧に応じた電流IdsがドレインDからソースS
に流れる。
【0007】なお、PチャネルMOSトランジスタの場
合は、図15(a)に示すように、ウェル領域52aは
低濃度N型半導体により構成されており、ソース領域5
4a、ドレイン領域55aはいずれも高濃度P型半導体
により構成されている。この場合は、図15(b)に示
すように、ウェル領域52aに形成されたチャネルを介
してソースSからドレインDにゲート電圧に応じた電流
Idsが流れる。
合は、図15(a)に示すように、ウェル領域52aは
低濃度N型半導体により構成されており、ソース領域5
4a、ドレイン領域55aはいずれも高濃度P型半導体
により構成されている。この場合は、図15(b)に示
すように、ウェル領域52aに形成されたチャネルを介
してソースSからドレインDにゲート電圧に応じた電流
Idsが流れる。
【0008】
【発明が解決しようとする問題点】ところで、近年、I
Cのより一層の高集積化及び高性能化が要求されてお
り、これに対応するためにトランジスタの微細化が進め
られている。しかしながら、従来のトランジスタは、微
細化した場合にソース・ドレイン間に流すことができる
最大電流が小さいという問題点がある。
Cのより一層の高集積化及び高性能化が要求されてお
り、これに対応するためにトランジスタの微細化が進め
られている。しかしながら、従来のトランジスタは、微
細化した場合にソース・ドレイン間に流すことができる
最大電流が小さいという問題点がある。
【0009】また、従来のトランジスタにおいては、ゲ
ート長Lを短くすると、耐圧性能が低下すると共にパン
チスルー及び短チャネル効果等により特性が劣化するた
め、更なる微細化が難しく、ICのより一層の高集積化
が図れないという問題点がある。更に、トランジスタを
微細化するためには、微細加工技術の向上及び製造のバ
ラツキの抑制等の難点があり、高精度の製造装置の開発
及び装置の高度な調整技術の開発等が必要であるという
問題点もある。
ート長Lを短くすると、耐圧性能が低下すると共にパン
チスルー及び短チャネル効果等により特性が劣化するた
め、更なる微細化が難しく、ICのより一層の高集積化
が図れないという問題点がある。更に、トランジスタを
微細化するためには、微細加工技術の向上及び製造のバ
ラツキの抑制等の難点があり、高精度の製造装置の開発
及び装置の高度な調整技術の開発等が必要であるという
問題点もある。
【0010】本発明はかかる問題点に鑑みてなされたも
のであって、ソース・ドレイン間に大きな電流を流すこ
とができ、また集積回路のより一層の高集積化が可能な
半導体装置を提供することにある。
のであって、ソース・ドレイン間に大きな電流を流すこ
とができ、また集積回路のより一層の高集積化が可能な
半導体装置を提供することにある。
【0011】
【問題点を解決するための手段】上記課題は、第1に、
第1の半導体層上にゲート絶縁膜を介して形成された帯
状のゲート電極と、該ゲート電極上にゲート絶縁膜を介
して積層された第2の半導体層とを有し、前記各半導体
層には前記ゲート電極の両側部にソース/ドレイン領域
が形成されていることを特徴とする半導体装置によって
達成され、第2に、前記ゲート電極と前記半導体層とが
ゲート絶縁膜を介して交互に複数組積層されてなる第1
の発明に記載の半導体装置によって達成され、第3に、
前記ゲート電極の上下の各半導体層のソース/ドレイン
領域は同じ導電型を有することを特徴とする第1又は第
2の発明に記載の半導体装置によって達成され、第4
に、前記ゲート電極の上下の各半導体層のソース/ドレ
イン領域は前記ゲート電極の片側同士で相互に接続して
いることを特徴とする第3の発明に記載の半導体装置に
よって達成され、第5に、前記ゲート電極の上下の各半
導体層のソース/ドレイン領域は互いに異なる導電型を
有することを特徴とする第1又は第2の発明に記載の半
導体装置によって達成される。
第1の半導体層上にゲート絶縁膜を介して形成された帯
状のゲート電極と、該ゲート電極上にゲート絶縁膜を介
して積層された第2の半導体層とを有し、前記各半導体
層には前記ゲート電極の両側部にソース/ドレイン領域
が形成されていることを特徴とする半導体装置によって
達成され、第2に、前記ゲート電極と前記半導体層とが
ゲート絶縁膜を介して交互に複数組積層されてなる第1
の発明に記載の半導体装置によって達成され、第3に、
前記ゲート電極の上下の各半導体層のソース/ドレイン
領域は同じ導電型を有することを特徴とする第1又は第
2の発明に記載の半導体装置によって達成され、第4
に、前記ゲート電極の上下の各半導体層のソース/ドレ
イン領域は前記ゲート電極の片側同士で相互に接続して
いることを特徴とする第3の発明に記載の半導体装置に
よって達成され、第5に、前記ゲート電極の上下の各半
導体層のソース/ドレイン領域は互いに異なる導電型を
有することを特徴とする第1又は第2の発明に記載の半
導体装置によって達成される。
【0012】
【作用】本発明によれば、1つのゲート電極の上下にそ
のゲート電極を共有する、第1及び第2の半導体層から
なる2つの絶縁ゲート型電界効果トランジスタが設けら
れており、トランジスタ動作時には各チャネル領域に夫
々電流が流れる。従って、本発明のトランジスタは、従
来に比べてチャネル領域の数が多い分、大きな電流を流
すことができる。
のゲート電極を共有する、第1及び第2の半導体層から
なる2つの絶縁ゲート型電界効果トランジスタが設けら
れており、トランジスタ動作時には各チャネル領域に夫
々電流が流れる。従って、本発明のトランジスタは、従
来に比べてチャネル領域の数が多い分、大きな電流を流
すことができる。
【0013】また、1つのゲート電極に対し、ソース/
ドレイン領域が2組設けられている。これにより、従来
1個のトランジスタが形成されていた平面領域に2個の
トランジスタを形成することができるため、トランジス
タ1個当たりのチップ占有面積が1/2になり、ICの
高集積化が達成できる。また、ゲート長を短くしなくて
もICの高集積化が達成できるため、耐圧性能の低下を
回避できると共に、パンチスルー及び短チャネル効果を
抑制できるため、良好な性能を得ることができる。
ドレイン領域が2組設けられている。これにより、従来
1個のトランジスタが形成されていた平面領域に2個の
トランジスタを形成することができるため、トランジス
タ1個当たりのチップ占有面積が1/2になり、ICの
高集積化が達成できる。また、ゲート長を短くしなくて
もICの高集積化が達成できるため、耐圧性能の低下を
回避できると共に、パンチスルー及び短チャネル効果を
抑制できるため、良好な性能を得ることができる。
【0014】更に、ゲート電極の上下の各半導体層のソ
ース/ドレイン領域を相互に異なる導電型とすることに
より、NチャネルMOSトランジスタ及びPチャネルM
OSトランジスタからなるCMOS構造を1つのゲート
電極を共有する2つのトランジスタにより1つの素子形
成領域に形成することができる。
ース/ドレイン領域を相互に異なる導電型とすることに
より、NチャネルMOSトランジスタ及びPチャネルM
OSトランジスタからなるCMOS構造を1つのゲート
電極を共有する2つのトランジスタにより1つの素子形
成領域に形成することができる。
【0015】
【実施例】以下、本発明の実施例について、添付の図面
を参照して説明する。図1は本発明の第1の実施例に係
るNチャネルMOSトランジスタを示す模式的上面図、
図2は図1のX−X線による断面図、図3は図1のY−
Y線による断面図である。なお、図中Wはトランジスタ
幅を示し、Lはゲート長を示す。
を参照して説明する。図1は本発明の第1の実施例に係
るNチャネルMOSトランジスタを示す模式的上面図、
図2は図1のX−X線による断面図、図3は図1のY−
Y線による断面図である。なお、図中Wはトランジスタ
幅を示し、Lはゲート長を示す。
【0016】図2に示すように、シリコン基板1の表面
には、素子形成領域として、P型不純物が低濃度に導入
されてなるPウェル領域2及びN型不純物が低濃度に導
入されたNウェル領域が形成されており、各素子形成領
域間は、SiO2 からなるフィールド酸化膜6により相
互に素子分離されている。このPウェル領域2には、間
隔をおいてn型不純物が高濃度に導入されたソース/ド
レイン領域4,5が形成されている。それらの間には、
導電性ポリシリコンにより構成されたゲート電極7が周
囲をシリコン酸化膜8により被覆され、周囲から絶縁さ
れて埋め込まれている。ゲート電極7の上下表面のシリ
コン酸化膜8がゲート絶縁膜となる。そして、ゲート電
極7の上方にはゲート絶縁膜8を介してP型不純物が低
濃度に導入されたP型拡散領域10が設けられ、このP
型拡散領域10はその両側でソース/ドレイン領域4,
5に接している。ゲート電極7の上下にあるP型拡散領
域10とPウェル領域2がnチャネル形成領域となる。
には、素子形成領域として、P型不純物が低濃度に導入
されてなるPウェル領域2及びN型不純物が低濃度に導
入されたNウェル領域が形成されており、各素子形成領
域間は、SiO2 からなるフィールド酸化膜6により相
互に素子分離されている。このPウェル領域2には、間
隔をおいてn型不純物が高濃度に導入されたソース/ド
レイン領域4,5が形成されている。それらの間には、
導電性ポリシリコンにより構成されたゲート電極7が周
囲をシリコン酸化膜8により被覆され、周囲から絶縁さ
れて埋め込まれている。ゲート電極7の上下表面のシリ
コン酸化膜8がゲート絶縁膜となる。そして、ゲート電
極7の上方にはゲート絶縁膜8を介してP型不純物が低
濃度に導入されたP型拡散領域10が設けられ、このP
型拡散領域10はその両側でソース/ドレイン領域4,
5に接している。ゲート電極7の上下にあるP型拡散領
域10とPウェル領域2がnチャネル形成領域となる。
【0017】また、基板1上には絶縁膜9が形成されて
おり、この絶縁膜9上には所定のパターンで配線(図示
せず)が形成されている。そして、ソース/ドレイン領
域4,5等の上の絶縁膜9にはコンタクトホール11が
形成されており、電極12はこのコンタクトホール11
を通して底部のソース/ドレイン領域4,5、ゲート電
極7及びP型拡散領域10と電気的に接続されている。
おり、この絶縁膜9上には所定のパターンで配線(図示
せず)が形成されている。そして、ソース/ドレイン領
域4,5等の上の絶縁膜9にはコンタクトホール11が
形成されており、電極12はこのコンタクトホール11
を通して底部のソース/ドレイン領域4,5、ゲート電
極7及びP型拡散領域10と電気的に接続されている。
【0018】図4(a)〜(e)は本実施例のトランジ
スタの製造方法の一例を工程順に示す断面図である。先
ず、従来と同様の方法により、シリコン基板1の表面に
P型不純物を低濃度(約1015〜1016/cm3 )に導
入したPウェル領域2及びN型不純物を低濃度に導入し
たNウェル領域を選択的に形成する。また、基板1の表
面にフィールド酸化膜を選択的に形成して、各ウェル領
域間を相互に素子分離する。
スタの製造方法の一例を工程順に示す断面図である。先
ず、従来と同様の方法により、シリコン基板1の表面に
P型不純物を低濃度(約1015〜1016/cm3 )に導
入したPウェル領域2及びN型不純物を低濃度に導入し
たNウェル領域を選択的に形成する。また、基板1の表
面にフィールド酸化膜を選択的に形成して、各ウェル領
域間を相互に素子分離する。
【0019】その後、フォトリソグラフィー技術を使用
して、図4(a)に示すように、Pウェル領域2にゲー
ト電極を埋め込むための溝15を形成する。そして、こ
の溝15及びウェル領域2の表面を酸化させて、厚さが
約80Åのシリコン酸化膜8を形成する。次に、溝15
内にゲート材料として導電性のポリシリコン膜7を埋め
込む。続いて、溝15の周囲に露出するシリコン酸化膜
8を除去した後、ポリシリコン膜7の上面を酸化して、
ゲート絶縁膜(シリコン酸化膜)8を形成する。次い
で、ゲート電極(ポリシリコン膜)7上面の周囲のゲー
ト絶縁膜8を図示しないレジスト膜等により保護して、
その他の領域のシリコン酸化膜をエッチング除去し、基
板表面を平坦にする。
して、図4(a)に示すように、Pウェル領域2にゲー
ト電極を埋め込むための溝15を形成する。そして、こ
の溝15及びウェル領域2の表面を酸化させて、厚さが
約80Åのシリコン酸化膜8を形成する。次に、溝15
内にゲート材料として導電性のポリシリコン膜7を埋め
込む。続いて、溝15の周囲に露出するシリコン酸化膜
8を除去した後、ポリシリコン膜7の上面を酸化して、
ゲート絶縁膜(シリコン酸化膜)8を形成する。次い
で、ゲート電極(ポリシリコン膜)7上面の周囲のゲー
ト絶縁膜8を図示しないレジスト膜等により保護して、
その他の領域のシリコン酸化膜をエッチング除去し、基
板表面を平坦にする。
【0020】次に、上記のレジスト膜をマスクとして、
例えばウェル領域2の表面にN型不純物を導入した後、
この不純物を拡散させて、ゲート電極7に対し自己整合
的にソース/ドレイン領域4,5を形成する(図4
(b))。この場合、ソース/ドレイン領域4,5のN
型不純物濃度は、例えば約1019/cm3 とする。な
お、上記のレジスト膜を除去してN型不純物をイオン注
入し、再度ゲート電極7中にN型不純物を導入してもよ
い。
例えばウェル領域2の表面にN型不純物を導入した後、
この不純物を拡散させて、ゲート電極7に対し自己整合
的にソース/ドレイン領域4,5を形成する(図4
(b))。この場合、ソース/ドレイン領域4,5のN
型不純物濃度は、例えば約1019/cm3 とする。な
お、上記のレジスト膜を除去してN型不純物をイオン注
入し、再度ゲート電極7中にN型不純物を導入してもよ
い。
【0021】その後、図4(c)に示すように、基板上
にCVD法により膜厚約80Åのシリコン膜16を形成
した後、図4(d)に示すように、ゲート電極7上に開
口部が設けられた図示しないレジスト膜をシリコン膜1
6上に形成した後、前記開口部を介してシリコン膜16
にP型不純物を低濃度(例えば、1015〜1016/cm
3 )に導入して、P型拡散領域10を形成する。続い
て、該レジスト膜を除去した後、P型拡散領域10を保
護し、かつPウエル領域2内のソース/ドレイン領域
4,5上に開口部が設けられたレジスト膜をシリコン膜
16上に形成する。次いで、この開口部を介してシリコ
ン膜16にN型不純物を高濃度(約1019/cm3 )に
導入する。これにより、P型拡散領域10の横にこれと
接するn型のソース/ドレイン領域が形成され、この部
分のソース/ドレイン領域はPウエル領域2内のソース
/ドレイン領域4,5と接続し、一体化する。
にCVD法により膜厚約80Åのシリコン膜16を形成
した後、図4(d)に示すように、ゲート電極7上に開
口部が設けられた図示しないレジスト膜をシリコン膜1
6上に形成した後、前記開口部を介してシリコン膜16
にP型不純物を低濃度(例えば、1015〜1016/cm
3 )に導入して、P型拡散領域10を形成する。続い
て、該レジスト膜を除去した後、P型拡散領域10を保
護し、かつPウエル領域2内のソース/ドレイン領域
4,5上に開口部が設けられたレジスト膜をシリコン膜
16上に形成する。次いで、この開口部を介してシリコ
ン膜16にN型不純物を高濃度(約1019/cm3 )に
導入する。これにより、P型拡散領域10の横にこれと
接するn型のソース/ドレイン領域が形成され、この部
分のソース/ドレイン領域はPウエル領域2内のソース
/ドレイン領域4,5と接続し、一体化する。
【0022】次いで、図4(e)に示すように、基板1
全面に絶縁膜9を形成した後、フォトリソグラフィー技
術を使用して、この絶縁膜9の所定部分にコンタクトホ
ール11を形成する。続いて、絶縁膜9上にアルミニウ
ム膜等を形成した後、パターンニングし、コンタクトホ
ール11を通してゲート電極7、ソース/ドレイン領域
4,5及びP型拡散領域10と接続する電極12を形成
する。これにより、本実施例に係るトランジスタが完成
する。
全面に絶縁膜9を形成した後、フォトリソグラフィー技
術を使用して、この絶縁膜9の所定部分にコンタクトホ
ール11を形成する。続いて、絶縁膜9上にアルミニウ
ム膜等を形成した後、パターンニングし、コンタクトホ
ール11を通してゲート電極7、ソース/ドレイン領域
4,5及びP型拡散領域10と接続する電極12を形成
する。これにより、本実施例に係るトランジスタが完成
する。
【0023】図5(a)は本実施例のNチャネルMOS
トランジスタの主要部分を示す模式図であり、図5
(b)は同じくそのトランジスタの電流の流れを示す図
である。ソースSとドレインDとの間に所定の電圧を印
加し、ゲートGに信号(電圧)を印加すると、ソース領
域4とドレイン領域5との間のPウェル領域2及びP型
拡散領域10に夫々チャネルが形成され、各チャネルに
はドレインDからソースSに向けて電流Idsが流れる。
つまり、この実施例のNチャネルMOSトランジスタに
おいては、2つのチャネルに夫々電流が流れるので、従
来の同一サイズ(同一ゲート長)のトランジスタに比し
て約2倍の電流を流すことができて、伝達係数が向上す
る。
トランジスタの主要部分を示す模式図であり、図5
(b)は同じくそのトランジスタの電流の流れを示す図
である。ソースSとドレインDとの間に所定の電圧を印
加し、ゲートGに信号(電圧)を印加すると、ソース領
域4とドレイン領域5との間のPウェル領域2及びP型
拡散領域10に夫々チャネルが形成され、各チャネルに
はドレインDからソースSに向けて電流Idsが流れる。
つまり、この実施例のNチャネルMOSトランジスタに
おいては、2つのチャネルに夫々電流が流れるので、従
来の同一サイズ(同一ゲート長)のトランジスタに比し
て約2倍の電流を流すことができて、伝達係数が向上す
る。
【0024】また、ゲート電極上にチャネル(基板)を
有することにより、α線等の各種ノイズ源の吸収効率が
良くなると共に、基板コンタクトをとることが容易にな
り、耐放射線等、各種のノイズに対するマージンの向上
が計れるという利点がある。なお、この実施例において
は、NチャネルMOSトランジスタの場合について説明
したが、図6(a)に示すように、ウェル領域2aを低
濃度N型半導体により形成し、ソース/ドレイン領域4
a,5aを高濃度P型半導体により形成し、ゲート電極
7の上方に低濃度P型不純物半導体により形成されたP
型拡散領域を配置することにより、PチャネルMOSト
ランジスタを形成することができる。このPチャネルM
OSトランジスタにおいて、図6(b)に示すように、
ソースS・ドレインD間に所定の電圧を印加し、ゲート
Gに信号(電圧)を印加すると、Nウェル領域2a及び
P型拡散領域10aにチャネルが形成され、各チャネル
にソースSからドレインDに電流Idsが流れ、従来の同
一サイズのトランジスタに比して約2倍の電流を流すこ
とができる。
有することにより、α線等の各種ノイズ源の吸収効率が
良くなると共に、基板コンタクトをとることが容易にな
り、耐放射線等、各種のノイズに対するマージンの向上
が計れるという利点がある。なお、この実施例において
は、NチャネルMOSトランジスタの場合について説明
したが、図6(a)に示すように、ウェル領域2aを低
濃度N型半導体により形成し、ソース/ドレイン領域4
a,5aを高濃度P型半導体により形成し、ゲート電極
7の上方に低濃度P型不純物半導体により形成されたP
型拡散領域を配置することにより、PチャネルMOSト
ランジスタを形成することができる。このPチャネルM
OSトランジスタにおいて、図6(b)に示すように、
ソースS・ドレインD間に所定の電圧を印加し、ゲート
Gに信号(電圧)を印加すると、Nウェル領域2a及び
P型拡散領域10aにチャネルが形成され、各チャネル
にソースSからドレインDに電流Idsが流れ、従来の同
一サイズのトランジスタに比して約2倍の電流を流すこ
とができる。
【0025】また、図5に示すNチャネルMOSトラン
ジスタの一つと図6に示すPチャネルMOSトランジス
タの一つを同一基板に形成して、CMOS構造とするこ
ともできる。図7(a)は本発明の第2の実施例に係る
CMOS構造のトランジスタを示す模式図であり、図7
(b)は同じくそのトランジスタの電流の流れを示す図
である。
ジスタの一つと図6に示すPチャネルMOSトランジス
タの一つを同一基板に形成して、CMOS構造とするこ
ともできる。図7(a)は本発明の第2の実施例に係る
CMOS構造のトランジスタを示す模式図であり、図7
(b)は同じくそのトランジスタの電流の流れを示す図
である。
【0026】ゲート電極27はその周囲が、例えばシリ
コン酸化膜からなるゲート絶縁膜28に被覆されてお
り、このゲート電極27の横の両側部には、下半部でN
型不純物が高濃度に導入された第1のソース/ドレイン
領域24a,25aが配設され、また、上半部で、第1
のソース/ドレイン領域24a,25a上の絶縁膜26
を介してP型不純物が高濃度に導入された第2のソース
/ドレイン領域24b,25bが形成されている。
コン酸化膜からなるゲート絶縁膜28に被覆されてお
り、このゲート電極27の横の両側部には、下半部でN
型不純物が高濃度に導入された第1のソース/ドレイン
領域24a,25aが配設され、また、上半部で、第1
のソース/ドレイン領域24a,25a上の絶縁膜26
を介してP型不純物が高濃度に導入された第2のソース
/ドレイン領域24b,25bが形成されている。
【0027】また、ゲート電極27の下方にはゲート絶
縁膜28を介してP型不純物が低濃度に導入されたP型
拡散領域22が配設されており、ゲート電極27の上方
には、ゲート絶縁膜28を介してN型不純物が低濃度に
導入されたN型拡散領域30が形成されている。上記で
は、図7(b)に示すように、ゲート電極27、第1の
ソース/ドレイン領域24a,25a及びP型拡散領域
22によりNチャネルMOSトランジスタが構成され、
ゲート電極27、第2のソース/ドレイン領域24b,
25b及びN型拡散領域30によりPチャネルMOSト
ランジスタが構成される。
縁膜28を介してP型不純物が低濃度に導入されたP型
拡散領域22が配設されており、ゲート電極27の上方
には、ゲート絶縁膜28を介してN型不純物が低濃度に
導入されたN型拡散領域30が形成されている。上記で
は、図7(b)に示すように、ゲート電極27、第1の
ソース/ドレイン領域24a,25a及びP型拡散領域
22によりNチャネルMOSトランジスタが構成され、
ゲート電極27、第2のソース/ドレイン領域24b,
25b及びN型拡散領域30によりPチャネルMOSト
ランジスタが構成される。
【0028】本実施例においては、従来1個のトランジ
スタが形成されていた平面領域に、NチャネルMOSト
ランジスタ及びPチャネルMOSトランジスタの2個の
トランジスタにより構成されるCMOSを形成すること
ができるため、ICの集積度が著しく向上する。また、
本実施例においては、ゲート長を短くしなくてもICの
高集積化が達成できるため、耐圧性能の低下、パンチス
ルー及び短チャネル効果を抑制することができ、良好な
性能を得ることができる。
スタが形成されていた平面領域に、NチャネルMOSト
ランジスタ及びPチャネルMOSトランジスタの2個の
トランジスタにより構成されるCMOSを形成すること
ができるため、ICの集積度が著しく向上する。また、
本実施例においては、ゲート長を短くしなくてもICの
高集積化が達成できるため、耐圧性能の低下、パンチス
ルー及び短チャネル効果を抑制することができ、良好な
性能を得ることができる。
【0029】なお、本実施例のトランジスタによれば、
例えば、基板上にP型拡散領域22、第1のソース/ド
レイン領域24a,25a、絶縁膜26、第2のソース
/ドレイン領域24b,25bを順次形成した後、ゲー
ト絶縁膜28の側壁部及び底部を形成し、ゲート電極2
7を埋め込んだ後にゲート絶縁膜28の上部を形成し、
その上にN型拡散領域30を形成することにより製造で
きる。
例えば、基板上にP型拡散領域22、第1のソース/ド
レイン領域24a,25a、絶縁膜26、第2のソース
/ドレイン領域24b,25bを順次形成した後、ゲー
ト絶縁膜28の側壁部及び底部を形成し、ゲート電極2
7を埋め込んだ後にゲート絶縁膜28の上部を形成し、
その上にN型拡散領域30を形成することにより製造で
きる。
【0030】図8は本発明の第3の実施例に係るトラン
ジスタを示す模式的上面図、図9は図8のX−X線によ
る断面図、図10は図8のY−Y線による断面図であ
る。なお、図中Wはトランジスタ幅を示し、Lはゲート
長を示す。図9及び図10に示すように、シリコン基板
31の表面には、素子形成領域として、P型不純物が低
濃度に導入されてなるP型ウェル領域32及びN型不純
物が低濃度に導入されてなるNウェル領域が形成されて
いる。各素子形成領域間の基板31上にはフィールド酸
化膜36が形成されており、このフィールド酸化膜36
により各素子形成領域は相互に素子分離されている。
ジスタを示す模式的上面図、図9は図8のX−X線によ
る断面図、図10は図8のY−Y線による断面図であ
る。なお、図中Wはトランジスタ幅を示し、Lはゲート
長を示す。図9及び図10に示すように、シリコン基板
31の表面には、素子形成領域として、P型不純物が低
濃度に導入されてなるP型ウェル領域32及びN型不純
物が低濃度に導入されてなるNウェル領域が形成されて
いる。各素子形成領域間の基板31上にはフィールド酸
化膜36が形成されており、このフィールド酸化膜36
により各素子形成領域は相互に素子分離されている。
【0031】Pウェル領域32内には3本のゲート電極
37が高さ方向に相互に平行に配設されており、各ゲー
ト電極37はその一端側に配設されたゲート接続部37
aにより相互に電気的に接続されている。これらのゲー
ト電極37及ゲート接続部37aの周囲は、例えばシリ
コン酸化膜からなるゲート絶縁膜38により被覆されて
いる。
37が高さ方向に相互に平行に配設されており、各ゲー
ト電極37はその一端側に配設されたゲート接続部37
aにより相互に電気的に接続されている。これらのゲー
ト電極37及ゲート接続部37aの周囲は、例えばシリ
コン酸化膜からなるゲート絶縁膜38により被覆されて
いる。
【0032】また、各ゲート電極37の上にはP型不純
物が低濃度に導入されたP型拡散領域40が配設されて
いる。各P型拡散領域40はその他端側に配設されたP
型拡散領域接続部40aにより電気的に相互に接続され
ている。このゲート電極37及びP型拡散領域40の積
層体の両側にはN型不純物が高濃度に導入されてなるソ
ース/ドレイン領域34,35が配設されている。
物が低濃度に導入されたP型拡散領域40が配設されて
いる。各P型拡散領域40はその他端側に配設されたP
型拡散領域接続部40aにより電気的に相互に接続され
ている。このゲート電極37及びP型拡散領域40の積
層体の両側にはN型不純物が高濃度に導入されてなるソ
ース/ドレイン領域34,35が配設されている。
【0033】また、基板31上には絶縁膜39が形成さ
れており、更に、この絶縁膜39には所定の箇所にコン
タクトホール41が選択的に形成されており、電極42
はこれらのコンタクトホール41を通して、底部のソー
ス/ドレイン領域34,35、ゲート電極37及びP型
拡散領域40と電気的に接続されている。本実施例にお
いては、各ゲート電極37の上下にチャネルが形成され
るため、トランジスタ1つ当たりのチャネル数が多く、
第1の実施例に比べて、より一層大きな電流を流すこと
ができると共に、耐放射線特性等、ノイズマージンの向
上が計れるという利点がある。
れており、更に、この絶縁膜39には所定の箇所にコン
タクトホール41が選択的に形成されており、電極42
はこれらのコンタクトホール41を通して、底部のソー
ス/ドレイン領域34,35、ゲート電極37及びP型
拡散領域40と電気的に接続されている。本実施例にお
いては、各ゲート電極37の上下にチャネルが形成され
るため、トランジスタ1つ当たりのチャネル数が多く、
第1の実施例に比べて、より一層大きな電流を流すこと
ができると共に、耐放射線特性等、ノイズマージンの向
上が計れるという利点がある。
【0034】なお、上述の実施例においては溝内にゲー
トを埋め込んで形成するゲート埋め込み型の構成の場合
について説明したが、例えば、半導体層上に、ゲート絶
縁膜、ゲート電極、ゲート絶縁膜及び半導体層を積層形
成した構成としても、上述の実施例と同様の効果が得ら
れる。この場合に、各半導体層には、前記ゲート電極の
両側部にソース/ドレイン領域が形成され、ゲート電極
の上下の半導体層にチャネルが形成される。
トを埋め込んで形成するゲート埋め込み型の構成の場合
について説明したが、例えば、半導体層上に、ゲート絶
縁膜、ゲート電極、ゲート絶縁膜及び半導体層を積層形
成した構成としても、上述の実施例と同様の効果が得ら
れる。この場合に、各半導体層には、前記ゲート電極の
両側部にソース/ドレイン領域が形成され、ゲート電極
の上下の半導体層にチャネルが形成される。
【0035】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、1つのゲート電極を共有するトランジスタ
がゲート電極の上下に形成されているため、同一サイズ
の従来のトランジスタに比して大きな電流を流すことが
できる。また、ゲート電極上にチャネル(基板)を有す
ることにより、α線等の各種ノイズ源の吸収効率が良く
なると共に、基板コンタクトをとることが容易になり、
耐放射線特性等、ノイズマージンの向上が計れるという
効果を奏する。
置によれば、1つのゲート電極を共有するトランジスタ
がゲート電極の上下に形成されているため、同一サイズ
の従来のトランジスタに比して大きな電流を流すことが
できる。また、ゲート電極上にチャネル(基板)を有す
ることにより、α線等の各種ノイズ源の吸収効率が良く
なると共に、基板コンタクトをとることが容易になり、
耐放射線特性等、ノイズマージンの向上が計れるという
効果を奏する。
【0036】また、従来1個のトランジスタが形成され
ていた領域に2個のトランジスタを形成することができ
るため、ICの集積度が著しく向上するという効果を奏
する。また、ゲート長を短くしなくてもICの高集積化
が達成できるため、耐圧性能の低下、パンチスルー及び
短チャネル効果を抑制できて、良好な特性を得ることが
できる。
ていた領域に2個のトランジスタを形成することができ
るため、ICの集積度が著しく向上するという効果を奏
する。また、ゲート長を短くしなくてもICの高集積化
が達成できるため、耐圧性能の低下、パンチスルー及び
短チャネル効果を抑制できて、良好な特性を得ることが
できる。
【図1】本発明の第1の実施例に係るNチャネルMOS
トランジスタを示す模式的上面図である。
トランジスタを示す模式的上面図である。
【図2】図1のX−X線による断面図である。
【図3】図1のY−Y線による断面図である。
【図4】本発明の第1の実施例に係るトランジスタの製
造方法の一例を工程順に示す断面図である。
造方法の一例を工程順に示す断面図である。
【図5】図5(a)は本発明の第1の実施例に係るNチ
ャネルMOSトランジスタの主要部分を示す模式図であ
り、図5(b)は同じくそのトランジスタの電流の流れ
を示す図である。
ャネルMOSトランジスタの主要部分を示す模式図であ
り、図5(b)は同じくそのトランジスタの電流の流れ
を示す図である。
【図6】図6(a)は本発明の第1の実施例に係るPチ
ャネルMOSトランジスタの主要部分を示す模式図であ
り、図6(b)は同じくそのトランジスタの電流の流れ
を示す図である。
ャネルMOSトランジスタの主要部分を示す模式図であ
り、図6(b)は同じくそのトランジスタの電流の流れ
を示す図である。
【図7】本発明の第2の実施例に係るC−MOSトラン
ジスタの主要部分を示す模式図であり、図7(b)は同
じくそのトランジスタの電流の流れを示す図である。
ジスタの主要部分を示す模式図であり、図7(b)は同
じくそのトランジスタの電流の流れを示す図である。
【図8】本発明の第3の実施例に係るトランジスタを示
す模式的上面図である。
す模式的上面図である。
【図9】図8のX−X線による断面図である。
【図10】図8のY−Y線による断面図である。
【図11】従来例に係るNチャネルMOSトランジスタ
を示す模式的上面図である。
を示す模式的上面図である。
【図12】図11のX−X線による断面図である。
【図13】図11のY−Y線による断面図である。
【図14】図14(a)は従来例に係るNチャネルMO
Sトランジスタの主要部分を示す模式図であり、図14
(b)は同じくそのトランジスタの電流の流れを示す図
である。
Sトランジスタの主要部分を示す模式図であり、図14
(b)は同じくそのトランジスタの電流の流れを示す図
である。
【図15】図15(a)は従来例に係るPチャネルMO
Sトランジスタの主要部分を示す模式図であり、図15
(b)は同じくそのトランジスタの電流の流れを示す図
である。
Sトランジスタの主要部分を示す模式図であり、図15
(b)は同じくそのトランジスタの電流の流れを示す図
である。
1,31,51…基板 2,2a,32,52,52a…ウェル領域 4,4a,5,5a,24a,24b,25a,25
b,34,35,54,54a,55,55a…ソース
/ドレイン領域 6,26,36,56…フィールド酸化膜 7,27,37,57…ゲート電極 8,28,38,58…ゲート絶縁膜 9,39,59…絶縁膜 10,10a,22,40…P型拡散領域 11,41,61…コンタクトホール 12,42,62…電極 15…溝 16…シリコン膜 30…N型拡散領域
b,34,35,54,54a,55,55a…ソース
/ドレイン領域 6,26,36,56…フィールド酸化膜 7,27,37,57…ゲート電極 8,28,38,58…ゲート絶縁膜 9,39,59…絶縁膜 10,10a,22,40…P型拡散領域 11,41,61…コンタクトホール 12,42,62…電極 15…溝 16…シリコン膜 30…N型拡散領域
Claims (5)
- 【請求項1】 第1の半導体層上にゲート絶縁膜を介し
て形成された帯状のゲート電極と、該ゲート電極上にゲ
ート絶縁膜を介して積層された第2の半導体層とを有
し、前記各半導体層には前記ゲート電極の両側部にソー
ス/ドレイン領域が形成されていることを特徴とする半
導体装置。 - 【請求項2】 前記ゲート電極と前記半導体層とがゲー
ト絶縁膜を介して交互に複数組積層されてなることを特
徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記ゲート電極の上下の各半導体層のソ
ース/ドレイン領域は同じ導電型を有することを特徴と
する請求項1又は請求項2に記載の半導体装置。 - 【請求項4】 前記ゲート電極の上下の各半導体層のソ
ース/ドレイン領域は前記ゲート電極の片側同士で相互
に接続していることを特徴とする請求項3に記載の半導
体装置。 - 【請求項5】 前記ゲート電極の上下の各半導体層のソ
ース/ドレイン領域は互いに異なる導電型を有すること
を特徴とする請求項1又は請求項2に記載の半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7153548A JPH098291A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7153548A JPH098291A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH098291A true JPH098291A (ja) | 1997-01-10 |
Family
ID=15564923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7153548A Withdrawn JPH098291A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH098291A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004128508A (ja) * | 2002-10-01 | 2004-04-22 | Samsung Electronics Co Ltd | 多重チャンネルを有するモストランジスター及びその製造方法 |
US6893928B2 (en) | 1998-04-24 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
JP2005340810A (ja) * | 2004-05-25 | 2005-12-08 | Samsung Electronics Co Ltd | マルチ−ブリッジチャンネル型mosトランジスタの製造方法 |
JP2008042206A (ja) * | 2006-08-04 | 2008-02-21 | Samsung Electronics Co Ltd | メモリ素子及びその製造方法 |
JP2009206145A (ja) * | 2008-02-26 | 2009-09-10 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
CN105977301A (zh) * | 2016-07-06 | 2016-09-28 | 电子科技大学 | 一种体内栅型mos |
US20200061556A1 (en) * | 2018-08-21 | 2020-02-27 | Lifecycle Biotechnologies, Lp | Oscillating bioreactor system |
-
1995
- 1995-06-20 JP JP7153548A patent/JPH098291A/ja not_active Withdrawn
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6893928B2 (en) | 1998-04-24 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
JP2004128508A (ja) * | 2002-10-01 | 2004-04-22 | Samsung Electronics Co Ltd | 多重チャンネルを有するモストランジスター及びその製造方法 |
JP2005340810A (ja) * | 2004-05-25 | 2005-12-08 | Samsung Electronics Co Ltd | マルチ−ブリッジチャンネル型mosトランジスタの製造方法 |
JP2008042206A (ja) * | 2006-08-04 | 2008-02-21 | Samsung Electronics Co Ltd | メモリ素子及びその製造方法 |
JP2009206145A (ja) * | 2008-02-26 | 2009-09-10 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
KR20160002642A (ko) * | 2008-02-26 | 2016-01-08 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
CN105977301A (zh) * | 2016-07-06 | 2016-09-28 | 电子科技大学 | 一种体内栅型mos |
US20200061556A1 (en) * | 2018-08-21 | 2020-02-27 | Lifecycle Biotechnologies, Lp | Oscillating bioreactor system |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3111947B2 (ja) | 半導体装置、その製造方法 | |
JP2991489B2 (ja) | 半導体装置 | |
US20060017087A1 (en) | Semiconductor device and method of manufacturing the same utilizing permittivity of an insulating layer to provide a desired cross conductive layer capacitance property | |
JPH05110083A (ja) | 電界効果トランジスタ | |
US7282770B2 (en) | Semiconductor device and fabrication process thereof | |
JPH098291A (ja) | 半導体装置 | |
US5643832A (en) | Semiconductor device and method for fabrication thereof | |
JP2000124450A (ja) | 半導体装置 | |
JP2990497B2 (ja) | Cmosアナログ半導体装置の製造方法 | |
JP3323381B2 (ja) | 半導体装置及びその製造方法 | |
US4622571A (en) | CMOS integrated circuit device | |
JP2840488B2 (ja) | 半導体集積回路とその製造方法 | |
JPS62262462A (ja) | 半導体装置 | |
JP4887662B2 (ja) | 半導体装置およびその製造方法 | |
JPH10163338A (ja) | 半導体装置とその製造方法 | |
JPS6074665A (ja) | 半導体装置の製造方法 | |
TWI810558B (zh) | 電晶體結構和用以形成反相器的電晶體 | |
JP2000077678A (ja) | 半導体素子とその製造方法 | |
JPH06334130A (ja) | 半導体装置 | |
JPH0837299A (ja) | 半導体集積回路の保護回路 | |
JPS5944787B2 (ja) | Mos型rom | |
JPH05145023A (ja) | 半導体装置 | |
JP2993041B2 (ja) | 相補型mos半導体装置 | |
JPH11154683A (ja) | 半導体装置およびその製造方法 | |
JP3608520B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |