JPH06334130A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06334130A JPH06334130A JP5124426A JP12442693A JPH06334130A JP H06334130 A JPH06334130 A JP H06334130A JP 5124426 A JP5124426 A JP 5124426A JP 12442693 A JP12442693 A JP 12442693A JP H06334130 A JPH06334130 A JP H06334130A
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- JP
- Japan
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- mosfet
- substrate portion
- layer
- semiconductor device
- substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳＦＥＴの微細化を図ることができる半
導体装置を提供する。 【構成】 基板上に形成された配線層１０８と、配線層
１０８上に積層させて形成されたｎ＋層１０９、ｐ−層
１０９ｂおよびｎ＋層１０９ｃからなる第１ＭＯＳＦＥ
Ｔ基板部１０９と、配線層１０８上に積層させて形成さ
れたｐ＋層１１０ａ、ｎ−層１１０ｂおよびｐ＋層１１
０ｃからなる第２ＭＯＳＦＥＴ基板部１１０と、第１Ｍ
ＯＳＦＥＴ基板部１０９の側面および第２ＭＯＳＦＥＴ
基板部１１０の側面に、互いに対向するように設けられ
た、第１絶縁膜１１１ａおよび第２絶縁膜１１１ｂと、
第１の絶縁膜１１１ａおよび第２の絶縁膜１１１ｂと接
するように堆積された導電性材料からなるゲート電極１
１３と、第１ＭＯＳＦＥＴ基板部１０９の上面および前
記第２ＭＯＳＦＥＴ基板部１１０の上面にそれぞれ設け
られた配線１２１〜１２４とを備える。
導体装置を提供する。 【構成】 基板上に形成された配線層１０８と、配線層
１０８上に積層させて形成されたｎ＋層１０９、ｐ−層
１０９ｂおよびｎ＋層１０９ｃからなる第１ＭＯＳＦＥ
Ｔ基板部１０９と、配線層１０８上に積層させて形成さ
れたｐ＋層１１０ａ、ｎ−層１１０ｂおよびｐ＋層１１
０ｃからなる第２ＭＯＳＦＥＴ基板部１１０と、第１Ｍ
ＯＳＦＥＴ基板部１０９の側面および第２ＭＯＳＦＥＴ
基板部１１０の側面に、互いに対向するように設けられ
た、第１絶縁膜１１１ａおよび第２絶縁膜１１１ｂと、
第１の絶縁膜１１１ａおよび第２の絶縁膜１１１ｂと接
するように堆積された導電性材料からなるゲート電極１
１３と、第１ＭＯＳＦＥＴ基板部１０９の上面および前
記第２ＭＯＳＦＥＴ基板部１１０の上面にそれぞれ設け
られた配線１２１〜１２４とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、より
詳細にはＭＯＳＦＥＴを用いた回路が形成された半導体
装置に関するものである。
詳細にはＭＯＳＦＥＴを用いた回路が形成された半導体
装置に関するものである。
【０００２】
【従来の技術】従来の半導体装置の一構成例について、
図１２を用いて説明する。
図１２を用いて説明する。
【０００３】同図に示したように、ｐ型半導体基板１２
０１の表面近傍にはｐ型ウェル１２０２とｎ型ウェル１
２０３とが形成されている。これらのウェル１２０２，
１２０３は、素子分離領域１２２０によって他の領域と
分離されている。
０１の表面近傍にはｐ型ウェル１２０２とｎ型ウェル１
２０３とが形成されている。これらのウェル１２０２，
１２０３は、素子分離領域１２２０によって他の領域と
分離されている。
【０００４】ｐ型ウェル１２０２の表面近傍には、ソー
スおよびドレインとしてのｎ＋領域１２０４，１２０５
が形成され、さらに、ｎ＋領域１２０４とｎ＋領域１２
０５との間の領域の上面にはゲート酸化膜１２０６およ
びゲート電極１２０７が形成されている。そして、ｎ＋
領域１２０４，１２０５およびゲート電極１２０７に
は、絶縁膜１２１２を介して金属配線１２１３〜１２１
５が設けられて、ｎＭＯＳトランジスタ１２３０を構成
している。
スおよびドレインとしてのｎ＋領域１２０４，１２０５
が形成され、さらに、ｎ＋領域１２０４とｎ＋領域１２
０５との間の領域の上面にはゲート酸化膜１２０６およ
びゲート電極１２０７が形成されている。そして、ｎ＋
領域１２０４，１２０５およびゲート電極１２０７に
は、絶縁膜１２１２を介して金属配線１２１３〜１２１
５が設けられて、ｎＭＯＳトランジスタ１２３０を構成
している。
【０００５】同様に、ｎ型ウェル１２０３の表面近傍に
は、ソースおよびドレインとしてのｐ＋領域１２０８，
１２０９が形成され、さらに、ｐ＋領域１２０８とｐ＋
領域１２０９との間の領域の上面にはゲート酸化膜１２
１０およびゲート電極１２１１が形成されている。そし
て、ｐ＋領域１２０８，１２０９およびゲート電極１２
１１には、絶縁膜１２１２を介して金属配線１２１６〜
１２１８が設けられて、ｐＭＯＳトランジスタ１２３１
を構成している。
は、ソースおよびドレインとしてのｐ＋領域１２０８，
１２０９が形成され、さらに、ｐ＋領域１２０８とｐ＋
領域１２０９との間の領域の上面にはゲート酸化膜１２
１０およびゲート電極１２１１が形成されている。そし
て、ｐ＋領域１２０８，１２０９およびゲート電極１２
１１には、絶縁膜１２１２を介して金属配線１２１６〜
１２１８が設けられて、ｐＭＯＳトランジスタ１２３１
を構成している。
【０００６】
【発明が解決しようとする課題】このような従来の半導
体装置においては、ゲート長Ｌを小さく形成することに
より、ＭＯＳトランジスタ１２３０，１２３１の微細化
を図っていた。しかしながら、ゲート長Ｌ（図１２参
照）を小さくしようとしてもリソグラフィの性能（光学
系の精度や光波長）により限界があるので、十分な微細
化を図ることができなかった。
体装置においては、ゲート長Ｌを小さく形成することに
より、ＭＯＳトランジスタ１２３０，１２３１の微細化
を図っていた。しかしながら、ゲート長Ｌ（図１２参
照）を小さくしようとしてもリソグラフィの性能（光学
系の精度や光波長）により限界があるので、十分な微細
化を図ることができなかった。
【０００７】また、ＭＯＳトランジスタのドレイン電流
を大きくしようとすると、ゲート幅（図１２に垂直な方
向のゲート長さ）を大きくしなければならず、このため
パターン面積が増大して微細化の妨げになるという欠点
もあった。
を大きくしようとすると、ゲート幅（図１２に垂直な方
向のゲート長さ）を大きくしなければならず、このため
パターン面積が増大して微細化の妨げになるという欠点
もあった。
【０００８】さらに、ｐＭＯＳトランジスタ１２３１
は、ｎＭＯＳトランジスタ１２３０と比較してキャリア
移動度が小さいため、ｎＭＯＳトランジスタ１２３０と
同程度のドレイン電流を得ようとすると、ｎＭＯＳトラ
ンジスタ１２３０の３倍程度のゲート幅が必要となって
しまう。このことも、半導体装置の微細化の妨げとなっ
ていた。
は、ｎＭＯＳトランジスタ１２３０と比較してキャリア
移動度が小さいため、ｎＭＯＳトランジスタ１２３０と
同程度のドレイン電流を得ようとすると、ｎＭＯＳトラ
ンジスタ１２３０の３倍程度のゲート幅が必要となって
しまう。このことも、半導体装置の微細化の妨げとなっ
ていた。
【０００９】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、ＭＯＳＦＥＴの微細化を図る
ことができる半導体装置を提供することを目的とする。
みてなされたものであり、ＭＯＳＦＥＴの微細化を図る
ことができる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】(1) 本発明に係わる半導
体装置は、基板上に形成された第１配線パターンと、こ
の第１電極上に積層させて形成された第１導電型層、チ
ャネル層および第１導電型層からなる第１ＭＯＳＦＥＴ
基板部と、前記第１電極上に積層させて形成された第２
導電型層、チャネル層および第２導電型層からなる第２
ＭＯＳＦＥＴ基板部と、前記第１ＭＯＳＦＥＴ基板部の
側面および前記第２ＭＯＳＦＥＴ基板部の側面に、互い
に対向するように設けられた、第１絶縁膜および第２絶
縁膜と、前記第１の絶縁膜および前記第２の絶縁膜と接
するように堆積された導電性材料からなるゲート電極と
前記第１ＭＯＳＦＥＴ基板部上、前記第２ＭＯＳＦＥＴ
基板部上および前記ゲート電極上にそれぞれ設けられた
第２配線パターンと、を備えたことを特徴とする。 (2) 上記本発明においては、前記第１ＭＯＳＦＥＴ基板
部が柱状に形成され、前記第２ＭＯＳＦＥＴ基板部が前
記第１ＭＯＳＦＥＴ基板部の外周を囲むように形成され
ることが望ましい。 (3) さらに、上記本発明においては、前記第１ＭＯＳＦ
ＥＴ基板部の前記第１導電層がｎ型であり、前記第２Ｍ
ＯＳＦＥＴ基板部の前記第２導電層がｐ型であることが
望ましい。
体装置は、基板上に形成された第１配線パターンと、こ
の第１電極上に積層させて形成された第１導電型層、チ
ャネル層および第１導電型層からなる第１ＭＯＳＦＥＴ
基板部と、前記第１電極上に積層させて形成された第２
導電型層、チャネル層および第２導電型層からなる第２
ＭＯＳＦＥＴ基板部と、前記第１ＭＯＳＦＥＴ基板部の
側面および前記第２ＭＯＳＦＥＴ基板部の側面に、互い
に対向するように設けられた、第１絶縁膜および第２絶
縁膜と、前記第１の絶縁膜および前記第２の絶縁膜と接
するように堆積された導電性材料からなるゲート電極と
前記第１ＭＯＳＦＥＴ基板部上、前記第２ＭＯＳＦＥＴ
基板部上および前記ゲート電極上にそれぞれ設けられた
第２配線パターンと、を備えたことを特徴とする。 (2) 上記本発明においては、前記第１ＭＯＳＦＥＴ基板
部が柱状に形成され、前記第２ＭＯＳＦＥＴ基板部が前
記第１ＭＯＳＦＥＴ基板部の外周を囲むように形成され
ることが望ましい。 (3) さらに、上記本発明においては、前記第１ＭＯＳＦ
ＥＴ基板部の前記第１導電層がｎ型であり、前記第２Ｍ
ＯＳＦＥＴ基板部の前記第２導電層がｐ型であることが
望ましい。
【００１１】
【作用】(1) 本発明によれば、第１ＭＯＳＦＥＴ基板部
および第２ＭＯＳＦＥＴ基板部のチャネル層を堆積によ
り形式できる構成としたので、リソグラフィの性能に関
係なくＭＯＳＦＥＴの微細化を図ることができる。 (2) また、第１ＭＯＳＦＥＴ基板部を柱状に形成し、第
２ＭＯＳＦＥＴ基板部を第１ＭＯＳＦＥＴ基板部の外周
を囲むように形成することにより、パターン面積を増大
させることなく第２ＭＯＳＦＥＴ（第２ＭＯＳＦＥＴ基
板部を用いて構成されるＭＯＳＦＥＴ）のゲート幅を大
きくすることができ、したがって、ＭＯＳＦＥＴの微細
化を図りつつ第２ＭＯＳＦＥＴのドレイン電流を大きく
することができる。 (3) さらに、柱状に形成した第１ＭＯＳＦＥＴ基板部を
ｎ型とし、この第１ＭＯＳＦＥＴの外周を囲むように形
成した第２ＭＯＳＦＥＴ基板部をｐ型とすることによ
り、ＭＯＳＦＥＴの微細化を図りつつ両方のＭＯＳＦＥ
Ｔのドレイン電流値を同程度とすることができる。
および第２ＭＯＳＦＥＴ基板部のチャネル層を堆積によ
り形式できる構成としたので、リソグラフィの性能に関
係なくＭＯＳＦＥＴの微細化を図ることができる。 (2) また、第１ＭＯＳＦＥＴ基板部を柱状に形成し、第
２ＭＯＳＦＥＴ基板部を第１ＭＯＳＦＥＴ基板部の外周
を囲むように形成することにより、パターン面積を増大
させることなく第２ＭＯＳＦＥＴ（第２ＭＯＳＦＥＴ基
板部を用いて構成されるＭＯＳＦＥＴ）のゲート幅を大
きくすることができ、したがって、ＭＯＳＦＥＴの微細
化を図りつつ第２ＭＯＳＦＥＴのドレイン電流を大きく
することができる。 (3) さらに、柱状に形成した第１ＭＯＳＦＥＴ基板部を
ｎ型とし、この第１ＭＯＳＦＥＴの外周を囲むように形
成した第２ＭＯＳＦＥＴ基板部をｐ型とすることによ
り、ＭＯＳＦＥＴの微細化を図りつつ両方のＭＯＳＦＥ
Ｔのドレイン電流値を同程度とすることができる。
【００１２】
【実施例】以下、本発明に係わる半導体装置の一実施例
について説明する。
について説明する。
【００１３】図１は本実施例に係わる半導体装置の構成
を概略的に示す上面図であり、図２は図１のＡ−Ａ断面
図、図３は図１のＢ−Ｂ断面図である。
を概略的に示す上面図であり、図２は図１のＡ−Ａ断面
図、図３は図１のＢ−Ｂ断面図である。
【００１４】各図において、ｐ型半導体基板１０１の表
面近傍にはｐ型ウェル１０２とｎ型ウェル１０３とｐ型
ウェル１３０とが形成されている。ここで、ｎ型ウェル
１０３は、ｐ型ウェル１０２の外周を囲むように構成さ
れている。これらのウェル１０２，１０３，１３０は、
素子分離領域１０４によって他の領域と分離されてい
る。
面近傍にはｐ型ウェル１０２とｎ型ウェル１０３とｐ型
ウェル１３０とが形成されている。ここで、ｎ型ウェル
１０３は、ｐ型ウェル１０２の外周を囲むように構成さ
れている。これらのウェル１０２，１０３，１３０は、
素子分離領域１０４によって他の領域と分離されてい
る。
【００１５】ｐ型ウェル１０２の表面近傍には、ｐ型ウ
ェル１０２とｎ型ウェル１０３との電気的な分離を図る
ためおよび後述する配線とのコンタクトを取るためのｎ
＋領域１０５が形成されている。同様に、ｎ型ウェル１
０３の表面近傍には、ｐ型ウェル１０２とｎ型ウェル１
０３との電気的な分離および配線とのコンタクトを取る
ためのｐ＋領域１０６が形成されている。さらに、ｎ型
ウェル１０３の表面近傍にはｎ＋領域１３２も形成され
ており、ｐ型ウェル１３０の表面近傍にはｐ＋領域１３
１が形成されている。
ェル１０２とｎ型ウェル１０３との電気的な分離を図る
ためおよび後述する配線とのコンタクトを取るためのｎ
＋領域１０５が形成されている。同様に、ｎ型ウェル１
０３の表面近傍には、ｐ型ウェル１０２とｎ型ウェル１
０３との電気的な分離および配線とのコンタクトを取る
ためのｐ＋領域１０６が形成されている。さらに、ｎ型
ウェル１０３の表面近傍にはｎ＋領域１３２も形成され
ており、ｐ型ウェル１３０の表面近傍にはｐ＋領域１３
１が形成されている。
【００１６】また、ｎ＋領域１０５とｐ＋領域１０６と
の間に形成された素子分離領域１０４上には、ポリシリ
コン層１０７が形成されている。そして、ｎ＋領域１０
５上、ｐ＋領域１０６上およびポリシリコン層１０７上
には、コバルトまたはニッケル等を用いたサリサイド層
からなる配線層（本発明の第１配線パターンに該当す
る）１０８が形成されている。
の間に形成された素子分離領域１０４上には、ポリシリ
コン層１０７が形成されている。そして、ｎ＋領域１０
５上、ｐ＋領域１０６上およびポリシリコン層１０７上
には、コバルトまたはニッケル等を用いたサリサイド層
からなる配線層（本発明の第１配線パターンに該当す
る）１０８が形成されている。
【００１７】さらに、この配線層１０８の表面のうち、
ｎ＋領域１０５の上方の部分には、第１ＭＯＳＦＥＴ基
板部１０９が形成されている。この第１ＭＯＳＦＥＴ基
板部１０９は、ドレインとしてのｎ＋層１０９ａと、チ
ャネルとなるべきｐ−層１０９ｂと、ソースとしてのｎ
＋層１０９ｃとを順次積層することによって構成されて
いる。
ｎ＋領域１０５の上方の部分には、第１ＭＯＳＦＥＴ基
板部１０９が形成されている。この第１ＭＯＳＦＥＴ基
板部１０９は、ドレインとしてのｎ＋層１０９ａと、チ
ャネルとなるべきｐ−層１０９ｂと、ソースとしてのｎ
＋層１０９ｃとを順次積層することによって構成されて
いる。
【００１８】同様に、配線層１０８の表面のうち、ｐ＋
領域１０６の上方の部分には、第２ＭＯＳＦＥＴ基板部
１１０が形成されている。この第２ＭＯＳＦＥＴ基板部
１１０は、ドレインとしてのｐ＋層１１０ａと、チャネ
ルとなるべきｎ−層１１０ｂと、ソースとしてのｐ＋層
１１０ｃとを積層することによって構成されている。
領域１０６の上方の部分には、第２ＭＯＳＦＥＴ基板部
１１０が形成されている。この第２ＭＯＳＦＥＴ基板部
１１０は、ドレインとしてのｐ＋層１１０ａと、チャネ
ルとなるべきｎ−層１１０ｂと、ソースとしてのｐ＋層
１１０ｃとを積層することによって構成されている。
【００１９】第１ＭＯＳＦＥＴ基板部１０９の外周面に
は、酸化膜（本発明の第１絶縁膜に該当する）１１１ａ
が形成されている。また、第２ＭＯＳＦＥＴ基板部１１
０の内周面には、酸化膜（本発明の第２絶縁膜に該当す
る）１１１ｂが形成されている。さらに、配線層１０８
の表面には、酸化膜１１１ｃが形成されている。ここ
で、酸化膜１１１ａ，１１１ｂは、それぞれゲート酸化
膜として使用される。また、酸化膜１１１ｃは、配線層
１０８とゲート電極１１３との間の絶縁に使用される。
は、酸化膜（本発明の第１絶縁膜に該当する）１１１ａ
が形成されている。また、第２ＭＯＳＦＥＴ基板部１１
０の内周面には、酸化膜（本発明の第２絶縁膜に該当す
る）１１１ｂが形成されている。さらに、配線層１０８
の表面には、酸化膜１１１ｃが形成されている。ここ
で、酸化膜１１１ａ，１１１ｂは、それぞれゲート酸化
膜として使用される。また、酸化膜１１１ｃは、配線層
１０８とゲート電極１１３との間の絶縁に使用される。
【００２０】酸化膜１１１ａと酸化膜１１１ｂとの間の
領域には、導電性材料を堆積させることにより、ゲート
電極１１３が形成されている。
領域には、導電性材料を堆積させることにより、ゲート
電極１１３が形成されている。
【００２１】そして、全体を覆う層間絶縁膜１１４に設
けられたコンタクトホール１１５〜１２０を介して、配
線層（本発明の第２配線パターンに該当する）１２１〜
１２４が形成されている。
けられたコンタクトホール１１５〜１２０を介して、配
線層（本発明の第２配線パターンに該当する）１２１〜
１２４が形成されている。
【００２２】図４は、図１〜図３に示した半導体装置の
回路構成を示す回路図である。
回路構成を示す回路図である。
【００２３】ここで、図４に示したｐＭＯＳトランジス
タ４０１は、図１〜図３の第２ＭＯＳＦＥＴ基板部１１
０、酸化膜１１１ｂおよびゲート電極１１３によって形
成されている。また、図４に示したｎＭＯＳトランジス
タ４０２は、図１〜図３の第１ＭＯＳＦＥＴ基板部１０
９、酸化膜１１１ａおよびゲート電極１１３によって形
成されている。各ＭＯＳトランジスタ４０１，４０２の
ゲートとＶinとの接続は図１〜図３の配線層１２２によ
り、各ＭＯＳトランジスタ４０１，４０２のドレインと
Ｖout との接続は配線層１０８および配線層１２３によ
り、ｐＭＯＳトランジスタ４０１のソースと電源Ｖccと
の接続は配線１２４により、ｎＭＯＳトランジスタ４０
２のソースとグランドＧＮＤとの接続は配線１２１によ
り、それぞれ形成されている。
タ４０１は、図１〜図３の第２ＭＯＳＦＥＴ基板部１１
０、酸化膜１１１ｂおよびゲート電極１１３によって形
成されている。また、図４に示したｎＭＯＳトランジス
タ４０２は、図１〜図３の第１ＭＯＳＦＥＴ基板部１０
９、酸化膜１１１ａおよびゲート電極１１３によって形
成されている。各ＭＯＳトランジスタ４０１，４０２の
ゲートとＶinとの接続は図１〜図３の配線層１２２によ
り、各ＭＯＳトランジスタ４０１，４０２のドレインと
Ｖout との接続は配線層１０８および配線層１２３によ
り、ｐＭＯＳトランジスタ４０１のソースと電源Ｖccと
の接続は配線１２４により、ｎＭＯＳトランジスタ４０
２のソースとグランドＧＮＤとの接続は配線１２１によ
り、それぞれ形成されている。
【００２４】次に、図１〜図３に示した半導体装置の製
造工程について、図５〜図１１を用いて説明する。図５
〜図１１は、図１〜図３に示した半導体装置の製造工程
図であり、図１のＡ−Ａ断面に該当するものである。
造工程について、図５〜図１１を用いて説明する。図５
〜図１１は、図１〜図３に示した半導体装置の製造工程
図であり、図１のＡ−Ａ断面に該当するものである。
【００２５】まず、図５に示したように、ｐ型半導体
基板１０１の表面に、レジストをマスクとした不純物注
入により、ｐ型ウェル１０２，１３０およびｎ型ウェル
１０３を形成する。そして、通常のＬＯＣＯＳにより、
素子分離領域１０４を形成する。さらに、ｐ型ウェル１
０２，１３０（ウェル１３０は図示せず）およびｎ型ウ
ェル１０３に対する不純物注入を行うことにより、ｎ＋
領域１０５，１３２（ｎ＋領域１３２は図示せず）およ
びｐ＋領域１０６，１３１（ｐ＋領域１３１は図示せ
ず）を、それぞれ形成する。
基板１０１の表面に、レジストをマスクとした不純物注
入により、ｐ型ウェル１０２，１３０およびｎ型ウェル
１０３を形成する。そして、通常のＬＯＣＯＳにより、
素子分離領域１０４を形成する。さらに、ｐ型ウェル１
０２，１３０（ウェル１３０は図示せず）およびｎ型ウ
ェル１０３に対する不純物注入を行うことにより、ｎ＋
領域１０５，１３２（ｎ＋領域１３２は図示せず）およ
びｐ＋領域１０６，１３１（ｐ＋領域１３１は図示せ
ず）を、それぞれ形成する。
【００２６】ｐ型半導体基板１０１の全面にポリシリ
コンを堆積した後、このポリシリコン膜にエッチングを
施すことにより、ポリシリコン層１０７を形成する（図
６参照）。
コンを堆積した後、このポリシリコン膜にエッチングを
施すことにより、ポリシリコン層１０７を形成する（図
６参照）。
【００２７】コバルトまたはニッケル等を用いてサリ
サイデーションを行い、サリサイド層（配線層）１０８
を形成する（図７参照）。後述するように、このサリサ
イド層１０８上には、シリコンのエピタキシャル成長を
行う。したがって、このサリサイド層１０８としては結
晶性を有するものを形成する必要がある。
サイデーションを行い、サリサイド層（配線層）１０８
を形成する（図７参照）。後述するように、このサリサ
イド層１０８上には、シリコンのエピタキシャル成長を
行う。したがって、このサリサイド層１０８としては結
晶性を有するものを形成する必要がある。
【００２８】ｐ型半導体基板１０１の全面に二酸化シ
リコン膜１１４′を堆積させる（図８参照）。
リコン膜１１４′を堆積させる（図８参照）。
【００２９】図９に示したように、この層間絶縁膜１
１４′のうち、ｐ＋領域１０６の上方の部分をエッチン
グによって除去して空洞部１１０′を形成し、サリサイ
ド層１０８を露出させる。そして、この空洞部１１０′
に、まずｐ型シリコンの選択エピタキシャル成長により
ドレインとしてのｐ＋層１１０ａを堆積し、次にｎ型シ
リコンのエピタキシャル成長によりチャネルとなるべき
ｎ−層１１０ｂを堆積し、最後にｐ型シリコンの選択エ
ピタキシャル成長によりソースとしてのｐ＋層１１０ｃ
を堆積することにより、第２ＭＯＳＦＥＴ基板部１１０
を形成する。
１４′のうち、ｐ＋領域１０６の上方の部分をエッチン
グによって除去して空洞部１１０′を形成し、サリサイ
ド層１０８を露出させる。そして、この空洞部１１０′
に、まずｐ型シリコンの選択エピタキシャル成長により
ドレインとしてのｐ＋層１１０ａを堆積し、次にｎ型シ
リコンのエピタキシャル成長によりチャネルとなるべき
ｎ−層１１０ｂを堆積し、最後にｐ型シリコンの選択エ
ピタキシャル成長によりソースとしてのｐ＋層１１０ｃ
を堆積することにより、第２ＭＯＳＦＥＴ基板部１１０
を形成する。
【００３０】続いて、図１０に示したように、二酸化
シリコン膜１１４′のうち、ｎ＋領域１０５の上方の部
分をエッチングによって除去して空洞部１０９′を形成
し、サリサイド層１０８を露出させる。そして、この空
洞部１０９′に、まず、ｎ型シリコンのエピタキシャル
成長によりドレインとしてのｎ＋層１０９ａを堆積し、
次に、ｐ型シリコンのエピタキシャル成長によりチャネ
ルとなるべきｐ−層１０９ｂを堆積し、最後に、ｎ型シ
リコンのエピタキシャル成長によりソースとしてのｎ＋
層１０９ｃを堆積することにより、第１ＭＯＳＦＥＴ基
板部１０９を形成する。
シリコン膜１１４′のうち、ｎ＋領域１０５の上方の部
分をエッチングによって除去して空洞部１０９′を形成
し、サリサイド層１０８を露出させる。そして、この空
洞部１０９′に、まず、ｎ型シリコンのエピタキシャル
成長によりドレインとしてのｎ＋層１０９ａを堆積し、
次に、ｐ型シリコンのエピタキシャル成長によりチャネ
ルとなるべきｐ−層１０９ｂを堆積し、最後に、ｎ型シ
リコンのエピタキシャル成長によりソースとしてのｎ＋
層１０９ｃを堆積することにより、第１ＭＯＳＦＥＴ基
板部１０９を形成する。
【００３１】次に、二酸化シリコン膜１１４′のう
ち、第１ＭＯＳＦＥＴ基板部１０９と第２ＭＯＳＦＥＴ
基板部１１０との間の部分をエッチングによって除去し
て、サリサイド層１０８を露出させる。そして、ＬＰＣ
ＶＤ或いは熱酸化法等により、絶縁膜１１１ａ，１１１
ｂ，１１１ｃを一体に形成する。さらに、リンドープポ
リシリコンを堆積させた後、エッチバックによって不要
部分を除去することにより、ゲート電極１１３を形成す
る（図１１参照）。
ち、第１ＭＯＳＦＥＴ基板部１０９と第２ＭＯＳＦＥＴ
基板部１１０との間の部分をエッチングによって除去し
て、サリサイド層１０８を露出させる。そして、ＬＰＣ
ＶＤ或いは熱酸化法等により、絶縁膜１１１ａ，１１１
ｂ，１１１ｃを一体に形成する。さらに、リンドープポ
リシリコンを堆積させた後、エッチバックによって不要
部分を除去することにより、ゲート電極１１３を形成す
る（図１１参照）。
【００３２】最後に、全面に二酸化シリコン膜をさら
に堆積させて層間絶縁膜１１４を形成し、コンタクトホ
ール１１５〜１１９を開口した後、配線層１２０〜１２
３を形成することにより、図１〜図３に示したような半
導体装置を得る。
に堆積させて層間絶縁膜１１４を形成し、コンタクトホ
ール１１５〜１１９を開口した後、配線層１２０〜１２
３を形成することにより、図１〜図３に示したような半
導体装置を得る。
【００３３】以上説明したように、本実施例の半導体装
置によれば、積層構造の第１ＭＯＳＦＥＴ基板部１０９
および第２ＭＯＳＦＥＴ基板部１１０の間にゲート電極
１１３を設けた構成することにより、チャネル領域１０
９ｂ、１１０ｂを堆積によって形成できるようにしたの
で、リソグラフィの性能に関係なくＭＯＳＦＥＴの微細
化を図ることができる。
置によれば、積層構造の第１ＭＯＳＦＥＴ基板部１０９
および第２ＭＯＳＦＥＴ基板部１１０の間にゲート電極
１１３を設けた構成することにより、チャネル領域１０
９ｂ、１１０ｂを堆積によって形成できるようにしたの
で、リソグラフィの性能に関係なくＭＯＳＦＥＴの微細
化を図ることができる。
【００３４】また、図１に示したように、本実施例の半
導体装置では、第１ＭＯＳＦＥＴ基板部１０９を柱状に
形成し、且つ、第２ＭＯＳＦＥＴ基板部１１０を第１Ｍ
ＯＳＦＥＴ基板部１０９の外周を囲むように形成した。
これにより、パターン面積を増大させることなく、第２
ＭＯＳＦＥＴ基板部１１０のゲート幅を大きくすること
ができる。したがって、ＭＯＳＦＥＴの微細化を図りつ
つ、第２ＭＯＳＦＥＴ基板部１１０に流れるドレイン電
流を大きくすることができる。
導体装置では、第１ＭＯＳＦＥＴ基板部１０９を柱状に
形成し、且つ、第２ＭＯＳＦＥＴ基板部１１０を第１Ｍ
ＯＳＦＥＴ基板部１０９の外周を囲むように形成した。
これにより、パターン面積を増大させることなく、第２
ＭＯＳＦＥＴ基板部１１０のゲート幅を大きくすること
ができる。したがって、ＭＯＳＦＥＴの微細化を図りつ
つ、第２ＭＯＳＦＥＴ基板部１１０に流れるドレイン電
流を大きくすることができる。
【００３５】さらに、図２および図３に示したように、
本実施例の半導体装置では、第１ＭＯＳＦＥＴ基板部１
０９により構成されるＭＯＳＦＥＴをｎ型とし、また、
第２ＭＯＳＦＥＴ基板部１１０により構成されるＭＯＳ
ＦＥＴをｐ型としているので、第２ＭＯＳＦＥＴ基板部
１１０により構成されるＭＯＳＦＥＴに流れるドレイン
電流を大きくすることができる。これにより、ＭＯＳＦ
ＥＴの微細化を図りつつ、ｐ型、ｎ型の両方のＭＯＳＦ
ＥＴのドレイン電流値を同程度とすることができる。
本実施例の半導体装置では、第１ＭＯＳＦＥＴ基板部１
０９により構成されるＭＯＳＦＥＴをｎ型とし、また、
第２ＭＯＳＦＥＴ基板部１１０により構成されるＭＯＳ
ＦＥＴをｐ型としているので、第２ＭＯＳＦＥＴ基板部
１１０により構成されるＭＯＳＦＥＴに流れるドレイン
電流を大きくすることができる。これにより、ＭＯＳＦ
ＥＴの微細化を図りつつ、ｐ型、ｎ型の両方のＭＯＳＦ
ＥＴのドレイン電流値を同程度とすることができる。
【００３６】なお、本実施例では第１ＭＯＳＦＥＴ基板
部１０９の四方（すなわち全方向）を第２ＭＯＳＦＥＴ
基板部１１０で囲むように形成したが、第１ＭＯＳＦＥ
Ｔ基板部１０９の三方或いは二方のみに第２ＭＯＳＦＥ
Ｔ基板部１１０を形成することとしてもよいことはもち
ろんである。
部１０９の四方（すなわち全方向）を第２ＭＯＳＦＥＴ
基板部１１０で囲むように形成したが、第１ＭＯＳＦＥ
Ｔ基板部１０９の三方或いは二方のみに第２ＭＯＳＦＥ
Ｔ基板部１１０を形成することとしてもよいことはもち
ろんである。
【００３７】
【発明の効果】以上詳細に説明したように、本発明の半
導体装置によれば、ＭＯＳＦＥＴの微細化を図ることが
可能となる。
導体装置によれば、ＭＯＳＦＥＴの微細化を図ることが
可能となる。
【図１】本発明の一実施例に係わる半導体装置の構成を
概略的に示す上面図である。
概略的に示す上面図である。
【図２】図１に示した半導体装置のＡ−Ａ断面図であ
る。
る。
【図３】図１に示した半導体装置のＢ−Ｂ断面図であ
る。
る。
【図４】図１〜図３に示した半導体装置の回路構成を示
す回路図である。
す回路図である。
【図５】本発明の一実施例に係わる半導体装置の製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図６】本発明の一実施例に係わる半導体装置の製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図７】本発明の一実施例に係わる半導体装置の製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図８】本発明の一実施例に係わる半導体装置の製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図９】本発明の一実施例に係わる半導体装置の製造方
法を説明するための工程断面図である。
法を説明するための工程断面図である。
【図１０】本発明の一実施例に係わる半導体装置の製造
方法を説明するための工程断面図である。
方法を説明するための工程断面図である。
【図１１】本発明の一実施例に係わる半導体装置の製造
方法を説明するための工程断面図である。
方法を説明するための工程断面図である。
【図１２】本発明の一実施例に係わる半導体装置の構成
を概略的に示す断面図である。
を概略的に示す断面図である。
１０１ ｐ型半導体基板 １０２ ｐ型ウェル １０３ ｎ型ウェル １０４ 素子分離領域 １０５ ｎ＋領域 １０６ ｐ＋領域 １０７ ポリシリコン層 １０８ 配線層 １０９ 第１ＭＯＳＦＥＴ基板部 １１０ 第２ＭＯＳＦＥＴ基板部 １１１ａ，１１１ｂ 酸化膜 １１３ ゲート電極 １１４ 層間絶縁膜 １１５〜１２０ コンタクトホール １２１〜１２４ 配線層
Claims (3)
- 【請求項１】基板上に形成された第１配線パターンと、 この第１電極上に積層させて形成された第１導電型層、
チャネル層および第１導電型層からなる第１ＭＯＳＦＥ
Ｔ基板部と、 前記第１電極上に積層させて形成された第２導電型層、
チャネル層および第２導電型層からなる第２ＭＯＳＦＥ
Ｔ基板部と、 前記第１ＭＯＳＦＥＴ基板部の側面および前記第２ＭＯ
ＳＦＥＴ基板部の側面に、互いに対向するように設けら
れた、第１絶縁膜および第２絶縁膜と、 前記第１の絶縁膜および前記第２の絶縁膜と接するよう
に堆積された導電性材料からなるゲート電極と前記第１
ＭＯＳＦＥＴ基板部上、前記第２ＭＯＳＦＥＴ基板部上
および前記ゲート電極上にそれぞれ設けられた第２配線
パターンと、 を備えたことを特徴とする半導体装置。 - 【請求項２】前記第１ＭＯＳＦＥＴ基板部が柱状に形成
され、前記第２ＭＯＳＦＥＴ基板部が前記第１ＭＯＳＦ
ＥＴ基板部の外周を囲むように形成されたことを特徴と
する請求項１記載の半導体装置。 - 【請求項３】前記第１ＭＯＳＦＥＴ基板部の前記第１導
電層がｎ型であり、前記第２ＭＯＳＦＥＴ基板部の前記
第２導電層がｐ型であることを特徴とする請求項２記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5124426A JPH06334130A (ja) | 1993-05-26 | 1993-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5124426A JPH06334130A (ja) | 1993-05-26 | 1993-05-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334130A true JPH06334130A (ja) | 1994-12-02 |
Family
ID=14885198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5124426A Pending JPH06334130A (ja) | 1993-05-26 | 1993-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334130A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205168A (ja) * | 2007-02-20 | 2008-09-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2010062574A (ja) * | 2000-08-25 | 2010-03-18 | Agere Systems Inc | 垂直型トランジスタの回路接続アーキテクチャ |
| JP2012178592A (ja) * | 2001-09-21 | 2012-09-13 | Agere Systems Inc | 多動作電圧垂直置換ゲート（ｖｒｇ）トランジスタ |
-
1993
- 1993-05-26 JP JP5124426A patent/JPH06334130A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010062574A (ja) * | 2000-08-25 | 2010-03-18 | Agere Systems Inc | 垂直型トランジスタの回路接続アーキテクチャ |
| JP2012178592A (ja) * | 2001-09-21 | 2012-09-13 | Agere Systems Inc | 多動作電圧垂直置換ゲート（ｖｒｇ）トランジスタ |
| JP2008205168A (ja) * | 2007-02-20 | 2008-09-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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