JP2010062574A - 垂直型トランジスタの回路接続アーキテクチャ - Google Patents
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Abstract
【解決手段】半導体デバイス204は半導体材料の第1の層112と、第1の層の中に形成された第1のソース/ドレイン領域116を有する第1の電界効果トランジスタ180とを含み、チャネル領域160は第1の層の上に形成され、関連する第2のソース/ドレイン領域164はチャネル領域の上に形成される。このデバイスはまた、第1の層114の中に形成された第1のソース/ドレイン領域118を有する第2の電界効果トランジスタ190を含み、チャネル領域162は第1の層の上に形成され、関連する第2のソース/ドレイン領域166はチャネル領域の上に形成される。金属を含む導電層120は、各トランジスタの第1のソース/ドレイン領域の間に置かれて、1つの第1のソース/ドレイン領域から他の第1のソース/ドレイン領域に電流を導く。
【選択図】図6
Description
100 単結晶半導体層
106 主平面
108 分離トレンチ
110 堆積シリコン酸化物
112 Nタイプのタブ領域
114 Pタイプのタブ領域
116 Pタイプのソース/ドレイン領域
118 Nタイプのソース/ドレイン領域
Claims (10)
- 半導体層の中または半導体層に隣接した領域の間を接続するための集積回路構造であって、
平面に沿って形成された主表面を有する半導体層と、
該平面から該表面の中に延長する離れた位置に形成された、該半導体層に付随する第1のドープ領域および第2のドープ領域と、
該平面の上に位置し、該第1のドープ領域の上にある、該第1のドープ領域とは伝導形が異なる単結晶の第3のドープ領域を含む、該主表面に対して垂直に形成されるMOSFETと、
前記第1のドープ領域と前記第2のドープ領域の間で前記平面の上に形成された導電層であって、前記ドープ領域の間に電気接続を提供する導電層とを備える集積回路構造。 - 前記第1のドープ領域はMOSFETの第1のソース/ドレイン領域であり、前記第3のドープ領域は該MOSFETのチャネル領域である請求項1に記載の構造。
- 前記第2のドープ領域はトランジスタの一部である請求項2に記載の構造。
- 前記第2のドープ領域は前記主表面に対して垂直に形成された第2のMOSFETに関連する第2のソース/ドレイン領域であり、前記構造はさらに、前記第2のソース/ドレイン領域と並ぶ前記第2のMOSFETのチャネル領域を備える請求項2に記載の構造。
- 前記第2のドープ領域の上にあり、該第2のドープ領域とは伝導形が異なる第4のドープ領域と、
該第4のドープ領域の上にあり、前記第2のドープ領域と伝導形が同じ第5のドープ領域と、
前記第3のドープ領域の上にあり、前記第1のドープ領域と伝導形が同じ第6のドープ領域とをさらに含み、
前記第1の領域、第2のドープ領域、第3のドープ領域、第4のドープ領域、第5のドープ領域、および第6のドープ領域ならびに導電層は2つの相互接続されたトランジスタとして構成される請求項1に記載の構造。 - 前記第1のドープ領域および前記第2のドープ領域は、第1のソース/ドレイン領域および第2のソース/ドレイン領域であり、前記第3のドープ領域はチャネル領域である請求項1に記載の構造であって、該構造はさらに、
前記第2のソース/ドレイン領域の上に形成された第2のチャネル領域と、
前記チャネル領域のうちの一方(160)および前記第1のソース/ドレイン領域(116)と垂直に並び離れた位置にある第3のソース/ドレイン領域(152)、ならびに前記チャンネル領域のうちの他方(162)および前記第2のソース/ドレイン領域(118)と垂直に並び、離れた位置にある第4のソース/ドレイン領域(154)と、
両方のトランジスタの動作を同時に制御するように接続された導電素子とを備える請求項1に記載の構造。 - 半導体デバイスであって、
半導体材料の第1の層と、
該第1の層の中に形成された第1のソース/ドレイン領域と、該第1の層の上に形成されたチャネル領域と、該チャネル領域の上に形成された第2のソース/ドレイン領域とを有する、該第1の層に対して垂直な第1の電界効果トランジスタと、
前記第1の層の中に形成された第1のソース/ドレイン領域と、該第1の層の上に形成されたチャネル領域と、該チャネル領域の上に形成された第2のソース/ドレイン領域とを有する、該第2の層に対して垂直な第2の電界効果トランジスタと、
該第1の層と該第1の電界効果トランジスタの間に延長する平面内の導電層であって、前記各トランジスタの第1のソース/ドレイン領域の間に置かれた金属を有し、1つの第1のソース/ドレイン領域から他の第1のソース/ドレイン領域へ電流を導く導電層とを備える半導体デバイス。 - 半導体材料の第1の層に対して垂直に形成された複数の電界効果トランジスタを伴う半導体デバイスを製造する方法であって、
該電界効果トランジスタのソース領域およびドレイン領域から成るグループから選択された第1のデバイス領域を半導体層の内に形成するステップと、
前記電界効果トランジスタのソース領域およびドレイン領域から成るグループから選択された第2のデバイス領域を前記半導体層の上に形成するステップと、
前記第1のデバイス領域と前記第2のデバイス領域に隣接して、金属を含む導体層を形成して、該第1のデバイス領域と該第2のデバイス領域との間に電気接続を実現するステップと、
前記第1のデバイス領域と前記導体層の上に第1の電界効果トランジスタゲート領域を形成するステップと、
前記第2のデバイス領域および前記導体層の上に第2の電界効果トランジスタゲート領域を形成するステップとを含む方法。 - 半導体材料の層に対して垂直に形成された複数のトランジスタを伴う半導体デバイスを製造する方法であって、
半導体層の内の離れた位置の第1の拡散領域と第2の拡散領域を形成するステップと、
該第1の拡散領域と該第2の拡散領域との間に導体層を置いて、電気接続を実現するステップと、
第3の半導体領域および第4の半導体領域を、各々、離れた位置にある拡散領域のうち異なる1つの上で、前記半導体層の上に形成するステップと、
第5の半導体領域および第6の半導体領域を、各々、前記第3の半導体領域および前記第4の半導体領域のうち異なる1つの上に形成するステップであって、前記第3の領域および前記第5の領域は前記第1の領域および前記第2の領域のうち1つと垂直に並び、前記第4の領域および前記第6の領域は前記第1の領域および前記第2の領域の別の1つと垂直に並び、その結果できた構造は各々が他のトランジスタに接続された領域を有する2つのトランジスタを提供するステップとを含む方法。 - 半導体材料の層に対して垂直に形成された複数のトランジスタを有する集積回路構造を製造する方法であって、
その上にデバイスを形成するのに適した半導体層を提供するステップであって、該層は第1の平面で形成された表面を含むステップと、
該半導体層の上で、離れた位置に第1のトレンチおよび第2のトレンチを形成するステップと、
該第1のトレンチと該第2のトレンチとの間で該半導体表面の上に広がる導体層を形成するステップと、
金属の導体層の上に複数の誘電体層を形成するステップと、
前記第1のトレンチの中に第1のドープ領域、第2のドープ領域、および第3のドープ領域を伴う垂直型トランジスタを形成し、該第1のドープ領域の少なくとも一部は前記半導体層の中に形成され前記金属導体層と電気接触するステップとを含む方法。
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