KR20020016605A - 수직형 트랜지스터의 회로 접속을 위한 구조 - Google Patents
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Abstract
Description
Claims (31)
- 집적회로 구조에 있어서,평면을 따라 형성된 주 표면을 갖는 반도체 층과,상기 표면에 형성된 제 1 및 제 2 공간 격리 도프된 영역들과,상기 제 1 영역과는 다른 도전형의 제 1 영역상의 제 3 도프된 영역과,상기 제 1 및 제 3 영역들 사이와, 상기 도프된 영역사이에서 전기적 상호접속을 제공하는 평면상에 형성된 도전성 층을 포함하는 집적회로 구조.
- 제 1 항에 있어서, 상기 제 1 도프된 영역은 MOSFET의 제 1 소스/드레인 영역이고, 상기 제 3 영역은 MOSFET의 채널영역인, 집적회로 구조.
- 제 2 항에 있어서, 상기 제 2 영역은 트랜지스터의 일부분인, 집적회로 구조.
- 제 2 항에 있어서, 상기 제 2 영역은 제 2의 MOSFET와 연관된 제 2 소스/드레인 영역이고, 상기 구조는 상기 제 2 소스/드레인 영역과 정렬된 제 2의 MOSFET의 채널영역을 더 포함하는, 집적회로 구조.
- 제 1 항에 있어서, 상기 제 2 영역과는 다른 도전형의 제 2 영역상의 제 4도프된 영역과,상기 제 2 영역과 같은 도전형의 제 4 도프된 영역상의 제 5 도프된 영역과,상기 제 1 영역과 같은 도전형의 제 3 도프된 영역상의 제 6 영역을 더 포함하며, 상기 제 1, 제 2, 제 3, 제 4, 제 5 및 제 6 영역들과 도전성 층은 2개의 층간접속된 트랜지스터들로서 구성되는, 집적회로 구조.
- 제 5항에 있어서, 상기 2개의 트랜지스터들은 상보성 도전형인, 집적회로 구조.
- 제 5 항에 있어서, 상기 트랜지스터들 중 하나는 MOSFET인, 집적회로 구조.
- 제 5 항에 있어서, 상기 트랜지스터들은 인버터 회로를 형성하기 위해 구성되는, 집적회로 구조.
- 제 1 항에 있어서, 상기 도전성 층는 텅스텐 실리사이드, 텅스텐 질화물, 티탄늄 실리사이드, 티탄늄 질화물 및 코발트 실리사이드를 포함하는 그룹으로부터 취해진 하나 이상의 재료들을 포함하는 집적회로 구조.
- 제 1 항에 있어서, 상기 확산 영역들은 인버터 회로를 형성하기 위해 구성되는, 집적회로 구조.
- 제 1 항에 있어서, 상기 제 1 및 제 2 도프된 영역들은 제 1 및 제 2 소스/드레인 영역들이고, 상기 제 3 영역은 채널영역이고, 상기 구조는,상기 제 2 소스/드레인 영역상에 형성된 제 2 채널영역과,상기 채널 영역들중 하나 및 상기 제 1 및 제 2 소스/드레인 영역들 중 하나와 각각 수직적으로 정렬된 제 3 및 제 4 공간 격리 소스/드레인 영역들과,2개의 트랜지스터들의 동작을 동시에 제어하도록 접속된 도전성 소자를 더 포함하는, 집적회로 구조.
- 제 11 항에 있어서, 상기 도전성 소자는 폴리실리콘을 포함하고, 트랜지스터들 각각은 상기 채널영역에 인접하고 상기 도전성 소자에 접속된 게이트 접촉 영역을 구비하고, 상기 트랜지스터들은 인버터 회로 기능을 형성하도록 구성되는, 집적회로 구조.
- 제 1 항에 있어서, 상기 도전성 층은 상기 제 1 영역으로부터 제 2 영역까지 연장하는 연속 막인, 집적회로 구조.
- 제 1 항에 있어서, 상기 도전성 층은 상기 제 1 영역 및 제 2 영역과 물리적으로 접촉하는, 집적회로 구조.
- 반도체 장치에 있어서,반도체 재료의 제 1 층과,상기 제 1 층에 형성된 제 1 소스/드레인 영역, 상기 제 1 층상에 형성된 채널 영역, 및 상기 제 1 채널영역상에 형성된 제 2 소스/드레인 영역을 갖는 제 1 전계효과 트랜지스터와,상기 제 1 층에 형성된 제 1 소스/드레인 영역, 상기 제 1 층상에 형성된 채널영역, 및 상기 채널 영역 상에 형성된 제 2 소스/드레인 영역을 갖는 제 2 전계효과 트랜지스터와,한쪽의 제 1 소스/드레인 영역으로부터 다른 쪽의 제 1 소스/드레인 영역으로 전류를 도전하도록 각 트랜지스터의 제 1 소스/드레인 영역간에 위치된 금속을 포함하는 도전층을 구비하는, 반도체 장치.
- 제 15 항에 있어서, 상기 제 1 및 제 2 트랜지스터들은 회로를 형성하기 위해 접속되는, 반도체 장치.
- 제 15 항에 있어서, 상기 제 1 층에 형성된 제 1 소스/드레인 영역, 상기 제 1 층을 통해 형성된 채널 영역 및 상기 채널 영역을 통해 형성된 제 2 소스/드레인영역을 각각 갖는 다수의 추가 전계 효과 트랜지스터들을 포함하며, 상기 제 1, 제 2 및 추가 트랜지스터들은 회로로 구성되는, 반도체 장치.
- 제 17 항에 있어서, 4개의 추가 트랜지스터들은 SRAM 회로 셀을 형성하기 위해 제 1 및 제 2 트랜지스터들과 접속되는, 반도체 장치.
- 제 15 항에 있어서, 상기 도전층은 금속 실리사이드를 포함하는,반도체 장치.
- 다수의 전계 효과 트랜지스터들을 갖는 반도체 장치를 제조하는 방법에 있어서,반도체 층상에, 전계 효과 트랜지스터의 소스 영역과 드레인 영역으로 구성된 그룹으로부터 선택된, 제 1 장치 영역을 형성하는 단계와,반도체 층상에, 전계 효과 트랜지스터의 소스 영역과 드레인 영역으로 구성된 그룹으로부터 선택된, 제 2 장치 영역을 형성하는 단계와,상기 제 1 및 제 2 장치 영역들 사이의 전기 접속에 영향을 미치기 위해 제 1 및 제 2 장치 영역들에 인접한 금속을 포함하는 도전층을 형성하는 단계와,상기 제 1 장치 영역과 상기 도전층을 통해 제 1 전계 효과 트랜지스터 게이트 영역을 형성하는 단계와,상기 제 2 장치 영역과 상기 도전층을 통해 제 2 전계 효과 트랜지스터 게이트 영역을 형성하는 단계를 포함하는, 제조 방법.
- 제 20 항에 있어서, 상기 제 1 및 제 2 장치 영역들, 도전성 층 및 제 1 및제 2 게이트 영역들을 ,2개의 MOSFET 트랜지스터들을 포함하는 회로로 구성하는 추가 단계를 포함하는, 제조 방법.
- 제 20 항에 있어서, 상기 제 1 및 제 2 장치 영역들, 도전층 및 제 1 및 제 2 게이트 영역들을, 도전층에 의해 서로 접속된 드레인 영역들을 갖는 2개의 MOSFET 트랜지스터들을 포함하는 회로로 구성하는 단계를 더 포함하는, 제조 방법.
- 다수의 트랜지스터들을 갖는 반도체 장치를 제조하는 방법에 있어서,반도체 층상에 제 1 및 제 2의 공간 격리 확산 영역들을 형성하는 단계와,상기 제 1 및 제 2 확산 영역들 사이의 전기 접속에 영향을 미치기 위해 도전층을 위치 결정하는 단계와,상기 공간 격리 확산 영역들 중 다른 하나를 통해 그리고 반도체 층을 통해각각, 제 3 및 제 4 반도체 영역들을 형성하는 단계와,제 3 및 제 5 영역들이 제 1 및 제 2 영역들 중 하나와 수직으로 정렬되고 제 4 및 제 6 영역들이 제 1 및 제 2 영역들 중 다른 것과 수직으로 정렬되도록 상기 제 3 및 제 4 반도체 영역들 중 다른 하나를 통해 각각 위치한 제 5 및 제 6 반도체 영역들을 형성하는 단계로서, 그 결과로 생긴 구조는 다른 트랜지스터에 접속된 영역을 각각 갖는 2개의 트랜지스터들을 제공하는, 상기 형성 단계를 포함하는, 제조 방법.
- 집적 회로 구조를 제조하는 방법에 있어서,장치 형성에 적합한 반도체 층을 제공하는 단계로서, 상기 층은 제 1 평면을 따라 형성된 표면을 포함하는, 상기 제공 단계와,상기 반도체 층을 통해 공간 격리된 제 1 및 제 2 트렌치(trench)들을 형성하는 단계와,상기 제 1 트렌치 및 제 2 트렌치 사이의 반도체 표면을 통해 연장한 도전층을 형성하는 단계와,금속 도전층을 통해 다수의 유전층들을 형성하는 단계와,금속 도전층과 전기적인 접촉으로 반도체 층에 형성된 제 1 도핑된 영역의 적어도 일부를 갖는 제 1 트렌치에서 제 1, 제 2 및 제 3 도핑된 영역들을 갖는 수직 트랜지스터를 형성하는 단계를 포함하는, 제조 방법.
- 제 24 항에 있어서, 상기 제 1 및 제 2 트렌치들을 형성하는 단계는 유전층들이 금속 도전층을 통해 형성된 후 수행되는, 제조 방법.
- 제 24 항에 있어서, 반도체 층에 형성되며 금속 도전층과 전기적인 접촉을 만드는 제 2 트랜지스터의 제 1 도핑된 영역을 갖는 제 2 트렌치에 제 2 수직 트랜지스터를 형성하는 단계를 더 포함하는, 제조 방법.
- 제 24 항에 있어서, 각 수직 트랜지스터를 형성하는 단계는 반도체 층의 표면에 대해 상대적으로 수직인 얼라인먼트(alignment)로 소스, 채널 및 드레인 영역들을 형성하는 것을 포함하는, 제조 방법.
- 제 24 항에 있어서, 도전층을 통해 트랜지스터에 적어도 하나의 접속을 포함하는 회로를 형성하는 단계를 더 포함하는, 제조 방법.
- 제 24 항에 있어서, 상기 제 2 트렌치에 제 2 수직 트랜지스터를 형성하는 단계 , 및회로에 상기 제 1 및 제 2 트랜지스터들을 구성하는 단계를 포함하는, 제조방법.
- 제 29 항에 있어서, 트랜지스터들 각각은 수직 MOSFET이며, 각 트랜지스터의 형성은 반도체 층 내에 적어도 부분적으로 소스/드레인 영역을 형성하는, 제조 방법.
- 제 29 항에 있어서, 상기 제 1 트랜지스터의 형성은 상기 반도체 층에서 제 1 도전성형태의 제 1 도핑된 영역의 형성을 포함하며, 상기 제 2 트랜지스터의 형성은 상기 반도체 층에서 제 2 도전성 형태의 제 2 도핑된 영역의 형성을 포함하는, 제조 방법.
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