KR20010066392A - 모스전계효과 트랜지스터 제조 방법 - Google Patents

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Abstract

평탄화된 필드산화막과 소오스/드레인 영역 상부에 실리사이드막 패턴을 형성하므로써 소자의 고집적화를 달성할 수 있는 모스전계효과 트랜지스터 제조 방법에 대해 개시되어 있다. 본 발명은, 반도체 기판에 평탄화된 표면을 갖는 필드산화막을 형성하며, 기판 상부에 차례로 게이트절연막 및 게이트전극을 형성하고 게이트전극 측벽에 절연체 스페이서를 형성한 후에 게이트전극이 형성된 기판 전면에 제 1폴리실리콘을 증착하며, 게이트전극의 양측 기판 하부에 소오스/드레인영역을 형성한 후에, 제 1폴리실리콘막 상부에 금속 및 제 2폴리실리콘막을 적층하고 열공정을 실시하여 제 1폴리실리콘막과 금속 및 제 2폴리실리콘막의 반응으로 실리사이드막을 형성한 후에, 소오스/드레인 영역과 필드산화막 부위에 실리사이드 패턴을 형성하며, 기판 전면에 층간절연막을 형성하고 콘택홀을 형성한 후에, 콘택홀에 금속을 매립하여 실리사이드 패턴과 연결되는 금속전극을 형성한다. 본 발명에 따르면, 소오스/드레인 영역의 불순물 분포를 안정되게 유지할 수 있으며 접촉저항이 낮은 실리사이드를 얻을 수 있을 뿐만 아니라 금속 배선 공정의 마진을 높일 수 있다.

Description

모스전계효과 트랜지스터 제조 방법{Method for forming MOSFET transistor}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 필드산화막과 소오스/드레인 영역 상부에 실리사이드막을 형성해서 고집적화를 달성할 수 있으며 실리사이드 공정시 발생되는 실리콘과 불순물 손실을 방지하여 제조 공정의 수율을 높일 수 있는 모스전계효과 트랜지스터 제조 방법에 관한 것이다.
일반적으로 모스전계효과(Metal-Oxide-Semiconductor field effect) 트랜지스터는 반도체기판 상부에 형성된 게이트전극이 기판의 산화막에 의해 격리되어 있는 전계효과 트랜지스터로 접합형 트랜지스터와 같이 임피던스가 저하되는 일이 없으며 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.
도 1은 통상적인 CMOS 트랜지스터의 회로도로서, 이는 입력신호에 의해 구동되어 출력 전압(Vout)이 결정되는데, 전원 전압(Vdd)과 접지 단자(GND)사이에 직렬 연결된 피모스 트랜지스터(PMOS) 및 엔모스 트랜지스터(NMOS)로 구성된다. 이에, 피모스 트랜지스터(PMOS)가 턴온될 경우 출력전압(Vout)은 하이레벨로 승압되고 엔모스 트랜지스터(NMOS)가 턴온될 경우에는 출력전압(Vout)이 로우레벨로 감압된다.
도 2a 및 도 2b는 종래기술에 의한 CMOS 트랜지스터의 구조를 나타낸 단면도 및 사시도로서, 이를 참조해서 통상의 CMOS(Complement MOS) 트랜지스터를 갖는 반도체장치는 반도체기판의 p웰에 n채널을 갖는 엔모스(NMOS) 트랜지스터가 형성되어 있으며 이웃해서 기판의 n웰에 p채널을 갖는 피모스(PMOS) 트랜지스터가 형성되어있다.
이러한 CMOS 트랜지스터의 제조 공정은 반도체기판으로서 실리콘기판(10)에 p형과 n형의 웰(미도시함)을 형성한 후에 소자분리공정을 실시하여 필드산화막(12)을 형성한다. 그리고, 실리콘 기판표면에 이후 형성될 게이트전극의 절연을 위해 게이트산화막을 형성하고, 그 위에 게이트전극으로 사용할 도프트 폴리실리콘막을 증착하고 사진 및 식각 공정으로 이를 패터닝하여 게이트전극(14)을 형성한다. 그리고, 게이트전극(14) 측벽에 절연물질의 스페이서(16)를 추가 형성한다.
그 다음, p형웰 부위의 기판을 마스킹한 상태로 n웰에 p형 불순물로서 붕소(B)를 이온 주입하여 피모스 트랜지스터의 소오스/드레인 영역(17)을 형성한 후에 n형 웰 부위의 기판을 마스킹한 상태로 p웰에 n형 불순물로서 인(P)을 이온 주입하여 엔모스 트랜지스터의 소오스/드레인 영역(18)을 형성한다. 이때, 소오스/드레인 구조를 통상의 LDD(Lightly Doped Drain) 구조로 형성할 수도 있다.
그리고, 기판 전면에 금속으로서 Ti을 얇게 증착한 후에 약 715℃에서 20초간 급속 열공정(rapid thermal process)을 실시한 후에 실리콘과 반응하지 못한 Ti만을 선택적으로 제거하여 상기 트랜지스터의 소오스/드레인 영역과 게이트전극 상부면에 실리사이드막(20)을 형성한다. 이때, 이 실리사이드막(20)은 기판 실리콘이 Ti막으로 확산되어서 형성되는데, 예를 들어 기판의 실리콘으로 300Å정도 들어가고 기판 위로 400Å정도 돌출되어 총 700Å 두께의 도전성 실리사이드막(20)이 형성된다.
그 다음, 게이트전극과 배선사이를 층간 절연하는 층간절연막(20)을 형성한후에 그 표면을 평탄화하고, 층간절연막(20)내에 콘택홀을 형성한 후에 배선 공정을 실시하여 트랜지스터의 소오스/드레인 영역과 접하는 콘택 전극(24a,24b) 및 게이트전극(14)과 연결되는 금속 전극을 형성한다.
이와 같이, 종래 기술에서는 저항율이 낮아 반도체 집적회로에서의 게이트 전극, 콘택(contact) 접합 부위 또는 인터코넥트(Interconnect) 등으로 널리 사용되고 있는 실리사이드 제조 공정시 몇가지 문제가 발생하게 된다.
즉, 실리사이드막(20) 형성과정에서 게이트 전극(14) 측벽의 스페이서(16)의 실리콘과 금속이 반응하여 게이트전극과 소오스/드레인사이의 브릿지를 유발하게 된다. 또, 소오스/드레인 영역 부위에 형성되는 실리사이드막(20)은 기판의 실리콘이 금속막으로 확산되어서 실리사이드가 형성되기 때문에 이과정에서 기판의 실리콘이 금속막으로 유입됨에 따라 누설전류와 콘택저항이 높아져 접촉저항이 낮은 실리사이드를 얻는데 어려움이 있으며, 소오스/드레인의 불순물인이 확산되어 불순물의 재분포를 유발해 실리사이드와 소오스/드레인의 계면에서 불순물 공핍, 저항을 증가시키게 된다.
또한, 종래 모스전계효과 트랜지스터에서 실리사이드막의 두께를 1000Å 이상 두껍게 형성할 경우 실리사이드막 제조시 발생하는 응력(stress)으로 인해 기판 결함이 발생하므로 그 두께의 제한이 있었다. 또한, 실리사이드 형성시 어느 온도 이상에서는 응집(agglomeration)이 발생하여 전도성이 감소되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 실리사이드 제조 공정시 금속막을 증착하기 전과 후에 도핑된 폴리실리콘막을 형성하므로써 소오스/드레인 영역의 불순물 분포를 안정되게 유지할 수 있으며 접촉저항이 낮은 실리사이드를 얻을 수 있을 뿐만 아니라 기판의 소오스/드레인 영역과 필드산화막 부위까지 연결되는 실리사이드막을 형성할 수 있어 금속 배선 공정의 마진을 높일 수 있어 소자의 고집적화가 가능한 모스전계효과 트랜지스터 제조 방법을 제공하는데 있다.
도 1은 통상적인 CMOS 트랜지스터의 회로도,
도 2a 및 도 2b는 종래기술에 의한 CMOS 트랜지스터의 구조를 나타낸 단면도 및 사시도,
도 3a 내지 도 3i는 본 발명의 모스전계효과 트랜지스터 제조 방법의 일예를 나타낸 공정 순서도,
도 4a 및 도 4b는 본 발명에 따른 제조 방법에 의한 CMOS 트랜지스터의 구조를 나타낸 단면도 및 사시도.
* 도면의 주요부분에 대한 부호설명 *
100 : 실리콘기판 102' : 평탄화된 필드산화막
104 : 게이트전극 106 : 스페이서
108 : 제 1폴리실리콘막 109,110 : 소오스/드레인 영역
112 : 금속막 114 : 제 2폴리실리콘막
116' : 실리사이드막 패턴 120 : 층간절연막
122 : 금속배선
상기 목적을 달성하기 위하여 본 발명은 모스전계효과 트랜지스터 제조 방법에 있어서, 반도체 기판에 활성영역과 비활성 영역을 정의하기 위해 평탄화된 표면을 갖는 필드산화막을 형성하는 단계와, 필드산화막 사이의 기판 상부에 차례로 게이트절연막 및 게이트전극을 형성하는 단계와, 게이트전극 측벽에 절연체 스페이서를 형성하는 단계와, 게이트전극이 형성된 기판 전면에 제 1폴리실리콘을 증착하는 단계와, 불순물 주입 공정을 실시하여 게이트전극의 양측 기판 하부에 소오스/드레인영역을 형성하는 단계와, 제 1폴리실리콘막 상부에 금속 및 제 2폴리실리콘막을 적층하는 단계와, 열공정을 실시하여 제 1폴리실리콘막과 금속 및 제 2폴리실리콘막의 반응으로 실리사이드막을 형성하는 단계와, 게이트전극과 그 측벽의 실리사이드막만을 선택적으로 제거해서 소오스/드레인 영역과 필드산화막 부위에 실리사이드 패턴을 형성하는 단계와, 상기 결과물에 층간절연막을 형성하고, 콘택홀을 형성하는 단계와, 콘택홀에 금속을 매립하여 실리사이드 패턴과 연결되는 금속전극을 형성하는 단계를 포함한다.
본 발명의 제조 방법에 있어서, 상기 필드산화막 공정은 기판의 비활성 예정 영역에 필드산화막을 형성한 후에 그 위에 절연막을 두껍게 형성한 후에 연마해서 평탄화된 필드산화막을 형성한다.
본 발명의 제조 방법에 있어서, 상기 제 2폴리실리콘막은 도프트 폴리실리콘막이며 상기 열공정은 급속 열처리 공정인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다. 또한, 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 3a 내지 도 3i는 본 발명의 모스전계효과 트랜지스터 제조 방법의 일예를 나타낸 공정 순서도로서, 이를 참조해서 본 발명의 일예인 CMOS 제조 공정을 설명하고자 한다.
우선, 도 3a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(100)에 p형과 n형의 웰(미도시함)을 형성한 후에 기판에 활성영역과 비활성 영역을 정의하기 위해 평탄화된 표면을 갖는 필드산화막을 형성하는데, 이는 통상의 소자분리공정으로 필드산화막(102)을 형성한다.
그 다음, 도 3b 및 도 3c에 도시된 바와 같이, 기판 전면에 절연막으로서 TEOS(103)를 두껍게 증착한 후에 필드산화막과 기판의 높이가 동일할때까지 이를연마(예컨대 화학기계적연마)해서 평탄화된 필드산화막(102')을 형성한다. 예를 들면, 약 5200Å의 두께의 필드산화막(102)이 형성된 기판에 TEOS(103)를 약 10000Å정도 증착한 후에 이 TEOS(103)와 필드산화막(102)의 요철 부분을 연마해서 기판 하부에 약 2800Å정도 두께의 평탄화된 필드산화막(102')을 형성한다. 이때, 본 발명의 필드산화막은 종래보다 그 두께가 얇아지지만 전기적인 특성에는 아무런 장애를 일으키지 않는다. 즉, 필드 트랜지스터의 항복 전압은 동작 전압의 2배가 되면 필드산화막은 트랜지스터 사이의 절연 역할을 할 수 있기 때문이다. 즉, 3.3V 동작 전압을 갖는 경우 테스트 조건의 고전압은 3.6V일 때, 문턱 전압이 8V이상이되면 안정된 동작을 구현할 수 있다.
그리고, 도 3d에 도시된 바와 같이, 기판의 활성 영역 표면에 이후 형성될 게이트전극의 절연을 위해 게이트산화막(미도시함)을 형성하고, 그 위에 게이트전극으로 사용할 도프트 폴리실리콘막을 증착하고 사진 및 식각 공정으로 이를 패터닝하여 게이트전극(104)을 형성한다. 그리고, 게이트전극(104) 측벽에 절연물질의 스페이서(106)를 형성한다.
그 다음, 도 3e에 도시된 바와 같이, 게이트전극(104)이 형성된 기판 전면에 제 1폴리실리콘(108)을 증착한다. 그리고, 불순물 주입 공정을 실시하는데, 먼저 n형 웰 부위의 기판을 마스킹한 상태로 p웰에 n형 불순물로서 인(P)을 이온 주입하여 엔모스 트랜지스터의 게이트전극 양측 기판 하부에 소오스/드레인 영역(109)을 형성한다. 이어서, p형웰 부위의 기판을 마스킹한 상태로 n웰에 p형 불순물로서 붕소(B)를 이온 주입하여 피모스 트랜지스터의 게이트전극 양측 기판 하부에 소오스/드레인 영역(110)을 형성한다.
그 다음, 도 3f에 도시된 바와 같이, 상기 이온 주입 공정에 의해 도핑된 제 1폴리실리콘막(108) 상부에 금속(112) 및 제 2폴리실리콘막(114)을 적층한다. 이때, 금속(112)은 실리사이드 생성을 위하여 텅스텐(W), 티타늄(Ti) 또는 코발트(Co) 중에서 어느 하나인 것이 바람직하다. 그리고, 제 2폴리실리콘막(114)은 도프트 폴리실리콘막이다.
그런 다음, 도 3g에 도시된 바와 같이, 열공정(예컨대, 급속 열처리 공정)을 실시하여 제 1폴리실리콘막(108)과 금속(112) 및 제 2폴리실리콘막(114)의 반응으로 결과물 전면에 실리사이드막(116)을 형성한다. 그리고, 본 발명에 따른 실리사이드 마스크(소오스/드레인 영역과 필드산화막 부위를 포함)를 이용한 사진 공정을 진행하여 포토레지스트 패턴(118)을 형성한다.
그리고, 도 3h에 도시된 바와 같이, 식각 공정을 진행하여 게이트전극(104)과 그 측벽의 스페이서(106)에 해당하는 실리사이드막을 선택 제거해서 나머지 소오스/드레인 영역(109,110)과 필드산화막(102') 부위에만 실리사이드막 패턴(116')이 남도록 하고 상기 포토레지스트 패턴(118)을 제거한다.
그 다음, 도 3i에 도시된 바와 같이, 상기 결과물에 층간절연막(120)을 형성한 후에 그 표면을 평탄화하고, 층간절연막(120)내에 콘택홀을 형성한 후에 배선 공정을 실시하여 상기 콘택홀내에 금속을 매립하고 이를 패터닝해서 트랜지스터의 소오스/드레인 영역(109,110) 부위의 실리사이드 패턴(116')과 접하는 콘택 전극(122)(출력 배선, 전원 전압 및 접지전압 배선용)과, 게이트전극(104)과 연결되는 금속 전극(입력 배선용)을 형성한다. 이때, 층간절연막(120)의 콘택홀 식각시 CH3/CF4가스를 이용하는데, 만약 하부의 제 2폴리실리콘막이 잔여되어 있을 경우 실리사이드와 금속 배선이 접촉할 수 있도록 층간절연막과 실리사이드의 선택 식각률이 뛰어난 Cl2가스를 이용해서 실리사이드 표면이 개방되도록 한다.
상술한 제조 공정에 따른 본 발명의 CMOS 트랜지스터는 금속 배선과 소오스/드레인 사이의 콘택 형성을 위한 실리사이드 제조 공정시 폴리실리콘막을 먼저 증착하고, 소오스/드레인용 이온 주입공정을 실시한 후에 금속막 및 폴리실리콘막을 증착해서 실리사이드 제조 공정을 실시하므로써 기판 내부의 실리콘 손실을 줄일 수 있다.
이와 동시에, 소오스/드레인에 주입된 불순물의 실리사이드로의 유입을 줄여 불순물의 손실을 억제하여 저저항의 실리사이드를 구현할 수 잇다. 또한, 금속막 상부의 폴리실리콘막 사용으로 인해 열처리 공정시 금속이 다른 물질과 반응하는 것을 막을 뿐만 아니라 자체 응집 현상을 줄일 수 있는 효과가 있다.
그러므로, 금속막 상/하부에 폴리실리콘을 증착시켜 실리사이드 반응을 일으키므로서 기판의 실리콘과 반응해서 형성될 실리사이드 두께를 줄일 수 있어 기판으로의 실리사이드막 생성시 발생하는 응력으로 인한 결함을 줄일 수 있다.
도 4a 및 도 4b는 본 발명에 따른 제조 방법에 의한 CMOS 트랜지스터의 구조를 나타낸 단면도 및 사시도이다.
도 4a를 참조하면, 평탄화시킨 필드산화막(102')이 형성된 기판에 게이트전극(14)의 제조 공정시 필드산화막(102')과 기판(100) 사이에 도면 부호 c'와 같이 단차가 발생하지 않는다. 하지만, 종래 기술에서는 도2b에 도시된 바와 같이 필드산화막(12)의 단차(c) 때문에 그 상부의 게이트전극 배선이 가장 큰 단차를 갖게 된다.
도 4b를 참조하면, 이후 금속 제조 공정이 완료된 본 발명의 CMOS 구조는 실리사이드막 패턴(116')이 필드산화막(102')과 소오스/드레인 접합 부위에 걸쳐 형성되어 있음을 알 수 있다. 이에 따라, 필드산화막(102') 상부에서 소오스/드레인 영역(109,110)과 연결될 금속 배선(122)의 콘택홀을 형성할 수 있어 소오스/드레인 접합 영역의 면적을 축소시킬 수 있을 뿐만 아니라 출력 배선(Vout)을 위한 콘택 전극의 개수를 줄일 수 있다. 또, 본 발명에서는 평탄화된 필드산화막(102)의 단차를 제거하기때문에 그 상부의 게이트전극 및 금속 전극의 단차를 줄일 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의하면, 실리사이드 제조 공정시 제 1폴리실리콘막을 증착하고 소오스/드레인용 이온 주입공정을 실시한 후에 금속막 및 제 2폴리실리콘막을 적층해서 금속으로 확산될 실리콘의 공급원을 하층 폴리실리콘막으로 사용하므로써 기판 내부의 실리콘 공핍으로 인한 문제를 감소시키면서 상부와 하부의 폴리실리콘에 의해 금속막이 다량의 실리콘 분위기에서 실리사이드화 되므로 종래 보다 실리사이드막의 면저항이 20% 감소하는 효과를 얻을 수 있다.
또, 기판 내부에 생성되는 실리사이드의 두께를 줄여 실리사이드 반응시 발생되는 응력을 줄여 기판 내부의 결함을 최소화할 수 있다. 또한 본 발명은 마스크 공정을 통하여 소오스/드레인 영역과 게이트전극 사이를 분리해서 실리사이드막을 형성하므로써 이들 사이의 브릿지 현상을 완전히 방지할 수 있다.
또한, 본 발명은 평탄화된 필드산화막과 소오스/드레인 접합 부위에 걸쳐 실리사이드막 패턴을 형성할 수 있기 때문에 필드산화막 부위의 실리사이드 패턴에 소오스/드레인 영역과 연결될 금속 배선의 콘택홀을 배치할 경우 다음과 같은 이점이 있다.
첫째, 금속 배선의 콘택홀을 필드산화막 상부에 형성하기 때문에 소오스/드레인 접합 영역의 면적을 축소시킬 수 있다.
둘째, 필드산화막의 단차가 없기 때문에 이웃한 트랜지스터의 소오스 또는 드레인 영역을 공통 연결해서 사용하는 반도체 소자의 경우 각각의 콘택홀을 형성하지 않고 공통 콘택홀에 의해 금속 배선의 개수를 줄 일 수 있다.
이로 인해, 본 발명을 고집적화 반도체장치에 적용할 경우 다층 배선 구조일지라도 접합 영역과 연결되는 금속 배선의 개수를 줄일 수 있어 이후 금속 배선 사이의 층간절연막의 단차를 완만하게 해준다.

Claims (6)

  1. 모스전계효과 트랜지스터 제조 방법에 있어서,
    반도체 기판에 활성영역과 비활성 영역을 정의하기 위해 평탄화된 표면을 갖는 필드산화막을 형성하는 단계;
    상기 필드산화막 사이의 기판 상부에 차례로 게이트절연막 및 게이트전극을 형성하는 단계;
    상기 게이트전극 측벽에 절연체 스페이서를 형성하는 단계;
    상기 게이트전극이 형성된 기판 전면에 제 1폴리실리콘을 증착하는 단계;
    불순물 주입 공정을 실시하여 상기 게이트전극의 양측 기판 하부에 소오스/드레인영역을 형성하는 단계;
    상기 제 1폴리실리콘막 상부에 금속 및 제 2폴리실리콘막을 적층하는 단계;
    열공정을 실시하여 제 1폴리실리콘막과 금속 및 제 2폴리실리콘막의 반응으로 실리사이드막을 형성하는 단계;
    상기 게이트전극과 그 측벽의 실리사이드막만을 선택적으로 제거해서 소오스/드레인 영역과 필드산화막 부위에 실리사이드 패턴을 형성하는 단계;
    상기 결과물에 층간절연막을 형성하고, 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 금속을 매립하여 상기 실리사이드 패턴과 연결되는 금속 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 모스전계효과 트랜지스터 제조 방법.
  2. 제 1항에 있어서, 상기 필드산화막 공정은 기판의 비활성 예정 영역에 필드산화막을 형성한 후에 그 위에 절연막을 두껍게 형성하고 이를 연마해서 평탄화된 필드산화막을 형성하는 것을 특징으로 하는 모스전계효과 트랜지스터 제조 방법.
  3. 제 1항에 있어서, 상기 제 2폴리실리콘막은 도프트 폴리실리콘막인 것을 특징으로 하는 모스전계효과 트랜지스터 제조 방법.
  4. 제 1항에 있어서, 상기 열공정은 급속 열처리 공정인 것을 특징으로 하는 모스전계효과 트랜지스터 제조 방법.
  5. 제 1항에 있어서, 상기 콘택홀 식각공정시 CH3/CF4가스를 이용하도록 하는 것을 특징으로 하는 모스전계효과 트랜지스터 제조 방법.
  6. 제 1항 및 제 5항에 있어서, 상기 콘택홀 식각공정시 하부에 제 2폴리실리막이 잔여되어 있을 경우 Cl2가스를 이용해서 이를 식각하는 것을 특징으로 하는 모스전계효과 트랜지스터 제조 방법.
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