KR100272719B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 기판상에 각각 형성되는 제1MISFET군과 제2MISFET군을 포함하는 반도체 장치에 관한 것이다. 그 제조시, 메모리 셀을 구성하는 MOSFET와 주변 회로를 구성하는 MOSFET는 같은 단계에서 형성되지는 않는다. 측벽이 주변회로를 구성하는 MOSFET의 게이트 전극의 각 측면상에 형성될 때, 상기 메모리 셀 영역은 게이트 전극이 될 층으로 덮여 보호된다. 그러므로, 이와 같이 제조된 반도체 장치는 메모리 셀을 구성하는 MOSFET에 측벽을 가지지 않는다.
본 발명에 따르면, 신뢰성이 높은 반도체 장치가 측벽을 가지지 않는 하나의 MOSFET를 형성함으로써 제조될 수 있다. 제조시, 장치의 크기 및 에칭을 쉽게 제어할 수 있으므로 제조 한계를 넓게 할 수 있다.

Description

반도체 장치 및 그 제조방법
본 발명은 반도체 장치, 특히 MIS형 IC에 관한 것이며, 또한 그 제조방법에 관한 것이다.
일반적으로 반도체 장치는 매우 고밀도로 균일하게 배열된 영역과 상대적으로 넓은 패턴폭과 길이를 가지는 일정하지 않게 배열된 영역을 가진다. 그 전형적인 하나의 예로서 반도체 메모리가 제공된다. 그러한 반도체 메모리의 균일하게 배열된 메모리 셀 영역에는 다른 영역에는 존재하지 않는, 웨퍼상에 큰 불균일을 일으키는 전도층을 포함하는 경향이 있다. 이 불균일은 반도체 장치의 제조에 없어서는 안될 노광 에칭 단계에서 다양한 장해를 일으키므로, 미세화 추진에 큰 장애가 되고 있다.
이하, 종래의 MOS 메모리의 일 실시예를 도면을 참조하여 상세히 설명하기로 한다.
제2(a)도 내지 제2(f)도는 P형 기판(201)상에 형성된 MOSDRAM을 도시한다. 이들 도면은 메모리 셀 영역의 N-채널형 MOSFET와 주변 회로 영역의 N-채널형 MOSFET에 주목하여 트랜지스터 구조가 완성될 때까지의 제조공정을 나타낸 것이다. 주변 회로 영역에 P-채널형 MOSFET 또는 바이폴러 소자를 갖는 제품이 있지만, 여기에서 그러한 제품은 기술 설명을 명확하게 하기 위하여 생략되었다. 부수적으로, 그러한 장치를 동일 반도체 장치에 조립하는 것은 용이하다. 일본 특허 공개 공보 제259400/1993에는 주변 회로 영역에 CMOS 회로를 가지는 DRAM의 제조방법이 상세히 기술되어 있다.
P형 반도체 기판(201)상에, 내산화성 막으로서 질화 규소막을 사용하는 LOCOS법에 의해 두꺼운 산화 규소막이 소자 분리 영역에 필드 절연층(202)으로서 선택적으로 형성된다. 그 후 활성 영역에 적절한 처리를 실시함으로써, 예를 들면 100Å의 두께로 게이트 절연층(203)이 형성된다. 표면 전체에 걸쳐서 게이트 전극으로 될 다결정 규소층(204)이 CVD법에 의해 2000Å의 두께로 성장한다(제2(a)도). 이 때에 도시되지 않은 채널 스토퍼 고농도 P+영역이 필드 절연층(202) 바로 아래에 미리 형성된다.
그후, 포토레지스트(205)가 노광법에 의해 형성되므로, 게이트 전극(204a)이 형성된다. 이 때에, 메모리 셀을 구성하는 N-채널형 트랜지스터와 주변 회로 영역의 N-채널형 트랜지스터를 동시에 형성하는 것이 일반적이며(제2(b)도), 이것은 생산 현장에서의 경향 관리 변수(trend control parameter)의 증가를 피하기 위한 것으로 생각된다. 포토레지스트(205)를 제거한 후에, 게이트 전극(204a)과 필드 절연층(202)을 마스크로 하여 자기 정합적으로 이온 주입법에 의해 약 2×1013cm-2의 인이 기판으로 도입됨으로써, n-(저농도)불순물 확산층(206)이 형성된다(제2(c)도).
표면 전체에 걸쳐서 측벽 형성용 절연층(207)으로서 CVD법에 의해, 예를 들면 약 1500Å의 규소 산화막이 성장한다(제2(d)도).
이후, 측벽 형성용 절연층(207)이 이방성 에칭 기술을 사용하여 에칭됨으로써 규소 산화물 측벽(207)이 제2(e)도에 도시된 바와 같이 각 게이트 전극의 양측면상에 형성된다.
그 다음 메모리 셀 트랜지스터가 공지된 노광법에 의해 포토레지스트(209)로 덮히고 약 3×1015cm-2의 As가 주변 회로 영역의 N-채널 MOSFET의 소스 및 드레인 영역으로 도입됨으로써, n+불순물 확산층(205)이 형성된다(제2(f)도).
상술한 방법으로 메모리 셀을 구성하는 N-채널형 MOSFET와 주변 회로를 구성하는 N-채널 MOSFET가 형성된다. 상기 주변 회로의 MOSFET는 산화막의 측벽을 갖는 소위 LDD 트랜지스터로서 형성되는 반면, 메모리 셀의 MOSFET는 n_불순물 확산층에 의해 구성되는 싱글 드레인형(single drain type) MOSFET로서 형성된다.
상기 공정후에 메모리 셀 구조를 형성하는 공정을 통해, 제3도에 도시된 것과같은 구조를 갖는 메모리 셀 부분이 완성된다. 제3도에서, p형 반도체 기판, 필드 절연층, 게이트 전극(워드선), n-불순물 확산층, 측벽 및 n+불순물 확산층은 각각 번호 301, 302, 304, 306, 307 및 310으로 표시된다.
제2(f)도에 도시된 바와 같은 공정에서 형성된 메모리 셀 트랜지스터의 n_소스 및 드레인 영역상의 층간 절연층상에 형성된 개구부에서, 다결정 규소 플러그(311과 313)가 형성되고 그중 하나는 비트선이 될 텅스텐 규화물 배선(312)에 접속되고 다른 하나는 메모리 셀 캐퍼시터의 하나의 전극이 될 다결정 규소 전극(314)에 접속된다.
더욱이, 다결정 규소 전극(314)의 표면 상에는 산화 규소막과 질화 규소막으로 구성된 용량 절연층(315)이 형성되고, 그 위에 용량 다결정 규소 전극(316)이 메모리 셀 캐퍼시터의 다른 전극으로서 형성됨으로써, 메모리 셀이 완성된다. 필요에 따라, 층간 절연층, 콘택트 개구(contact opening), 금속 배선층이 공지된 방법에 의해 앞서 기재된 순서대로 형성되고, 이어서 패시베이션(passivation)층이 형성됨으로써, 최종 구조가 완성된다.
제4도는 제3도에 도시된 구조에 대응하는 등가회로도이다. 메모리 셀을 구성하는 상기 N-채널형 MOSEFT는 다음의 세 가지 이유, 즉 (1) 고농도 이온 주입에 의한 결과로서 나타나는 결정 결함의 영향을 회피하는 점과, (2) 고농도 불순물 확산층이 채널 스토퍼 불순물 확산층과 접촉하는 영역에서 발생하는 누출 전류의 증가를 회피하는 점과, 및 (3) 접촉하는 셀사이의 펀치 스루(punch through)에 의해 생긴 누출 전류 증가의 회피 등을 고려하여 n_불순물 확산층에 의해 구성되는 싱글 드레인형 MOSFET로서 형성된다. 미세화의 진행에 있어서 상기 세 가지 항목을 만족시키는 것은 매우 중요하다.
따라서, 지금까지의 서술은 MOSDRAM의 제조방법에 초점을 맞춘 것이다. 그러나, 이러한 방법은 메모리 셀 영역과 주변 회로 영역사이의 패턴의 밀도차가 큼과 동시에, 메모리 셀 영역의 미세화가 크게 가속되어 왔기 때문에 문제점을 수반하고 있다.
예를 들면 64 MDRAM에서, 메모리 셀 영역에서의 게이트 피치는 약 0.8㎛에 달하는 반면에, 주변 회로 영역에서의 게이트 피치는 단지 2 내지 3㎛로 유지된다. 또한 소자 분리 영역에서는, 메모리 셀 영역이 약 0.3㎛의 최대 밀도 패턴으로 형성되는 반면에, 주변 회로 영역은 약 수십 ㎛정도의 장방형의 조립체이다.
첫 번째로 이러한 상황하에서 노광법에 있어서의 심각한 문제점이 현실화되고 있다. 상세히 설명하면, 메모리 셀 영역과 주변 회로 영역에 있어서의 크기를 제어하는 것이 어렵게 되고. 특히 메모리 셀의 크기가 해상 한계에 근접했을 때 어려움이 증가되었다.
크기 제어는 필드 형성 단계와 게이트 형성 단계 모두에서 어렵지만, 하부층의 조밀(denseness or sparseness)의 영향 때문에 게이트 형성 공정에서 특히 어렵게 된다. 이것은 영역 사이의 레지스트의 막의 두께에 있어서의 차이에 주된 원인이 있다고 추정된다. 레지스트 두께, 노광량 및 완성된 치수사이의 관계가 정재파(standing wave) 효과에 의해 복잡하게 되므로 완성된 치수가 다른 두 인자의 변화를 단순하게 반영하지 않아 제어에 있어서의 어려움이 증가되고 있다.
두 번째로, 종래 장치의 문제점은 건식 에칭의 균일성 제어에 있다. 패턴의 조밀의 영향이 마이크로 로딩 효과(micro loading effect)로서 잘 알려져 있다. 메모리 셀 영역과 주변 회로 영역사이의 에칭 레이트의 차이는 여러 단계에서 문제점으로 되고 있으며 웨이퍼의 직경 증가로 인하여 더 명백해지고 있다. 예를 들면, 메모리 셀 영역에서 게이트 전극이 에칭 잔유물을 완벽하게 제거함으로써 적절한 형상으로 형성될 때, 기판은 전극의 주변부에서 손상되기 쉬우며, 이것은 게이트 절연막을 얇게 하는 경향과 관계가 깊다. 더욱이, 제2(d)도에 도시된 바와 같이 측벽 형성상 절연층(207)을 이방성 에칭할 때, 때때로 에칭이 기판 표면으로 연장되는 문제점을 포함한다.
이 문제점은 상술한 바와 같이 메모리 셀 영역을 구성하는 MOSFET의 소스 및 드레인 영역이 n_불순물 확산층으로 형성되는 경우에 현실화되며, 이것은 제5도를 참조하여 아래에서 기술될 것이다. 제5도는 측벽 형성용 절연막의 이방성 에칭이 완성된 때의 메모리 셀 부분을 도시하는 단면도이다. P형 반도체 기판, 필드 절연층, 게이트 절연층, n_불순물 확산층 및 측벽은 각각 번호 501, 502, 504, 506 및 507로 표시되어 있다.
제5도에서, 소스 및 드레인 영역이 파져 있고 n_불순물 확산층(506)의 표면 부분이 제거되어 있다. 그 결과적, 상기 n_불순물 확산층(506)은 비교적 고농도 부분이 부족하게 되어 전기적으로 저항이 높고 산란이 많은 상황이 된다. 산란되는 정도에 따라 도통되지 않는 경우도 발생한다. 더욱이, 건식 에칭 손상에 의해, n_불순물 확산층(106)에서 결함이 발생하여 누출 전류의 원인이 되고, 더욱이 접속을 불완전하게 하는 경우도 생각된다. 이러한 경향은 특히 LOCOS 산화 규소에 접하는 단부에서 현저한 것으로 생각된다.
더욱이, 제5도에 도시된 바와 같이 필드 절연층(502)의 단부에 있어서의 막 두께의 감소는 또한 본래 한계 상황에 있는 메모리 셀 부분의 분리 능력의 감소로 이어진다.
따라서, 본 발명의 목적은 고신뢰성의 반도체 장치를 제공하는데 있다. 본 발명의 다른 목적은 손쉽게 크기와 에칭을 제어하고 또한 제조 한계(fabrication range)를 넓게 할 수 있는 제조방법을 제공하는데 있다.
제1(a)도 내지 제1(f)도는 본 발명의 반도체 장치 제조방법의 각 단계를 도시하는 단면도.
제2(a)도 내지 제2(f)도는 종래의 반도체 장치 제조방법의 각 단계를 도시하는 단면도.
제3도는 종래의 제조방법에 따라 형성된 메모리 셀부를 도시하는 단면도.
제4도는 제3도에 대응하는 등가 회로(1비트에 대한)를 도시한 회로도.
제5도는 종래의 제조방법에 따라 측벽을 형성한 직후의 메모리 셀부를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 기판 102 : 필드 절연층
105 : 포토레지스트층
그러므로, 본 발명에서는 반도체 기판상에 각각 형성된, 일전도형의 제1 MISFET군과 일전도형의 제2 MISFET군을 포함하며, 상기 제1 MISFET군은 제1 MISFET군의 게이트 전극의 각 측면상에 측벽 절연층을 가지며 상기 제2 MISFET군은 제2 MISFET군의 게이트 전극의 양 측면상에 측벽 절연층을 가지지 않는 것을 특정으로 하는 반도체 장치가 제공된다.
이러한 반도체 장치는 일전도형의 반도체 기판 표면상의 활성 영역에 게이트 절연층과 게이트 전도층을 순차 형성하는 단계와; 상기 게이트 전도층을 선택적으로 제거하여 일전도형의 제1 MISFET군의 게이트 전극을 형성하는 한편 일전도형의 제2 MIFET군에 대응하는 게이트 전도층 부분을 잔존시키는 단계와; 전체 표면상에 측벽 형성용 절연층을 형성한 후에 에칭백을 수행하여 상기 게이트 전극의 각 측면상에 측벽을 형성하는 단계와; 및 상기 잔존하는 게이트 전도층 부분을 선택적으로 제거하여 일전도형의 제2 MISFET군을 위한 게이트 전극을 형성하는 단계를 포함하는 제조방법에 의해 제조될 수 있다.
본 발명에 따르면, 고신뢰성의 반도체 장치는 측벽을 가지지 않는 MOSFET를 형성시킴으로써 제조될 수 있다.
본 발명에 따른 제조방법에 있어서, 패턴 형성이 메모리 셀과 같은 밀한(dense) 영역과 주변 회로와 같은 소한(sparse) 영역에서 개별적으로 행해짐으로써 크기 또는 에칭을 손쉽게 제어하고 제조 한계를 넓게 하는 것이 가능해진다.
다음에, 전술한 바와 같은 MOSDRAM의 제조와 관련된 본 발명의 실시예를 설명한다. 전술한 바와 같이, 본 발명은 주변 회로 영역에 P-채널형 MOSFET 또는 바이폴라 소자의 조립을 배제하지는 않는다는 것을 알 수 있을 것이다.
제1(a)도는 제2(a)도와 아주 동일한 상태를 나타낸다. 상세히 설명하면, P형 반도체 기판(101)상에 LOCOS법에 의해 형성된 필드 절연층(102)과 게이트 절연층(103)이 형성되어 있고 그 전체 표면에는 게이트 전극용 폴리실리콘층(104)이 피착되어 있다.
이후 포토레지스트층(photoresist layer:105)이 광노광 기술에 의해 형성되며, 그것에 의해 게이트 전극(104a)이 주변회로영역에 형성되고, 동시에 메모리 셀 N-채널 트랜지스터 영역에 폴리실리콘층(104)이 잔존함으로써 상기 폴리실리콘층이 게이트 전극 뿐만 아니라 소스 및 드레인 영역도 덮어 둘러싼다(제1(b)도).
그 다음, 상기 포토레지스트층(105)은 이온 주입법에 의해 표면 전체에 걸쳐서 2×1013cm-2의 양으로 인이 도입됨으로써 제거된다. 이 때, 주변 회로 영역의 N-채널 MOSFET 소스 및 드레인 영역에는 게이트 전극(104a)에 정합한 형으로 n_불순물 확산층(106)이 형성된다(제1(c)도).
상술한 종래의 실시예와 유사한 방법으로, 측벽 형성용 절연층(107)이 CVD법에 의해 표면 전체에 걸쳐서 성장되고(제16도), 그런 다음 측벽(107)이 이방성 건식 에칭 방법에 의해 형성된다(제1(e)도). P-채널형 MOSFET가 주변 회로 영역상에 배치되어 있는 경우, 측벽과 동시에 형성되어도 되고, 또는 일본 특허 공개공보 제259400/1993호에 기재된 바와 같이 개별적으로 형성되어도 된다. 또한, 이 때 메모리 셀 영역의 기판 표면은 게이트 전극용 폴리실리콘층(104)으로 보호된다.
게이트 전극(104a), 측벽(107), 게이트 전극용 폴리실리콘층(104) 및 필드절연층(102)을 마스크로 하여, 이온 주입법에 의해 3×1015cm-2정도의 고농도로 As를 도입하면, 그것에 의해 n+불순물 확산층(108)이 형성된다(제1(e)도).
그런 다음, 포토레지스트(109)는 광노광 기술에 의해 형성되고, 건식 에칭에 의해 메모리 셀 영역의 게이트 전극(104a)이 형성된다. 계속하여 이온 주입법에 의해 2×1013cm-2의 양으로 인이 도입되고, 그것에 의해 메모리 셀을 구성하는 N-채널형 MOSFET용 소스 및 드레인 영역이 형성된다(제1(c)도). 이 단계에서, 메모리 셀 영역에 측벽을 가지지 않는 MOSFET가 형성되고, 이것은 측벽 형성 공정중에 소스 및 드레인 영역을 노출시키지 않으면서 원하는 MOSFET를 형성시키는 것이 가능하게 한다. 이 후의 단계는 상술한 종래의 실시예와 완전히 동일한 방식으로 실행된다.

Claims (5)

  1. 반도체 기판상에 각각 형성된, 일전도형의 제1 MISFET군과 일전도형의 제2 제2 MIFET군을 포함하며, 상기 제1 MISFET군은 상기 제1 MISFET군의 상기 게이트 전극의 각 측면상에 측벽 절연층을 가지며 상기 제2 MISFET군은 상기 제2 MISFET군의 상기 게이트 전극의 양 측면상에 측벽 절연층을 가지지 않는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판상에 각각 형성된, 일전도형의 제1 MISFET군과 일전도형의 제2 MISFET군을 포함하고, 상기 제1 MISFET군은 상기 제1 MISFET군의 상기 게이트 전극의 각 측면상에 측벽 절연층을 가지며 상기 제2 MISFET군은 상기 제2 MISFET군의 상기 게이트 전극의 양 측면상에 측벽 절연층을 가지지 않으며, 상기 반도체 장치는 일전도형의 반도체 기판 표면상의 활성 영역에 게이트 절연층과 게이트 전도층을 순차 형성하는 단계와; 상기 게이트 전도층을 선택적으로 제거하여 일전도형의 상기 제1 MISFET군의 게이트 전극을 형성하는 한편 일전도형의 상기 제2 MISFET군에 대응하는 상기 게이트 전도층 부분을 잔존시키는 단계와; 상기 전체 표면상에 측벽 형성용 절연층을 형성한 후에 에칭백을 수행하여 상기 게이트 전극의 각 측면상에 측벽을 형성하는 단계와; 및 상기 잔존하는 게이트 전도층 부분을 선택적으로 제거하여 일전도형의 제2 MISFET군을 위한 게이트 전극을 형성하는 단계를 포함하는 제조 방법에 의해 제조되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 일전도형의 제2 MISFET군은 메모리 셀을 구성하는 MISFET인 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 일전도형의 제2 MISFET군은 메모리 셀을 구성하는 MISFET인 것을 특징으로 하는 반도체 장치.
  5. 반도체 장치의 제조 방법에 있어서, 일전도형의 반도체 기판 표면상의 활성 영역에 게이트 절연층과 게이트 전도층을 순차 형성하는 단계와; 상기 게이트 전도층을 선택적으로 제거하여 일전도형 상기 제1 MISFET군의 게이트 전극을 형성하는 한편 일전도형의 상기 제2 MISFET군에 대응하는 상기 게이트 전도층 부분을 잔존시키는 단계와; 상기 전체 표면상에 측벽 형성용 절연층을 형성한 후에 에칭백을 수행하여 상기 게이트 전극의 각 측면상에 측벽을 형성하는 단계와; 및 상기 잔존하는 게이트 전도층 부분을 선택적으로 제거하여 일전도형의 제2 MISFET군을 위한 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1309048C (zh) * 2004-03-26 2007-04-04 力晶半导体股份有限公司 浮置栅极的形成方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4775642A (en) * 1987-02-02 1988-10-04 Motorola, Inc. Modified source/drain implants in a double-poly non-volatile memory process
US5252504A (en) 1988-05-02 1993-10-12 Micron Technology, Inc. Reverse polysilicon CMOS fabrication
US5323343A (en) * 1989-10-26 1994-06-21 Mitsubishi Denki Kabushiki Kaisha DRAM device comprising a stacked type capacitor and a method of manufacturing thereof
US5032530A (en) * 1989-10-27 1991-07-16 Micron Technology, Inc. Split-polysilicon CMOS process incorporating unmasked punchthrough and source/drain implants
US5021353A (en) * 1990-02-26 1991-06-04 Micron Technology, Inc. Split-polysilicon CMOS process incorporating self-aligned silicidation of conductive regions
US5026657A (en) * 1990-03-12 1991-06-25 Micron Technology, Inc. Split-polysilicon CMOS DRAM process incorporating self-aligned silicidation of the cell plate, transistor gates, and N+ regions
US5030585A (en) * 1990-03-22 1991-07-09 Micron Technology, Inc. Split-polysilicon CMOS DRAM process incorporating selective self-aligned silicidation of conductive regions and nitride blanket protection of N-channel regions during P-channel gate spacer formation
US5023190A (en) * 1990-08-03 1991-06-11 Micron Technology, Inc. CMOS processes
JPH0590537A (ja) 1991-09-27 1993-04-09 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
DE4234992B4 (de) 1991-10-18 2004-11-25 Micron Technology, Inc. Verfahren zur Herstellung einer integrierten Schaltung mit komplementären n-Kanal und p-Kanal Vorrichtungen
EP0595250B1 (en) * 1992-10-27 1999-01-07 Nec Corporation Method of fabricating non-volatile semiconductor memory device
JPH06177349A (ja) * 1992-12-02 1994-06-24 Matsushita Electric Ind Co Ltd 高密度ｄｒａｍの製造方法および高密度ｄｒａｍ
JPH07169849A (ja) 1993-12-16 1995-07-04 Fujitsu Ltd 半導体装置の製造方法
US5526306A (en) * 1994-02-10 1996-06-11 Mega Chips Corporation Semiconductor memory device and method of fabricating the same
US5595922A (en) * 1994-10-28 1997-01-21 Texas Instruments Process for thickening selective gate oxide regions
JP2643907B2 (ja) * 1995-05-12 1997-08-25 日本電気株式会社 半導体装置の製造方法
US5489546A (en) * 1995-05-24 1996-02-06 Micron Technology, Inc. Method of forming CMOS devices using independent thickness spacers in a split-polysilicon DRAM process
JP2809183B2 (ja) 1996-03-27 1998-10-08 日本電気株式会社 半導体記憶装置の製造方法

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