TWI260734B - Architecture for circuit connection of a vertical transistor - Google Patents

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TWI260734B TW090121536A TW90121536A TWI260734B TW I260734 B TWI260734 B TW I260734B TW 090121536 A TW090121536 A TW 090121536A TW 90121536 A TW90121536 A TW 90121536A TW I260734 B TWI260734 B TW I260734B
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Yih-Feng Chyan
John Michael Hergenrother
Donald Paul Monroe
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1260734 A7 _ B7 五、發明説明（1 ) 發明領域- 本發明係針對製造非常高密度電路的處理方法，且更明 確地説，本發明係關於一種合併垂直替代閘極（vertical replacement gate VRG)場效電晶體的電路結構。 發明背景 提南積體電路集成程度的持續努力已經造成更小的輪廓 尺寸、更小型緊湊的裝置、與更低的操作功率。隨著輪廓 尺寸與裝置外觀變小，半導體電路之速率的決定因素越來 越與個別裝置一譬如金氧半導體（MOS)電晶體一之切換特 性無關而和伴隨相互連接之電阻與電容有關。明確地説， 最好能提供具有較低電阻的連接以提高電流密度。 在過去，藉著以半導體材料形成濃重摻雜區域和形成大 區域接觸窗以連接到金屬導線來在裝置層次做接觸點。此 種接觸窗的大小與出現金屬連接耗費面積而擠壓裝置層次 和金屬層次的其他接線。 MOS場效電晶體（FET)設計的最近進步包括垂直替代閘極 電晶體。請參考 1999 年 Technical Digest of the International Electron Devices Meeting 第 75 頁由 Hergenrother 等人所著 ” The Vertical Replacement-Gate (VRG) MOSFET: A 50-nm Vertical MOSFET with Lithography-Independent Gate Length” 。VRG電晶體結構克服了與攝影凹版印刷術有關的限制以 達成較小的整體電晶體幾何形狀。該種改善使譬如SRAM等 較高密度電路佈局成爲可能。但是仍有需要進一步減少電 路佈局的區域範圍並降低諸如線電阻等效能限制。 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1260734 流從一個第一源極/汲極區域導通到另一個第一源極/汲極 區域。 A7 B7 五、發明説明（2 發明概要' 爲了提供半導體裝置集成程度的進一步改進，本發明提 供一種用以在半導體層内或相鄰半導體層的區域間的連接 。概略地説，具有沿著一平面形成之主要表面的半導體層 之積體電路結構包括形成於該表面内之分隔開的第一與第 二摻雜區域。與第一區域導通型式不同的第三摻雜區域位 於第一區域上方。包含金屬的導通層形成於第一與第二區 域I間且位於該表面平面上方，提供摻雜區域之間的電氣 連接。 根據本發明的一種具體實例，一種半導體裝置包括第一 半導體材料層與具有形成於第一層内之第一源極/汲極區域 的第一場效電晶體。該電晶體之通道區域形成於第一層上 方且相關的第二源極/汲極區域形成於該通道區域上方。該 裝置包括第一源極/汲極區域也形成於該第一層内的第二場 效電晶體。第二電晶體之通道區域形成於該第一層上方且 相關的第二源極/汲極區域形成於該通道區域上方。包含金 屬的導通層位於各電晶體的第一源極/汲極區域之間以將電 在-種相關製造方法中，藉著提供適合形成裝置且且有 沿著第-平峨之表面的半導嶋製造積體電路結構 。分隔開的第-與第二溝槽形成於該半導體層i方且導體 層延伸在第一與第二溝槽·^間形成於該半導體表面上方。 複數個介電質層形成於金屬導體層上方且具有第―、第一
Ϊ260734
在另-種相關製造半導體裝置的方 體之源極區域和汲極區域構成仗由野效電-^ ^二、 .. $構成的群組中選出的第一裝置區 域形成於一半導體層上乱你士 #^ 電晶體之源極區域和没 椏£域構成的群組中選出的第二 触 衣直&域也形成於眾半導 ::上。，層位在鄰接於第一與第二裝置區域處以造 •弟一與罘二裝置區域間的電氣連接。-第-場效電晶體 閘極區域形成於第-裝置區域和導體層上方且一第二場效 電晶體閘極區域形成於第二裝置區域和導體層上方。 圖示簡述 曰 閲讀下文中的詳細描述同時參考諸附圖可對本發明有最 佳了解，諸附圖中： 圖1到圖6舉例顯示根據本發明的一種具體實例在依序製 造階段期間的橫截面圖；且 圖7以示意圖方式顯示包含本發明特徵的電路。 根據普通的實做，所述的各種特徵未依照比例尺寸繪出 ，而是依照強調對本發明重要的特徵而繪出。整個附圖和 本文中’類似的編號表示類似的元件。 發明詳述 所述的具體實例係基於互補金氧半導體（CM0S)技術。具 有和NMOS電晶體整合之PMOS電晶體的CMOS積體電路已 是眾所週知的，且製造CMOS垂直MOSFETs電晶體的製程 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1260734 A7 B7 五、發明説明（4 ) 描述於在1999年6月18日提呈名爲” A CMOS Integrated Circuit Having Vertical Transistors and a Process for Fabricating Same”的第290533號美國專利案中，該案在此附 呈供卓參。共同授與的第6,027,975號美國專利敎導了製造 垂直電晶體MOSFET(NM〇S或PMOS型式）的更整體描述， 該案也在此附呈供卓參。還有另一個共同授與的在2000年3 月20日提呈的第341,190號美國相關專利申請案敎導使用矽 化物於垂直MOSFET中。 關於積體電路内電晶體的製造，主要表面一詞意指一半 導體層的表面，複數個電晶體一譬如在平坦製程中一製造 在該表面處。此處所使用的”垂直” 一詞意指大體上與該主 要表面一譬如大體沿著電晶體裝置製造於其上之單晶矽層 的<100〉平面一正交。 垂直電晶體一詞意指個別半導體元件方向相對於主要表 面垂直以使從源極流到汲極的電流垂直流動之電晶體。舉 例來説，對垂直FET而言，源極、通道與汲極區域相對於 主要表面大體垂直對齊地形成。 圖1 - 6以橫截面方式顯示建構根據本發明的一種範例電路 功能的製程各階段期間之積體電路結構1 0的部分圖像。此 時，示意標記重疊在圖上以表示連接，該等連接可做到結 構10的其他區域以提供完整的電路。由本説明可清楚知道 垂直CMOS電晶體可如何單獨建構、或與諸如雙極電晶體、 電容器或電阻器等其他裝置一併建構以形成積體電路。圖6 中完成的電路結構顯示有形成於一對沿著半導體層之主要 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1260734 A7 ___ B7 五、發明説明（5 ) 表面上的平面之分隔開的摻雜區域（源極/汲極區域）之間的 導通層。此位於該平面上方的導通層提供該二摻雜區域之 間的電氣連接。 請參考圖1，該圖顯示單晶半導體層1 〇 〇，具有沿著結晶 平面且在層1〇〇之上部上方形成的暴露主要表面1〇6。藉由 傳統方法形成在表面1 〇 6内的隔絕溝槽1 〇 8以沉澱氧化硬 1 1 0填滿。溝槽的目的之一是造成兩區域之間的電氣隔絕 ’一對範例電晶體要形成在該二區域上方。在本範例中， 在電氣上隔絕的N型桶形區域112和P型桶形區域114在區 域對組1 1 2與1 1 4上方之鄰接CMOS垂直電晶體對組形成之 前形成在表面内。該圖所示區域對組丨丨2與丨丨4以傳統方式 形成’各區域各在溝槽i 〇 8的不同側上。譬如，N型桶形區 域可用爛植入（300-500千電子伏特，每平方厘米ιχ1〇ΐ3 個原子）而ρ型桶形區域114可接收磷植入（3〇〇-5〇〇千電子 伏特’每平方厘米1 X 1〇13個原子）。 形成區域1 1 2與1 1 4之後，ρ型源極/汲極區域i i 6形成於 區域112内且N型源極/汲極區域118形成於區域114内。兩 個源極/汲極區域均是沿著表面1〇6且可藉著離子植入法形 成I%譬如50- 1 00千電子伏特、每平方厘米3 X mu到 1〇15個原子的硼植入在桶形區域112上，及5〇_1〇〇千電子 伏特、每平方厘米3 χ 1〇"到i〇x i〇ls個原子的磷植入在桶 形區域114上。 參考圖2，多重層形成在半導體層1〇〇上方，從位於源極 /汲極區域1 1 6和1丨8相鄰或上方並延伸到隔絕溝槽丨〇 8上 -8 -
1260734 A7 _____B7 五、發明説明（6 )~ ~^- 方的導通層120開始。爲了降低表面電阻，導通材料應包 含金屬且在較佳具體實例中是諸如由化學蒸氣沉澱法形成 之碎㈣（WSl)的金屬$化物。替代的材料包括钴或鈥㈣ 化物以及氮化鈥與氮化鶴。其他低表面電阻材料—特別是 電阻小於50歐姆/平方的材料—可被用以形成導通層12〇。 數層介電質材料形成在導通層12〇上方從一薄層122開始 。層i22宜由氮切形成且其厚度介於约5奈米與約5〇奈米 之間的範圍内以便當作N型與p型掺雜物的擴散阻障。在層
裝 122上方沉澱有一相當厚的絕緣層124，其後跟著沉澱另一 薄絕緣層1 2 6。 、再參考圖2，包含氧化碎的層13〇沉殺在氮化硬層126上 方此層1 J 〇根據上述’ 9 7 5號專利案中敎導的替代閘極製 程在稍後被移除。但是層13〇之厚度界定了後續形成的 FET閘極之長度。氧化矽可由四乙烷正矽酸 〇rthosillcate(TEOS ))前導程序以傳統方式沉澱。
絕緣層134，136與138接著沉澱在氧化矽層13〇上方。 宜爲氮化矽的層134之厚度類似於層126之厚度。各在層 1 3 0 —側上的二薄層丨2 ό與1 3 4提供補償分隔器功能。該二 層的厚度各介於約5奈米到約5 0奈米之間的範圍内且大體 上包含可在移除層130材料期間抵抗蝕刻的材料。層126與 134二者均當作Ν型與ρ型摻雜物的擴散阻障且界定後續形 成之源極/汲極延伸部相對於各電晶體的閘極之間距。 在後續製程期間，絕緣層12 4與136將負，責經由固體源擴 散捧雜各廷晶體尚待形成的源極/及極延伸部，從而產生低 -9- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 1260734 A7 __—__BV__ p、發明説明（7 ) "~" 電阻電氣接觸點給靠在閘極氧化物旁邊的有效區域。爲達 此目的’该等絕緣層包含高濃度（約達每立方厘米1 X 1 〇 2 i 個原子的程度）的摻雜物。對NMOS FET而言，適當的掺雜 物是磷，而對PMOS FET而言，適當的摻雜物是硼。爲了要 產生兩種型式的電晶體，層丨2 4與丨3 6就須被遮罩以在接近 相關電晶體處提供適當的摻雜物。達成此遮罩的一種方法 是沉澱一種摻雜物型式的均勻薄膜；然後用傳統攝影印刷 蚀刻把該層的一部份蝕刻掉；然後選擇性地沉澱一相反摻 雜物型式的層；並使用化學機械磨光法將兩層平坦化。此 製程可在層124與136上執行。層124與136之厚度被用以 控制後續形成之汲極延伸部的長度。 也是TEOS沉澱氧化物的層136形成於層134上方且在材 料成分與厚度方面與層124相當。較佳的是，層138也是氮 化矽薄層且大體上應以與層122，126和134相同之材料與 類似之厚度形成。亦即層丨3 8被當作後續製程中的化學機 械磨光停止層且其厚度與其功能相符一譬如至少約2 5奈米 。層138也被當作N型與p型摻雜物的擴散阻障。122, 124，126，130，134，136與138等所有的層均可使用傳 統化學蒸氣沉澱法（CVD)製程或其他眾所週知的沉澱技術 沉澱。有關前述諸層的順序，請注意其他的具體實例可包 括顯著的改變，譬如較少層，同時造成各個電晶體的垂直 I 通道區域。 圖2也顯示在N型桶狀區域112上方的第一溝槽142和形 成於P型桶狀區域114上方的第二溝槽144。溝槽的形成是 -10- 1260734 A7 —---------B7 五、發明説明（f ) "一" " --- 藉傳統的用光阻劑畫圖樣、接著用非等方蚀刻移除多重隔 絕層並在源極"及極區域116與118處停止。結果形成溝槽 1 4 2與1 4 4的蝕刻化學作用和其他細節爲眾所週知者而不在 此詳述。 其次，藉著移除用非等方溝槽蝕刻暴露之導通層12〇的 -部份在溝槽142與144内執行選擇性等方蝕刻&在每個溝 槽内產生凹洞1 4 6。請參考圖3。蝕刻劑随著導通層丨2 〇的 成分而改變。譬如，選擇性矽化物濕蝕刻的一種適當化學 劑是硫酸和過氧化氫的混合物。 在凹洞146形成之後，一薄共形氧化矽層148沿著溝槽 1 4 2與1 4 4的側壁以及層丨3 8暴露表面的上方沉澱。氧化物 層148沉澱在凹洞146内以及沿著溝槽的其他側壁部分。請 參考圖4。 氧化矽材料1 4 8用非等方蝕刻從溝槽丨4 2與丨4 4的側壁部 分移除同時讓氧化矽介電質的區域15〇維持在凹洞146内。 α參考圖'。雖然介電質區域15〇包含氧化矽，但是也可應 用其他絕緣材料（摻雜的或未摻雜的）。 隨著源極/没極區域丨丨6與i丨8的部分藉溝槽蝕刻製程暴 露’單晶碎從這些區域在溝槽丨4 2與1 4 4的底部外延長成以 形成適合在溝槽142内通道區域16〇上方與下方產生源極/ 汲極延伸區域152以及在溝槽144内通道區域162上方與下 方產生源極/汲極延伸區域1 5 4的裝置品質結晶矽層。請參 考圖6。形成在源極/；;及極區域H6上方的通道區域16〇可爲 未摻雜的或輕微摻雜的N型式材料。形成在源極/汲極區域 本紙張尺度家標準(CNS) h規格(21GX297公釐) -11 - 1260734
118上万的通道區域162可爲未摻雜的或輕微摻雜的p型式 材料。用以形成通道區域16〇與162的半導體材料可爲單晶 矽一鍺或矿一鍺一碳或其他半導體材料。此外，形成在溝 槽内的結晶材料可沉澱爲非晶質或多晶質層且在後續中被 再結化一譬如藉由傳統的燒融退火法。沉澱在溝槽丄4 2 與144上方I半導體材料部分被譬如化學機械磨光法移除 ，该製程使沉澱的單晶層與氮化矽層丨3 8平坦化。襯墊區 域164與166接著由標準沉澱、植入、攝影印刷和蝕刻技術 形成。區域164與166被適當地摻雜以提供各相關通道區域 1 6 0或1 6 2分別給各源極/汲極區域。 PMOS電晶體1 8 0和NMOS電晶體1 9 〇用傳統製程完成於 區域112和114上方。襯墊區域164和166完全包在諸如氮 化矽等介電質材料内。請參考層192與2〇2。當這些層形成 之後，氧化矽層130被移除（譬如用選擇性氫氟酸蝕刻）且 薄閘極氧化物介電質區域2 1 〇以熱方式長成。隨後跟著沉 殿多晶碎問極區域2 0 0。 對每個電晶體而言，閘極導體區域2 〇 〇鄰接於閘極氧化 物區域2 10形成以控制穿過通道區域16〇或162的導通。閘 極導體區域2 00形成於導通層120上方但由絕緣層122, 124與126和導通層120分隔開。氮化矽層134與氧化矽層 136的部分位於導體區域200的上方。絕緣層192覆蓋各源 極/汲極區域164與166的部分且鄰接各塞子164，166相對 側之介電質分隔器2 02是傳統的全部較佳地由氮化碎形成 。閘極輸入接觸點2 2 0連接至二閘極導體區域以將各電晶 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1260734 A7 _____B7 五、發明説明（1。 ) 體180與190交替地導通。 導通層1 2 0較佳地是一連續薄膜將電晶體丨8 〇之源極/汲 極區域1 1 6電氣連接到電晶體1 9 0之源極/；:及極區域。絕緣 器區域1 5 0隔絕導通層1 2 0使不直接接觸鄰接於對應源極/ 汲極區域1 1 6或1 1 8之各源極/汲極延伸部丨5 2與丨5 4。若不 存在絕緣器區域，則導體層1 2 〇與結晶矽之間的介面會形 成位置錯亂從而影響電氣性能。除了消除大面積接觸窗以 造成源極/汲極區域間的連接之外，導體層1 2 〇還提供區域 1 1 6與1 1 8之間的低表面電阻路徑。 由於源極/没極區域164與166當作連接至不同電壓軌道 —譬如Vdd與Vss—的源極區域，且源極/汲極區域丨丨6與 1 1 8當作汲極區域，電晶體形成依照提供給閘極輸入接觸 點2 2 0的信號操作之反轉器電路2 4 0。反轉器輸出信號從汲 極區域114與116沿著導通層120傳送到輸出接觸點242。 有關形成電晶體1 8 0與1 9 0的其他細節爲眾所週知者。請參 考 2000年 Proceedings of the International Solid-State Circuits Conference 第 134 頁由 Monroe 等人所著”丁he Vertical
Replacement-Gate(VRG) Process for Scalable， General-purpose Complementary Logic” 。 一對反轉器電路240可合併讓兩個N型VRG通過電晶體 2 60與270以形成一個SRAM單元280。請參考圖7，該圖以 示意方式顯示各通過電晶體260與270的閘極電極272連接 至字組線2 7 4。通過電晶體2 6 0之源極2 7 4連接至位元線 2 7 8上的信號且通過電晶體2 7 0之源極2 7 6連接至相反位元 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1260734 A7 B7 五、發明説明（11 ) 線2 8 0以接·收與提供在位元線2 7 8上的信號相反的信號。 上文中描述一種對電路結構内半導體區域之低電阻相互 連接甚爲有用的架構。較佳具體實例包括積體電路。雖然 上文中舉例説明本發明的明確應用，但是此處所揭橥的原 理提供了 一個基礎讓本發明可以許多種方法實施在許多種 電路結構中，包或用III-V複合體與其他半導體材料形成的 結構。雖然範例性具體實例係關於VRG MOSFET，但是也 可有許多種變化。這些包括利用諸如層120等導體層來連 接其他型式的半導體裝置（諸如垂直雙極電晶體裝置、二極 體、及更一般的擴散區域）而讓其他裝置或區域在半導體層 内的結構。還有未在此明顯指出的其他結構不背離本發明 之範疇，本發明之範疇僅受限於下列申請專利範圍。 -14- 本紙張尺度適财® ®㈣準(CNS) A4規格(21G x 297公6~

Claims (1)

  1. A B c D 1260734 六、申請專利範圍 1 · 一種资體電路結構，包括： 半導體層，具有沿著一平面形成的主要表面； 形成在該表面内分隔開的第一與第二摻雜區域； 在第一區域上方導通型式與第一區域不同的第三摻 區域；及 形成在第一與第二區域之間且在平面上方提供諸摻雜 區域間電氣連接的導通層。 2如申請專利範圍第1項之結構，其中第一摻雜區域是— 金氧半導體場效電晶體（MOSFET)的第一源極/没極區域 且第三區域是該金氧半導體場效電晶體的通道區域。 3 '如申請專利範圍第2項之結構，其中第二區域是—電晶 體的一部份。 ^ 4 .如申請專利範圍第2項之結構，其中第二區域是與第一 金氧半導體場效電晶體關聯的第二源極/汲極區域，= 結構尚包括與第二源極/汲極區域對齊之第二金氧半導 體場效電晶體的通道區域。 5.如申請專利範圍第1項之結構，尚包括； 在第二區域上方導通型式與第二區域不同的第四摻雜 區域； ^ 在第四摻雜區域上方導通型式與第二區域相同的第五 捧雜區域； 在第三摻雜區域上方導通型式與第一區域相同的第六 摻雜區域，該等第一、第二、第三、第四、第五與第六 區域和導通層被建構成兩個相互連接的電晶體。 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）~' 一 '
    1260734六、申請專利範圍 AB c D 6.如中tr專利範圍第5项之結構，其中該二電晶體是互補 導通型式的電晶體。 7如申請專利範圍第5項之結構，其中二電晶體之—是金 氧半導體場效電晶體。 如申請專利範圍第5項之結構，其中 形成一反轉器電路。 如申請專利項之結構，其中導通層包括從包含 碎化鎮、氮化鹤、碎化鈥、氮化欽與硬化銘之群組中選 擇的一種或更多種材料。 1 0 .如申凊專利範圍第1項之結構，其中擴散區域被組態以 形成一反轉器電路。 u 11.如申請專利範圍第1項之結構，其中第一與第二掺雜區 域爲第一與第二源極/汲極區域且第三區域爲通道區域 ，該結構尚包括： 形成在第二源極/没極區域上方的第二通道區域； 分隔開的第三與第四源極/汲極區域，各垂直對齊於諸 8 . 9. 電晶體被組態以 通道區域之一和諸第一與第二源極/汲極區域^ ;及 被連接以同時控制二電晶體之操作的導通元件。 1 2 ·如申請專利範圍第i i項之結構，其中導通元件包含多晶 矽且諸電晶體各包括一鄰接於通道區域且連接至導通元 件的閘極接觸點區域，該等電晶體被組態以形成一反轉 器電路功能。 1 3 .如申請專利範圍第1項之結構，其中導通層是從第一區 域延伸到第二區域的連續薄膜。 16- 本紙張尺度適用中國國家標準(CMS) A4規格(21〇 x 297公釐）
    1260734 8 8 8 8 A BCD 六、申請專利範圍 -- 1 4 .如申巧專利範圍第i項之結構，其中導通層實體接觸第 —區域和第二區域。 15. —種半導體裝置，包括： 第一層半導體材料； 第一場效電晶體，其第一源極/汲極區域形成於第一層 内，通道區域形成於第一層上方且第二源極/汲極區域 形成於通道區域的上方； 第二場效電晶體，其第一源極/汲極區域形成於第一層 内，通道區域形成於第一層上方且第二源極/汲極區域 形成於通道區域的上方；及 包含金屬的導通層，位於各電晶體的第一源極/汲極區 域之間以將電流從一個第一源極/汲極區域導通到另一 個第一源極/汲極區域。 1 6 .如申請專利範圍第1 5項之裝置，其中第一與第二電晶體 被連接以形成一電路。 1 7 .如申請專利範圍第1 5項之裝置，包括複數個額外的場效 電晶體，每個場效電晶體的第一源極/汲極區域形成於 第一層内、通道區域形成於第一層上方且第二源極/汲 極區域形成於通道區域上方，該等第一、第二和額外電 晶體被組態入一電路内。 1 8 .如申請專利範圍第1 7項之裝置，其中額外電晶體中的四 個電晶體與第一與第二電晶體連接以形成一 SRAM電路 單元。 1 9 .如申請專利範圍第1 5項之裝置，其中導通層包含金屬碎 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1260734 8 8 8 8 A B c D 六、申請專利範圍 化物。_ 2 0. <種製造具有複數個場效電晶體之半導體裝置的方法， 包括： 在半導體層上形成第一裝置區域，該裝置區域係從由 場效電晶體之源極區域和汲極區域構成的群组中選出； 在半導體層上形成第二裝置區域，該裝置區域係從由 場效電晶體之源極區域和汲極區域構成的群組中選出； 鄰接於第一與第二裝置區域形成包含金屬的導體層以 造成第一與第二裝置區域之間的電氣連接； 在第一裝置區域和導體層上方形成第一場效電晶體閘 極區域；及 在第二裝置區域和導體層上方形成第二場效電晶體閘 極區域。 21·如申請專利範圍第2〇項之方法，包括將第一與第二裝置 區域、導體層和第一與第二閘極區域組態入包含兩個金 氧半導體％效電晶體的電路中之額外步驟。 2 2 .如申請專利範圍第2 〇項之方法，尚包括將第一與第二裝 置區域、導體層和第一與第二閘極區域組態入包含兩個 金氧半導體場效電晶體的電路中之步骤，該二金氧半導 體場效電晶體之没極區域由導體層彼此相互連接。 23 .—種製造具有複數個電晶體之半導體裝置的方法，包括： 在半導體層上形成分隔開的第一與第二擴散區域； 放置導體層以造成第一與第二擴散區域之間的電氣連 接； ' -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公董） 1260734 A8 B8 C8
    形成第三與第四半導體區域，各區域分別在分隔開的 不同擴散區域之一上方且在半導體層上方； 形成第五與第六半導體區域，各區域分別位於第三或 第四㈣體區域之-的上方以使第三與第五區域垂直對 齊於第：或第二區域中的一區域而第四與第六區域垂直 對齊於第-或第二區域中的另外一區域，結果的結構提 供兩個電晶體，每個電晶體各有一區域連接到另一電晶 體0 2 4.種製造積體電路結構的方法，包括： 提供適合讓裝置形成於其上的半導體層，該層包括沿 者弟 ^面形成的表面； 在半導體層上方形成分隔開的第一與第二溝槽； 形成導體層延伸在介於第一溝槽與第二溝槽之間的半 導體表面上方； 在金屬導體層上方形成複數個介電質層； 在第一溝槽内形成具有第一、第二與第三摻雜區域的 垂直電晶體，其中第一摻雜區域的至少一部份形成於半 導體層内與金屬導體層有電氣接觸。 2 5 _如申请專利範圍第2 4項之方法，其中形成第一與第二溝 槽之步驟是在介電質層形成於金屬導體層上方之後執行。 2 6 .如申請專利範圍第2 4項之方法，尚包栝在第二溝槽内形 成第二垂直電晶體的步驟，第二電晶體之第一摻雜區域 形成於半導體層内與金屬導體層有電氣接觸。 2 7 „如申請專利範圍第2 4項之方法，其中形成各垂直電晶體 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 1260734 A8 B8 C8 _______ D8 六、申請專利範圍 一"^ --- 的步驟包括以相對於半導體層表面大致垂直對齊的方式 形成源極、通道和没極區域。 28.如申請專利範圍第24項之方法，尚包括形成包含至少一 個透過導通層至電晶體之連接的電路之步驟。 2 9 ·如申請專利範圍第2 4項之方法，尚包括下列步驟： 在第二溝槽内形成第二垂直電晶體；及 將第一與第二電晶體組態入一電路内。 3 0 .如申請專利範圍第2 9項之方法，其中各個電晶體是垂直 金氧半導體場效電晶體且各電晶體之形成包括至少一部 份的源極/汲極區域形成在半導體層内。 3 1 .如申請專利範圍第2 9項之方法，其中第一電晶體之形成 包括在半導體層内形成第一導通型式的第一摻雜區域且 第二電晶體之形成包括在半導體層内形成第二導通型式 的第二慘雜區域。 -20- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
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