KR100748864B1 - 수직형 트랜지스터의 회로 접속을 위한 구조 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 230000005669 field effect Effects 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- -1 tungsten nitride Chemical class 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 239000002019 doping agent Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 239000004020 conductor Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- IQXBLKYBDCBMNE-UHFFFAOYSA-N [Si]=O.[W] Chemical compound [Si]=O.[W] IQXBLKYBDCBMNE-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L29/772—Field effect transistors
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- H01L29/7827—Vertical transistors
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- Semiconductor Memories (AREA)
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Abstract
반도체 층 내에 또는 반도체 층에 인접한 영역들 사이의 접속에 대한 구조에 관한 것이다. 일반적으로, 평면을 따라 형성된 주 표면을 구비한 반도체 층을 갖는 집적 회로 구성이 표면에 형성된 제 1 및 제 2 공간 이격 도핑된(spaced-apart doped) 영역들을 구비한다. 제 1 영역과는 다른 전도 형태의 제 3 도핑 영역이 제 1 영역 위에 배치된다. 금속을 포함한 전도층이 제 1 및 제 2 영역들 사이에 형성되고, 상기 표면 평면은 도핑된 영역들 간의 전기 접속을 제공한다.
본 발명의 일 실시예에 따라서, 반도체 디바이스는 반도체 재료의 제 1 층과, 제 1 층 상에 형성된 제 1 소스/드레인 영역을 갖는 제 1 전계 효과 트랜지스터를 구비한다. 트랜지스터의 채널 영역이 제 1 층 상에 형성되고, 연관된 제 2 소스/드레인 영역이 채널 영역 상에 형성된다. 디바이스는 또한 제 1 층에 형성된 제 1 소스/드레인 영역을 갖는 제 2 전계 효과 트랜지스터를 구비한다. 제 2 트랜지스터의 채널 영역이 제 1 층 상에 형성되고, 연관된 제 2 소스/드레인 영역이 채널 영역 상에 형성된다. 금속을 포함한 전도층은 하나의 제 1 소스/드레인 영역에서 다른 제 1 소스/드레인 영역으로 전류를 전도하기 위해서 각 트랜지스터의 제 1 소스/드레인 영역 사이에 배치된다.
제 1 디바이스 영역을 제조하는 관련 방법에서, 전계 효과 트랜지스터의 소스 영역 및 드레인 영역으로 이루어진 그룹으로부터 선택된 제 1 디바이스 영역은 반도체 층 상에 형성된다. 전계 효과 트랜지스터의 소스 영역 및 드레인 영역으로 이루어진 그룹으로부터 선택된 제 2 디바이스 영역이 또한 반도체 층 상에 형성된다. 금속을 포함한 전도층은 제 1 및 제 2 디바이스 영역들 간의 전기 접속을 달성하기 위해 제 1 및 제 2 디바이스 영역들에 인접하게 배치된다. 제 1 전계 효과 트랜지스터의 게이트 영역이 제 1 디바이스 영역 및 전도층 상에 형성되고, 제 2 전계 효과 트랜지스터의 게이트 영역이 제 2 디바이스 영역 및 전도층 상에 형성된다. 반도체 디바이스를 제조하기 위한 또 다른 관련 방법에서, 전계 효과 트랜지스터의 소스 영역 및 드레인 영역으로 이루어진 그룹으로부터 선택된 제 1 디바이스 영역이 반도체 층상에 형성되고, 전계 효과 트랜지스터의 소스 영역 및 드레인 영역으로 이루어진 그룹으로부터 선택된 제 2 디바이스 영역이 또한 반도체 층상에 형성된다. 전도층은 제 1 및 제 2 디바이스 영역들 간의 전기 접속을 달성하기 위해 제 1 및 제 2 디바이스 영역들에 인접하게 배치된다. 제 1 전계 효과 트랜지스터의 기이트 영역은 제 1 디바이스 영역들 상에 형성되고, 전도층 및 제 2 전계 효과 트랜지스터의 게이트 영역은 제 2 디바이스 영역 및 전도층 상에 형성된다.
반도체 층, 제 1 영역, 제 3 도핑 영역, 전도층, 전기 접속
Description
도 1 내지 도 6은 제조의 순차적 단계들 동안의 본 발명의 일 실시예에 따른 회로구조의 측면도.
도 7은 본 발명의 특징들을 통합하는 회로의 개략도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 층 106 : 주표면
110 : 실리콘 산화물 108 : 트렌치
(기술 분야)
본 발명은 매우 높은 밀도의 회로를 제조하기 위한 프로세스에 관한 것이고, 특히, 본 발명은 수직 대체 게이트(vertical replacement gate; VRG) 전계 효과 트랜지스터를 통합하는 회로 구조에 관한 것이다.
(배경 기술)
집적 회로들에 대한 집적의 레벨을 증가시키기 위한 계속된 노력들이 더 작은 최소 배선폭(feature size)들, 더 콤팩트한 디바이스들 및, 더 낮은 전력 동작을 일으킨다. 최소 배선폭들과 디바이스 프로파일들이 더 작아짐에 따라, 반도체 회로의 속도는, 예를들어 , 금속 산화물 반도체(MOS) 트랜지스터들과 같은 개별적인 디바이스들의 스위칭 특징들에 덜 의존하게 되고, 상호접속과 연관된 저항 및 캐패시턴스에 더 의존하게 되고 있다. 특히, 전류 밀도를 증가시키기 위해 더 낮은 저항을 지닌 접속들을 제공하는 것이 바람직하다.
과거에, 반도체 재료 내의 높게 도핑된 영역들의 형성과, 금속 배선으로의 접속을 위한 영역-집중 컨택 윈도우들(area-intensive contact windows)의 형성에 의해 디바이스 레벨에서 컨택들이 이루어졌다. 그와 같은 윈도우들의 크기 및 금속 접속들의 존재는 디바이스 레벨과 금속 레벨 상의 다른 배선을 제외하고 영역을 차지한다.
MOS 전계 효과 트랜지스터(FET)의 설계에서의 최근의 진전들은 수직형 대체 게이트 트랜지스터(vertical replacement gate transistor)를 포함한다. 1995년판 국제 전자 디바이스 미팅의 기술적 다이제스트(Technical Digest of the International Electron Devices Meeting)의 p.75에 기재된, 허겐로더(Hergenrother)등의 "수직형 대체-게이트(VRG) MOSFET: 리소그래피 독립인 게이트 길이를 지닌 50 nm 수직형 MOSFET(The Vertical Replacement-Gate(VRG) MOSFET: A 50 nm Vertical MOSFET with Lithography-Independent Gate Length)"를 본다. VRG 트랜지스터 구조는 더 작은 전체적 트랜지스터 외형을 달성하기 위해 리소그래피와 연관된 제한들을 극복한다. 개선은, 예를들어, SRAM 회로들인, 더 높은 밀도의 회로 레이아웃의 형성을 가능하게 한다. 그럼에도 불구하고, 라인 저항(line resistance)과 같은 성능상의 제한을 감소시키고 회로 레이아웃의 면적을 더 줄이는 것이 바람직한 것으로 남아있다.
(발명의 요약)
반도체 디바이스들에 대한 집적의 레벨에서의 추가 진전을 제공하기 위해, 반도체 층 내의 또는 반도체 층에 인접한 영역들 사이의 접속을 위한 구조가 제공된다. 일반적으로, 평면을 따라 형성된 주 표면(major surface)을 지닌 반도체 층을 갖는, 집적 회로 구조는 표면에 형성된 제 1 및 제 2 의 공간 이격 도핑된 영역들을 포함한다. 제 1 영역과 다른 도전형의 제 3 의 도핑된 영역은 제 1 영역상에 위치된다. 금속을 포함하는 도전층은 제 1 및 제 2 영역들사이와 표면 평면위에 형성되며, 도핑된 영역들 사이에 전기적 접속들을 제공한다.
본 발명의 일 실시예에 따라, 반도체 디바이스는 제 1 층의 반도체 재료와 제 1 층에 형성된 제 1 소스/드레인 영역을 갖는 제 1 전계 효과 트랜지스터를 포함한다 . 트랜지스터의 채널 영역은 제 1 층상에 형성되고, 연관된 제 2 소스/드레인 영역은 채널 영역상에 형성된다. 디바이스는 제 1 층에 형성된 제 1 소스/드레인 영역을 또한 갖는 제 2 전계 효과 트랜지스터를 포함한다. 제 2 트랜지스터의 채널 영역은 제 1 층상에 형성되고, 연관된 제 2 소스/드레인 영역은 채널 영역상에 형성된다. 금속을 포함하는 도전층은 하나의 제 1 소스/드레인 영역으로부터 다른 제 1 소스/드레인 영역으로 전류를 인도하기 위해 각각의 트랜지스터의 제 1 소스/드레인 영역사이에 위치된다.
연관된 제조 방법에서, 집적된 회로 구조는 디바이스 형성에 적당하고 제 1 평면을 따라 형성된 표면을 갖는 반도체 층을 제공하여 제조된다. 간격을 둔 제 1 및 제 2 트렌치(trench)들은 반도체층 상에 형성되고 도전층은 반도체 표면 상에 형성되고, 제 1 트렌치와 제 2 트렌치 사이에서 연장한다. 다수의 유전층들은 금속 도전층상에 형성되고, 제 1, 제 2 및, 제 3 도핑된 영역들을 지닌 수직형 트랜지스터는 제 1 트렌치에 형성된다. 적어도 제 1 도핑된 영역의 부분은 금속 도전층과 전기적으로 접촉한 반도체 층에 형성된다.
반도체 디바이스를 제조하기 위한 다른 연관된 방법에서, 전계 효과 트랜지스터의 소스 영역과 드레인 영역으로 구성되는 군으로부터 선택된, 제 1 디바이스 영역은 반도체층상에 형성되고, 전계 효과 트랜지스터의 소스 영역과 드레인 영역으로 구성되는 군으로부터 선택된, 제 2 디바이스 영역도 반도체층상에 형성된다. 도전층은 제 1 및 제 2 디바이스 영역들사이의 전기적 접속에 영향을 주기위해 제 1 및 제 2 디바이스 여역들에 인접하여 위치된다. 제 1 전계 효과 트랜지스터 게이트 영역은 제 1 디바이스 영역들과 도전체층 상에 형성되고, 제 2 전계 효과 트랜지스터 게이트 영역은 제 2 디바이스 영역과 도전체 층상에 형성된다.
본 발명은 첨부된 도면과 연결하여 읽을 때 다음의 상세한 서술로부터 가장 잘 이해된다.
통상적인 실시에 따라, 다양한 상술된 특징들은 스케일링하도록 그려진것은 아니고, 본 발명과 관련된 특정한 특징들을 강조하기위해 그려진 것이다. 같은 번호들은 도면들과 텍스트를 통해서 같은 요소들을 표기한 것이다.
상술된 실시예는 상보형 MOS(CMOS) 기술에 기초하고 있다. NMOS 트랜지스터들과 함께 집적된 PMOS 프랜지스터들을 가진 CMOS 집적 회로들은 잘 알려져 있으며, CMOS 수직형 MOSFET들을 제조하기 위한 프로세스는, 참조에 의해 이제 통합된, 1999.1.18일에 출원된 "수직형 트랜지스터들을 갖는 CMOS 집적 회로 및 그것을 제조하기 위한 프로세스"로 명명된, 미국 일련 번호 제 290533 호에 서술되어 있다. 수직형 트랜지스터 MOSFET들의(NMOS 또는 PMOS 형의) 제조상의 더 일반적인 서술이 참조에 의해 본 명세서에 또한 통합된 공동 양도된 미국 특허 제 6,027,975 호에 기재되어 있다. 또다른 공동 양도된, 연관 출원인, 2000.3.20일에 출원된, 미국 일련번호 제 341,190 호는 수직형 MOSFET들에서의 실리사이드(silicide)들의 사용을 기재하고 있다.
집적 회로 내의 트랜지스터의 제조에 관하여, 용어 주 표면(term major surface)은 다수의 트랜지스터가, 예를 들면, 플레너 공정(planar process)에서 제조된 다수의 트랜지스터에 관한 반도체 층의 표면을 의미한다. 본 명세서에서 이용되듯이. 용어 "수직(vertical)"은 예를 들면, 전형적으로 트랜지스터 디바이스들이 제조되는 단결정 실리콘의 <100>면을 따른 주표면에 관한 더-또는 덜 직교(orthogonal)함을 의미한다.
용어 수직 트랜지스터는 주표면에 관하여 세로 방향인(vertically oriented) 각각의 반도체 컴포넌트들을 갖고, 그러므로 소스로부터 드레인으로의 전류의 흐름은 수직인, 트랜지스터를 의미한다. 예를 들면, 수직 FET에 대하여, 소스, 채널, 및 드레인 영역들 이 주 표면에 관하여 비교적으로 수직적인 정렬(alignment)로 형성된다.
도 1 내지 도 6은 본 발명에 따른 예시적인 회로의 구성을 위한 제조의 다양한 스테이지들 동안 집적 회로 구조(10)의 부분의 단면도를 도시한다. 개략적인 표기(schematic notation)는 완벽한 회로를 제공하기 위한 구조(10)안의 다른 영역들이 만들어질 접속들을 나타내도록 도면상에 위치된다. 상세한 설명으로부터, 예를 들면, 바이폴라 트랜지스터들, 캐패시터들, 및 저항들처럼 집적 회로를 형성하기 위해 어떻게 다수의 수직적인 CMOS 트랜지스터들이 다른 디바이스를 따라 또는 다른 디바이스들과 조합하여 구성되었는지 명확해 진다. 도 6의 완성된 회로 구조는 반도체 층의 주 표면의 평면을 따라 공간-이격 도핑된 영역들(소스/드레인 영역들)의 쌍 사이에서 형성된 도전 층을 도시한다. 평면상에 위치된 도전 층은 도핑된 영역들 간의 전기적 접속을 제공한다.
도 1을 참조로 하여, 결정 평면을 따라서 및 층(100)의 상부 부분을 넘어 형성된 노출된 주 표면(106)을 갖는 단결정 반도체 층(100)을 도시한다. 종래의 수단에 의해 표면(106) 상에 형성된, 분리 트렌치(isolation trench)는 증착된 실리콘 산화물(110)로 채워진다. 트렌치의 목적은 트랜지스터들의 예시적인 쌍들이 형성되는 두 영역들 사이에 전기적으로 분리하는 효과를 주는 것이다. 이 예에서, 전기적으로 분리된 N-타입 터브 영역들(N-type tub regions; 112) 및 P-타입 터브 영역(P-type tub regions; 114)은 한 쌍의 영역들(112 및 114)을 넘어 CMOS 수직 트랜지스터에 인접하여 형성되기 전에 표면상에서 형성된다. 도시된 한 쌍의 영역들(112 및 114)은 트렌치(trench; 108)의 다른 측 상에 각각의 영역을 갖고 종래처럼 형성되나. 예를 들면, N-타입 터브 영역(112)은 인 삽입(phosphorous implant)(300에서 500 keV, 1 x 1013/cm2)으로 형성되고 P 타입 터브 영역(114)은 인 삽입(300에서 500keV, 1 x 1013/cm2)을 받을 수 있다.
영역(112 및 114)의 형성을 따라서, P-타입 소스/드레인 영역(116)은 영역(112)내에서 형성되고, N-타입 소스/드레인 영역(118)은 영역(114)안에서 형성된다. 두 소스/드레인 영역들은 표면(106)을 따르고, 예를 들면, 영역(112)상에 3x1015/㎠에서 10 x 1015/㎠의 50에서 100keV의 붕소(boron) 삽입 및 터브 영역(114)상의 3 x 1015/㎠에서 10 x 1015/㎠까지의 50에서 100keV 인 삽입의 금속삽입에 의해 형성될 것이다.
도 2를 참조로 하며, 다중 층들이 소스/드레인 영역(116 및 118)에 근접에 또는 위에 위치된 도전 층(120)과 함께 시작하고 분리 트렌치(108)를 넘어 신장되는 반도체 층(100)상에 형성된다. 시트의 저항을 감소시키기 위해, 도전 재료는 반드시 금속을 포함하여야만 하고, 양호한 실시예에서, CVD에 의해 형성되는 텅스텐 실리콘(WSi)과 같은 금속 실리콘이다. 대안적인 금속은 코발트 또는 텅스템의 실리콘 산화물 뿐 아니라 티타늄 질화물 및 텅스텐 질화물을 포함한다. 특히, 50 옴/스퀘어 보다 작은 저항을 갖는 이 다른 로우 시트 저항 재료들은 도전 층(120)을 형성하기 위해 이용될 수도 있다.
유전체 재료의 몇몇의 층들은 박형 층(112)과 함께 시작하는 도전 층을 지나형성되어 있다. 층(122)은 실리콘 질화물로 양호하게 형성되며, N-타입 및 P-타입 도펀트들에 대한 확산 배리어로서 기능하는 5nm 및 약 50nm 사의의 영역 의 두께를 갖는다. 층(122)을 지나, 다른 박형 절연층(insulative layer)(126)의 증착에 의한 비교적 두꺼운 절연층(124)이 증착된다.
도 2를 참조하여, 실리콘 산화물을 포함하는 층(130)은 실리콘 질화물 층(126) 상에 증착된다. 이 층(130)은 상기 참조된 '975 특허를 통한 대체(replacement) 게이트 처리에 따라 후에 제거된다. 그러나, 층(130)의 두께는 그후에 형성되는 FET 게이트들의 길이를 정의한다. 실리콘 산화물은 TEOS(tetraethyl orthosilicate) 프리커서(precursor)로부터 종래처럼 증착될 것이다.
절연층(134, 136 및 138)은 실리콘 산화층을 넘어 다음에 증착될 것이다. 양호하게 실리콘 질화물인, 층(134)는 층(126)의 두께와 유사하다. 층(130)의 어느 한쪽 상의 두 개의 박형 층(126 및 134)은 오프셋 스페이서 기능들을 제공한다. 그들 각각은 약 5nm 및 약 50nm사이의 영역에서의 두께를 갖고, 일반적으로 재료층(130)의 제거 동안 저항 에칭의 재료를 포함한다. 층(126 및 134) 모두는 N-타입 및 P-타입 도펀트들에 대한 확산 배리어들로서 기능하고, 각각의 트랜지스터의 게이트들과 비교하여 그 후에 형성된 소스/드레인 신장(extension)의 공간을 정의 한다.
그 후의 공정동안, 절연층(124 및 136)은 게이트 산화물 다음의 활성 영역에 낮은 저항 전기적 접속들을 생성하는, 솔리드 소스 활산을 통해 각각의 트렌지스트의 아직 형성된 소스/드레인 신장을 도프로 제공한다. 이 목적을 위해여, 그들은 고농축 도펀트(1 x 1021/cm3와 비슷하게)를 포함한다. NMOS FET에 대하여, 적절한 도펀트는 인이고, PMOS FET 동안, 적절함 도펀트는 붕소이다. 두 타입의 트랜지스터를 생성하기 위해,층(124 및 136)은 대응하는 트랜지스터에 근접한 적절한 도펀트를 제공하기 위해 마스크된다. 이것을 이루기 위한 한가지 의미는 하나의 도펀트 타입의 균일한 막을 증착하는 것이다; 그리고, 종래의 리소그래피로 층의 일부를 제거하기 위해 에칭한다; 반대의 도펀트 타입의 층을 선택적으로 증착한다;CMP를 이용하여 두 층을 평탄화(planarize)한다. 상기 공정은 각각의 층(124 및 136) 상에서 수행될 것이다. 층(124 및 136)의 두께는 그 후에 형성될 드레인 신장의 길이를 제어하기 위해 이용된다.
층(136), 또한 TEOS 증착된 산화물은 층(134)상에 형성되고, 재료 구성 및 두께에서 층(124)와 비교 가능하다. 양호하게, 층(138)은 또한 실리콘 질화물의 막형 층이고 일반적으로 유사한 두께로 층(122, 126, 134)로서 동일한 재료로 형성되어야 한다. 즉, 층(138)은 그 후의 공정에서 CMP 정지층으로서 기능하고, 이 기능과 일치하는 두께, 예를 들면 적어도 약 25nm를 갖는다. 층(138)은 또한 N-타입과 P=타입 도펀트들 모두에 대한 확산 배리어로서 제공된다. 층(122, 124, 126, 130, 134, 136, 138)중 모두는 종래의 화학적 증기 증착(CVD) 공정 및 알려진 층작 기술들을 이용하여 증착될 것이다. 상기 설명된 층의 시퀀스에 따라, 다른 실시예는 예를 들면, 더 작은 층들과 같은 의미 변화를 포함할 것이고, 각각의 트랜지스터들에 대한 수직 체널 영역을 결과로 갖음을 주목하여야 한다.
또한, 도 2는 N형 튜브 영역(112) 상에 제 1 트렌치(142) 및 P형 튜브 영역 상에 형성된 제 2 트렌치(144)를 도시한다. 트렌치들은 다중 절연 층들(multiple insulative layers)의 비등방성 에칭 제거 부분들(anisotropic etch removing portions)에 의해 수반된 포토레지스트를 갖는 종래의 패터닝 및 소스/드레인 영역들(116 및 118)에서의 스톱핑(stopping)에 의해 형성된다. 트렌치들(142 및 144)의 형성을 초래하는 에칭 화학 및 다른 상세한 설명들은 알려져 있으며, 본 명세서에서 더 설명하지 않는다.
다음에, 선택적인 등방성 에칭은 각각의 트렌치들(142 및 144) 내에 수행되어 비등방성 트렌치 에칭에 의해 노출된 도전 층(120)의 부분들의 제거에 의해 각각의 트렌치에 리세스들(recesses; 146)을 생성한다. 도 3을 참조한다. 도전층(120)의 구성(composition)에 의존하여, 에칭 화학은 다양해질 것이다. 예컨대, 선택적인 실리사이드 습식 에칭(silicide wet etch)에 적당한 화학은 황산 및 과산화수소의 혼합이다.
리세스들(146)의 형성에 수반하여, 얇은 등각 실리콘 산화물 층(thin conformal silicon oxide layer; 148)은 층(138)의 노출된 표면 상에 뿐만 아니라 트렌치들(142 및 144)의 벽들(walls)을 따라 증착된다. 산화물 층(148)은 트렌치들의 다른 벽 부분들 따라서 뿐만 아니라 리세스들(146) 내에 증착한다. 도 4를 참조한다.
비등방성 에칭과 함께, 실리콘 산화물 재료(148)는, 실리콘 산화물 유전체의 영역들(150)을 리세스들(146) 내에 잔존하도록 허가하는 동안, 트렌치들(142 및 144)의 벽 부분들로부터 제거된다. 비록 유전체 영역들(150)이 실리콘 산화물을 포함할 지라도, 다른 절연체 재료들(도핑된 또는 도핑되지 않은)은 적용될 수 있다.
트렌치 에칭 처리에 의해 노출된 소스/드레인 영역들(116 및 118)의 부분들과 함께, 단결정질의 실리콘(monocrystalline silicon)은 트렌치들(142 및 144)의 바닥들에서 이 영역들로부터 적층 성장(epitaxially grown)되어 트렌치(142) 내의 채널 영역(160)의 위 및 아래에 소스/드레인 신장 영역들(source/drain extension regions; 152), 및 트렌치(144) 내의 채널 영역(162)의 위 및 아래에 소스/드레인 신장 영역들(154)을 생성하기에 적당한 디바이스 품질 결정질 실리콘 층(device quality crystalline silicon layer)을 형성한다. 도 6을 참조한다. 소스/드레인 영역(116) 상에 형성된 채널 영역(160)은 도핑되지 않거나 N형 재료로 가볍게 도핑될 수 있다. 소스/드레인 영역(118) 상에 형성된 채널 영역(162)은 도핑되지 않거나 P형 재료로 가볍게 도핑될 수 있다. 채널 영역들(160 및 162)을 형성하는데 사용된 반도체 재료는 단결정질 실리콘-게르마늄, 또는 실리콘-게르마늄-탄소, 또는 다른 반도체 재료일 수 있다. 더욱이, 트렌치 내에 형성된 결정질 재료는 비정질 또는 다결정질 층으로서 증착될 수 있으며, 이어서, 예를 들어, 종래의 노 어닐링(furnace anneal)에 의해 재결정화될 수 있다. 트렌치들(142 및 144) 상에 증착된 반도체 재료의 부분들은, 예를 들어, 실리콘 질화물 층(138)과 함께 증착된 단결정질 층을 평탄화하는 CMP에 의해 제거된다. 이어서, 패드 영역들(164 및 166)은 표준 증착, 이식(implant), 리소그래피 및 에칭 기술들에 의해 형성된다. 영역들(164 및 166)은 각각의 연관된 채널 영역(160 또는 162)에 대하여 소스/드레인 영역들을 제공하도록 적절하게 도핑된다.
종래의 처리로, PMOS 트랜지스터(180) 및 NMOS 트랜지스터(190)은 영역들(112 및 114) 상에 완성될 수 있다. 패드 영역들(164 및 166)은 실리콘 질화물과 같은 유전체 재료에서 완전히 싸여진다(encased). 층들(192 및 202)을 참조한다. 이 층들이 형성된 후에, 실리콘 산화물 층(130)은 제거되며(예를 들어, 선택적인 HF 에칭으로), 얇은 게이트 산화물 유전체 영역들(210)은 열적으로 성장한다. 폴리실리콘 게이트 영역들(200)의 증착이 이어진다.
각각의 트랜지스터에 대해, 게이트 도전체 영역(200)은 게이트 산화물 영역(210)에 인접하여 형성되어 채널 영역(160 또는 162)을 통해 전도를 제어한다. 게이트 도전체 영역들(200)은 절연 층들(122, 124 및 126)에 의해 도전 층(120)으로부터 분리되어 도전 층(120) 상에 형성된다. 실리콘 질화물 층(134) 및 실리콘 산화물 층(136)의 부분들은 도전체 영역들(2100) 상에 위치된다. 절연 층(192)은 각각의 소스/드레인 영역(164 및 166)의 부분들을 덮으며, 각각의 플러그(164 및 166)의 대향하는 면들에 인접한 유전체 스페이서들(dielectric spacers; 202)은 통상적으로 모두 양호하게 실리콘 질화물 층으로 형성된다. 게이트 입력 컨택(220)은 2 개의 게이트 영역들 모두에 접속되어 각각의 트랜지스터들(180 및 190)을 교대로 도전시킨다.
양호하게 도전 층(120)은 트랜지스터(190)의 소스/드레인 영역과 트랜지스터(180)의 소스/드레인 영역(116)을 전기적으로 접속하는 연속적인 막이다. 절연체 영역들(150)은 대응하는 소스/드레인 영역(116 또는 118)과 인접한 각각의 소스/드레인 신장들(152 및 154)과 직접 컨택(direct contact)으로부터의 도전 층(120)을 분리시킨다. 절연체 영역들이 존재하지 않으면, 도전 층(120)과 결정질 실리콘간의 인터페이스는 전기적 성능에 영향을 주는 전위들(dislocations)을 전개한다. 제거 영역에 부가하여, 집중적인 컨택(intensive contact)은 소스/드레인 영역들 간의 접속을 이루도록 창을 내고, 도전 층(120)은 영역들(116과 118) 간의 낮은 시트 저항 경로(low-sheet resistance path)를 제공한다.
예를 들어, Vdd 및 Vss인 상이한 전압 레일들에 접속된 소스 영역들로서 활동하는 소스/드레인 영역들(164 및 166), 및 트레인 영역들로서 활동하는 소스/드레인 영역들(116 및 118)과 함께, 트랜지스터들은 게이트 입력 컨택(220)에 제공된 신호 상에서 동작하는 인버터 회로(inverter circuit; 240)을 형성한다. 인버터 출력 신호는 드레인 영역들(114 및 116)로부터 도전 층(120)을 따라 출력 컨택(242)에 전송된다. 트랜지스터들(180 및 190)의 형성과 관련하는 다른 상세한 설명들은 알려져 있다. 먼로 등(Monroe et al.)의 "측정을 위한 수직 대체 게이트 처리, 일반적인 목적의 상보형 논리,(The Vertical Replacement-Gate(VRG) Process for Scalable, General-purpose Complementary Logic,)"국제 고체 회로 회의의 회보(Proceedings of the Internation Solid-State Circuits Conference), p.134, 2000을 참조한다.
한 쌍의 인버터 회로들(240)은 SRAM 셀(280)을 형성하도록 2 개의 N형 VRG 패스 트랜지스터들(N-type VRG pass transistors; 260 및 270)과 조합될 수 있다. 워드 라인(274)에 대한 각각의 패스 트랜지스터(260 및 270)의 게이트 전극(272)의 접속을 개략적으로 도시한 도 7을 참조한다. 패스 트랜지스터(260)의 소스(274)는 비트 라인(278) 상의 신호에 접속되고, 패스 트랜지스터(270)의 소스(276)는 역 비트 라인(Inverse Bit Line; 280)에 접속되어 비트 라인(278) 상에 제공된 역 신호(a signal inverse)를 수신한다.
회로 구조에서의 반도체 영역들의 낮은 저항 상호 접속에 유용한 구조는 설명되었다. 양호한 실시예들은 집적 회로들을 포함한다. 본 발명의 특정한 응용들이 도시되었지만, 본 명세서에 개시된 원리들은 Ⅲ-V 화합물들 및 다른 반도체 재료들로 형성된 구조들을 포함하는 다양한 회로 구조들 상의 다양한 방식들로 본 발명을 실행하기 위한 기초를 제공한다. 비록 예시적인 실시예들이 VRG MOSFET에 부속하지만, 다양한 변형들이 예상된다. 이들은 반도체 층 내의 다른 디바이스들 또는 영역들과 다른 타입들의 반도체 디바이스들(수직 바이폴라 트랜지스터 디바이스들, 다이오드들 및, 일반적으로 확산 영역들과 같은)을 접속하는 층(120)과 같은 도전층을 이용하는 구조들을 포함한다. 본 명세서에 표현되지 않은 또 다른 구조들은 단지 다음의 청구항들에 의해 제한되는 본 발명의 범위로부터 벗어나지 않는다.
본 발명에 의하면, 매우 높은 밀도의 회로를 제조하기 위한 프로세스, 특히, 수직 대체 게이트(VRG) 전계 효과 트랜지스터를 통합하는 회로 구조가 제공된다.
Claims (33)
- 집적 회로 구조에 있어서,평면을 따라 형성된 주 표면을 갖는 반도체 층;상기 평면으로부터 상기 표면으로 확장하는 제 1 및 제 2 공간 이격 도핑된 영역들(spaced-apart doped regions);상기 제 1 영역과 상이한 도전형의 단결정 제 3 도핑된 영역으로서, 상기 평면 및 상기 제 1 영역 상에 위치되는, 상기 단결정 제 3 도핑된 영역;상기 제 1 영역과 제 2 영역 사이에 있으며, 상기 평면 상에 있는 도전층으로서, 상기 도핑된 영역들 간에 전기적 접속을 제공하고, 텅스텐 실리사이드(tungsten silicide), 텅스텐 니트라이드(tungsten nitride), 티타늄 실리사이드(titanium silicide), 티타늄 니트라이드(titanium nitride) 및 코발트 실리사이드(cobalt silicide)를 포함하는 그룹으로부터 취해지는 하나 이상의 재료들을 포함하는, 상기 도전층을 포함하는, 집적 회로 구조.
- 제 1 항에 있어서, 상기 제 1 도핑된 영역은 MOSFET의 제 1 소스/드레인 영역이고, 상기 제 3 영역은 MOSFET의 채널영역인, 집적 회로 구조.
- 제 2 항에 있어서, 상기 제 2 영역은 트랜지스터의 일부분인, 집적 회로 구조.
- 제 2 항에 있어서, 상기 제 2 영역은 제 2의 MOSFET와 연관된 제 2 소스/드레인 영역이고, 상기 구조는 상기 제 2 소스/드레인 영역과 정렬된 상기 제 2의 MOSFET의 채널영역을 더 포함하는, 집적 회로 구조.
- 제 1 항에 있어서,상기 제 2 영역과는 상이한 도전형의 제 2 영역 상의 제 4 도핑된 영역;상기 제 2 영역과 동일한 도전형의 상기 제 4 도핑된 영역 상의 제 5 도핑된 영역;상기 제 1 영역과 동일한 도전형의 상기 제 3 도핑된 영역 상의 제 6 영역을 더 포함하며, 상기 제 1 영역, 제 2 영역, 제 3 영역, 제 4 영역, 제 5 영역 및 제 6 영역과 도전성 층은 2개의 상호 접속된 트랜지스터들로서 구성되는, 집적 회로 구조.
- 제 5항에 있어서, 상기 2개의 트랜지스터들은 상보성 도전형(complementary conductivity type)인, 집적 회로 구조.
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- 제 1 항에 있어서,상기 제 1 및 제 2 도핑된 영역들은 제 1 및 제 2 소스/드레인 영역들이고, 상기 제 3 영역은 채널영역이고, 상기 구조는,상기 제 2 소스/드레인 영역 상에 형성된 제 2 채널영역;상기 채널 영역들 중 하나 및 상기 제 1 및 제 2 소스/드레인 영역들 중 하나와 각각 세로 방향으로 정렬된 제 3 및 제 4 공간 격리 소스/드레인 영역들; 및두 트랜지스터들 모두의 동작을 동시에 제어하기 위하여 접속된 도전성 소자를 더 포함하는, 집적 회로 구조.
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- 반도체 디바이스에 있어서,반도체 재료의 제 1 층;상기 제 1 층에 형성된 제 1 소스/드레인 영역, 상기 제 1 층상에 형성된 채널 영역, 및 상기 채널 영역 상에 형성된 제 2 소스/드레인 영역을 갖는 제 1 전계효과 트랜지스터;상기 제 1 층에 형성된 제 1 소스/드레인 영역, 상기 제 1 층 상에 형성된 채널 영역, 및 상기 채널 영역 상에 형성된 제 2 소스/드레인 영역을 갖는 제 2 전계 효과 트랜지스터; 및상기 제 1 층 및 상기 제 1 전계 효과 트랜지스터 채널 영역 간에서 확장하는 평면 내 도전층으로서, 한쪽의 제 1 소스/드레인 영역으로부터 다른 쪽의 제 1 소스/드레인 영역으로 전류를 도전하도록 각 트랜지스터의 상기 제 1 소스/드레인 영역 간에 위치된 금속을 포함하는, 상기 도전층을 포함하는, 반도체 디바이스.
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- 집적 회로 구조에 있어서,평면을 따라 형성된 주 표면을 갖는 반도체 층;상기 표면 내에 형성된 제 1 및 제 2 공간 이격 도핑된 영역들;상기 제 1 영역과는 상이한 도전형의 상기 제 1 영역 상의 제 3 도핑된 영역; 및상기 제 1 영역과 제 2 영역 사이에 있으며, 상기 평면 상에 형성된 도전층으로서, 상기 도핑된 영역들 간에 전기적 접속을 제공하고, 텅스텐 실리사이드, 텅스텐 니트라이드, 티타늄 실리사이드, 티타늄 니트라이드 및 코발트 실리사이드를 포함하는 그룹으로부터 취해지는 하나 이상의 재료들을 포함하는, 상기 도전층을 포함하는, 집적 회로 구조.
- 반도체 디바이스에 있어서,반도체 재료의 제 1 층;상기 제 1 층에 형성된 제 1 소스/드레인 영역, 상기 제 1 층 상에 형성된 채널 영역, 및 상기 채널 영역 상에 형성된 제 2 소스/드레인 영역을 갖는 제 1 전계 효과 트랜지스터;상기 제 1 층에 형성된 제 1 소스/드레인 영역, 상기 제 1 층 상에 형성된 채널 영역, 및 상기 채널 영역 상에 형성된 제 2 소스/드레인 영역을 갖는 제 2 전계 효과 트랜지스터; 및한쪽의 제 1 소스/드레인 영역으로부터 다른 쪽의 제 1 소스/드레인 영역으로 전류를 도전하도록 각 트랜지스터의 상기 제 1 소스/드레인 영역 간에 위치된 금속을 포함하는 도전층으로서, 상기 도전층은 메탈 실리사이드(metal silicide)를 포함하는, 상기 도전층을 포함하는, 반도체 디바이스.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/648,164 | 2000-08-25 | ||
| US09/648,164 US6903411B1 (en) | 2000-08-25 | 2000-08-25 | Architecture for circuit connection of a vertical transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020016605A KR20020016605A (ko) | 2002-03-04 |
| KR100748864B1 true KR100748864B1 (ko) | 2007-08-13 |
Family
ID=24599689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010053055A KR100748864B1 (ko) | 2000-08-25 | 2001-08-25 | 수직형 트랜지스터의 회로 접속을 위한 구조 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6903411B1 (ko) |
| JP (2) | JP2002158350A (ko) |
| KR (1) | KR100748864B1 (ko) |
| GB (1) | GB2371921B (ko) |
| TW (1) | TWI260734B (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4219663B2 (ja) * | 2002-11-29 | 2009-02-04 | 株式会社ルネサステクノロジ | 半導体記憶装置及び半導体集積回路 |
| TWI305669B (en) * | 2006-07-14 | 2009-01-21 | Nanya Technology Corp | Method for making a raised vertical channel transistor device |
| JP5114968B2 (ja) * | 2007-02-20 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2009081163A (ja) * | 2007-09-25 | 2009-04-16 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2009088134A (ja) * | 2007-09-28 | 2009-04-23 | Elpida Memory Inc | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
| WO2009128450A1 (ja) | 2008-04-16 | 2009-10-22 | 日本電気株式会社 | 半導体記憶装置 |
| WO2009128337A1 (ja) | 2008-04-16 | 2009-10-22 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2010056215A (ja) * | 2008-08-27 | 2010-03-11 | Nec Electronics Corp | 縦型電界効果トランジスタを備える半導体装置及びその製造方法 |
| EP2254149B1 (en) * | 2009-05-22 | 2014-08-06 | Unisantis Electronics Singapore Pte. Ltd. | SRAM using vertical transistors with a diffusion layer for reducing leakage currents |
| JP5692884B1 (ja) * | 2014-08-19 | 2015-04-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | Ｓｇｔを有する半導体装置の製造方法 |
| US9627531B1 (en) * | 2015-10-30 | 2017-04-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Field-effect transistor with dual vertical gates |
| US9698145B1 (en) * | 2015-12-28 | 2017-07-04 | International Business Machines Corporation | Implementation of long-channel thick-oxide devices in vertical transistor flow |
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| US10032906B2 (en) * | 2016-04-29 | 2018-07-24 | Samsung Electronics Co., Ltd. | Vertical field effect transistor and method of fabricating the same |
| US9859172B1 (en) | 2016-09-29 | 2018-01-02 | International Business Machines Corporation | Bipolar transistor compatible with vertical FET fabrication |
| US9991359B1 (en) | 2017-06-15 | 2018-06-05 | International Business Machines Corporation | Vertical transistor gated diode |
| US10332972B2 (en) * | 2017-11-20 | 2019-06-25 | International Business Machines Corporation | Single column compound semiconductor bipolar junction transistor fabricated on III-V compound semiconductor surface |
| US10790357B2 (en) * | 2019-02-06 | 2020-09-29 | International Business Machines Corporation | VFET with channel profile control using selective GE oxidation and drive-out |
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| JPS62166568A (ja) * | 1986-01-20 | 1987-07-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置および製造方法 |
| JPH0687500B2 (ja) * | 1987-03-26 | 1994-11-02 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| KR920022532A (ko) | 1991-05-13 | 1992-12-19 | 문정환 | 이중 수직 채널을 갖는 스태틱램 및 그 제조방법 |
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| US5262352A (en) * | 1992-08-31 | 1993-11-16 | Motorola, Inc. | Method for forming an interconnection structure for conductive layers |
| JPH06334130A (ja) * | 1993-05-26 | 1994-12-02 | Toshiba Corp | 半導体装置 |
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| JPH11121400A (ja) * | 1997-10-14 | 1999-04-30 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
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| US6518622B1 (en) | 2000-03-20 | 2003-02-11 | Agere Systems Inc. | Vertical replacement gate (VRG) MOSFET with a conductive layer adjacent a source/drain region and method of manufacture therefor |
| US6300199B1 (en) * | 2000-05-24 | 2001-10-09 | Micron Technology, Inc. | Method of defining at least two different field effect transistor channel lengths using differently angled sidewall segments of a channel defining layer |
-
2000
- 2000-08-25 US US09/648,164 patent/US6903411B1/en not_active Expired - Lifetime
-
2001
- 2001-08-25 KR KR1020010053055A patent/KR100748864B1/ko active IP Right Grant
- 2001-08-27 JP JP2001256229A patent/JP2002158350A/ja active Pending
- 2001-08-28 GB GB0120806A patent/GB2371921B/en not_active Expired - Fee Related
- 2001-08-29 TW TW090121536A patent/TWI260734B/zh not_active IP Right Cessation
-
2009
- 2009-10-08 JP JP2009234206A patent/JP5479839B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6027975A (en) * | 1998-08-28 | 2000-02-22 | Lucent Technologies Inc. | Process for fabricating vertical transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2371921B (en) | 2005-04-06 |
| TWI260734B (en) | 2006-08-21 |
| GB2371921A (en) | 2002-08-07 |
| US6903411B1 (en) | 2005-06-07 |
| JP5479839B2 (ja) | 2014-04-23 |
| KR20020016605A (ko) | 2002-03-04 |
| GB0120806D0 (en) | 2001-10-17 |
| JP2002158350A (ja) | 2002-05-31 |
| JP2010062574A (ja) | 2010-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120727 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20130723 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140722 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20160801 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20180129 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20180801 Year of fee payment: 12 |