JP2005057013A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 ゲート電極の側面の空乏化を十分に低減し、ゲート長が小さい場合の電流駆動能力を増加させることができる半導体装置を得る。
【解決手段】 半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコンを主成分とするゲート電極と、半導体基板に形成されたソース・ドレイン領域とを有する。そして、ゲート電極の側面にゲルマニウムが添加されている。または、ゲート電極の側面の下部にゲルマニウムが添加されていている。
【選択図】 図１０

Description

本発明はシリコンを主成分とするゲート電極を有する半導体装置及びその製造方法に関するものである。

半導体素子及び配線は微細加工技術の進歩に伴って縮小化され、半導体集積回路の集積度は２年〜３年で４倍のペースで増加している。この半導体集積回路において、絶縁ゲート電界効果トランジスタが特に重要であり、その各部分の縮小化（スケーリング）が行われている。

この絶縁ゲート電界効果トランジスタの中でも、ゲート電極のチャネル長及びゲート絶縁膜の膜厚が特に重要である。そして、チャネル長の縮小に伴ってゲート絶縁膜の膜厚も薄膜化することでゲート容量の増大が図られている。

ところで、ゲート絶縁膜の膜厚には、物理的な膜厚と電気的な膜厚がある。物理的な膜厚は、シリコン基板とゲート電極の間の絶縁膜の膜厚である。一方、電気的な膜厚は、絶縁ゲート電界効果トランジスタの電流駆動能力に影響し、次の直列接続した３つの容量として理解されている。

まず、１つ目は絶縁膜容量である。これはシリコン基板とゲート電極の間の絶縁膜からなる容量である。この容量について、物理的な膜厚の薄膜化及び絶縁膜の誘電率の増加が望まれている。次に、２つ目は反転層容量である。これは絶縁膜容量の下にあり、絶縁ゲート電界効果トランジスタがＯＮする際の半導体表面に形成される。ただし、この容量はスケーリングすることは難しい。そして、３つ目は空乏層容量である。これは絶縁膜容量の上にあり、絶縁ゲート電界効果トランジスタがＯＮする際に、ゲート電極として用いているシリコン膜の空乏化によって生じる。

このゲート電極には、ｎチャネル絶縁ゲート電界効果トランジスタの場合はリン又はヒ素などのｎ型不純物が添加され、ｐチャネル絶縁ゲート電界効果トランジスタの場合はホウ素などのｐ型不純物が添加される。そして、添加された不純物の中で活性化されたものの濃度が高いほど空乏化が小さく、望ましい。しかし、ｐチャネル絶縁ゲート電界効果トランジスタのｐ型シリコンゲート電極は、活性化された不純物の濃度が低く、空乏化が大きいという問題がある。また、ゲート電極の空乏化は、ゲート長が短くなるほど大きくなることが知られている（例えば、非特許文献１参照）。

図２１は、従来の半導体装置の断面図である。この半導体装置は、ｐチャネル絶縁ゲート電界効果トランジスタであり、ｐ型シリコン基板１０１中に、素子分離絶縁膜１０２で区切られたｎウェル１０３が形成されている。そして、ｎウェル１０３上に、ゲート絶縁膜１０４を介して、ｐ型シリコンゲート電極１０５が形成されている。さらに、このｐ型シリコンゲート電極１０５の側面を覆うように、側面絶縁膜１０６が形成されている。

また、ｐ型シリコンゲート電極１０５の両側のｎウェル１０３に、ソース・ドレインとして、第１のｐ型拡散層１０７及び第２のｐ型拡散層１０８が形成されている。そして、ｎウェル１０３にウェル端子１１０が、左側の第２のｐ型拡散層１０６にソース端子１１１が、右側の第２の拡散層１０６にドレイン端子１１２が、ｐ型シリコンゲート電極１０５にゲート端子１１３がそれぞれ接続されている。

このトランジスタをＯＮにする場合、ゲート端子１１３及びドレイン端子１１２に、ソース端子１１１の電圧に対して負の電圧が印加される。また、ウェル端子１１０には、ソース端子１１１と同じ電圧が印加される。この場合、ｎウェル１０３の電圧に対してｐ型シリコンゲート電極１０５には負電圧が印加されるため、ｎ型の半導体であるｎウェル１０３の表面に少数キャリアの正孔が誘起され、ゲート絶縁膜１０７と接するｎウェル１０４の表面にｐ型反転層１１５が形成され、これが反転層容量となる。一方、ｐ型シリコンゲート電極１０５の下部には、空乏層１１６が形成され、これが空乏層容量となる。

この空乏層１１６の厚みは、ｐ型シリコンゲート電極１０５中において活性化された不純物が均一に分布している場合でも均一ではなく、ｐ型シリコンゲート電極１０５の側面での厚さの方が中央部のものよりも厚くなる。これは、第１のｐ型拡散層１０７又は第２のｐ型拡散層１０８とｐ型シリコンゲート電極１０５との間に側面絶縁膜１０６を介して寄生のフリンジ容量１１７が存在するためである。

これにより、ｐ型シリコンゲート電極１０５の幅が狭くなると、中央部での空乏層に対して側面での容量の割合が大きくなり、電気的な膜厚のスケーリングが困難になるという問題がある。

この問題を解決するため、シリコン膜中にゲルマニウムを添加したゲート電極を有するトランジスタが提案されている（例えば、非特許文献２参照）。この改良された従来の半導体装置の断面図を図２２に示す。この半導体装置は、ｎチャネル絶縁ゲート電界効果トランジスタ１３０及びｐチャネル絶縁ゲート電界効果トランジスタ１５０からなる相補型絶縁ゲート電界効果トランジスタである。まず、ｐ型シリコン基板１２１上に素子分離絶縁膜１２２で区切られたｐウェル１２３及びｎウェル１２４が形成されている。

そして、ｎチャネル絶縁ゲート電界効果トランジスタ１３０では、ｐウェル１２３上に、ゲート絶縁膜１３１を介して、薄いｎ型アモルファスシリコン膜１３２、ゲルマニウムを１９％含むｎ型多結晶シリコンゲルマニウムゲート電極１３３、ｎ型多結晶シリコンゲート電極１３４及び抵抗低減のためのコバルトシリサイド膜１３５の４層からなるゲート電極が形成されている。そして、このゲート電極１３２〜１３５の側面には側面絶縁膜１３６が形成されている。また、このゲート電極１３２〜１３５の両側のｐウェル１２３に、ソース・ドレインとして、第１のｎ型拡散層１３７及び第２のｎ型拡散層１３８が形成されている。そして、第２のｎ型拡散層１３８上にコバルトシリサイド膜１３９が形成されている。また、全面を覆うように層間絶縁膜１４０が形成され、この層間絶縁膜１４０上に形成された配線１４１とコバルトシリサイド膜１３９を接続するためにコンタクトプラグ１４２が形成されている。

同様に、ｐチャネル絶縁ゲート電界効果トランジスタ１５０では、ｎウェル１２４上に、ゲート絶縁膜１５１を介して、ｐ型アモルファスシリコン膜１５２、ゲルマニウムを１９％含むｐ型多結晶シリコンゲルマニウムゲート電極１５３、ｐ型多結晶シリコンゲート電極１５４及びコバルトシリサイド膜１５５の４層からなるゲート電極が形成されている。そして、このゲート電極１５２〜１５５の側面には側面絶縁膜１５６が形成されている。また、このゲート電極１５２〜１５５の両側のｎウェル１２４に、ソース・ドレインとして、第１のｐ型拡散層１５７及び第２のｐ型拡散層１５８が形成されている。そして、第２のｐ型拡散層１５８上にコバルトシリサイド膜１５９が形成されている。また、層間絶縁膜１４０上に形成された配線１６１とコバルトシリサイド膜１５９を接続するためにコンタクトプラグ１６２が形成されている。

ここで、ｎ型アモルフアスシリコン膜１３２及びｐ型アモルフアスシリコン膜１５２を形成したのは、多結晶シリコンゲルマニウム膜を均一な膜厚で堆積するため、及び、電荷注入によるゲート絶縁膜１３１，１５１の絶縁破壊特性を向上させるためである。また、ｎ型多結晶シリコンゲート電極１３４及びｐ型多結晶シリコンゲート電極１５４を形成したのは、ゲルマニウムを含まないシリコン膜がコバルトと反応するようにし、コバルトシリサイド膜１３５，１３９，１５５，１５９が自己整合的に形成されやすくするためである。

以上のゲート電極にゲルマニウムを添加した半導体装置について、図２１に示すｐ型シリコンゲート電極を用いたものと比べて電気的な膜厚がどれだけ減少したかを測定すると次のような結果が得られた。ただし、ゲート長が十分大きいものについて測定した。まず、ｐチャネル絶縁ゲート電界効果トランジスタ１５０では、電気的に活性化した不純物が増加し、ゲート電極の空乏層が減少したため、０．１４ｎｍ減少した。一方、ｎチャネル絶縁ゲート電界効果トランジスタ１３０では、０．０２ｎｍしか減少しなかった。
IEEE Electron Device Letters、２００２年、第２３巻、２２４〜２２６頁 ２０００年開催のInternational Electron Devices Meetingの予稿集、４４５〜４４８頁

従来の半導体装置では、ゲート絶縁膜１３１，１５１上に直接にｎ型多結晶シリコンゲルマニウムゲート電極１３３，ｐ型多結晶シリコンゲルマニウムゲート電極１５３を堆積すると、ゲート絶縁膜１３１，１５１の破壊耐圧が劣化するため、それらの間にｎ型アモルフアスシリコン膜１３２及びｐ型アモルフアスシリコン膜１５２を堆積する必要があった。このため、空乏層の形成されるゲート絶縁膜１３１，１５１付近のゲート電極中のゲルマニウム濃度が低下し、ゲート電極の側面の空乏化を十分に低減することができなかった。

また、ゲルマニウムの添加は、シリコン膜中のｐ型不純物の活性化された濃度を増加するのに有効であるが、リンなどのｎ型不純物に対してはむしろ逆効果である。しかし、従来の半導体装置では、ｎチャネル絶縁ゲート電界効果トランジスタ１３０のゲート電極にもゲルマニウムを含む膜が堆積されていた。

また、従来の半導体装置では、ゲート電極の抵抗を低減するためのコバルトシリサイド膜１３５，１５５を自己整合的に安定に形成できるようにｎ型多結晶シリコンゲルマニウムゲート電極１３３，ｐ型多結晶シリコンゲルマニウムゲート電極１５３上に、ｎ型多結晶シリコンゲート電極１３４，ｐ型多結晶シリコンゲート電極１５４を堆積する必要があり、その製造工程が複雑であった。

本発明は、上述のような課題を解決するためになされたもので、その第１の目的は、ゲート電極の側面の空乏化を十分に低減し、ゲート長が小さい場合の電流駆動能力を増加させることができる半導体装置を得るものである。

また、第２の目的は、ｐチャネル絶縁ゲート電界効果トランジスタのゲート電極の側面の空乏化を十分に低減し、ｎチャネル絶縁ゲート電界効果トランジスタのゲート電極にリンなどのｎ型不純物を導入することができる半導体装置を得るものである。

そして、第３の目的は、ゲート電極の側面の空乏化を十分に低減することができる半導体装置を容易に製造することができ、製造工程の短縮により製造コストを低減することができる半導体装置の製造方法を得るものである。

本発明に係る半導体装置は、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコンを主成分とするゲート電極と、半導体基板に形成されたソース・ドレイン領域とを有する。そして、ゲート電極の側面にゲルマニウムが添加されている。本発明のその他の特徴は以下に明らかにする。

本発明は、ゲート電極の側面の空乏化を十分に低減し、ゲート長が小さい場合の電流駆動能力を増加させることができる。また、ｐチャネル絶縁ゲート電界効果トランジスタのゲート電極の側面の空乏化を十分に低減し、ｎチャネル絶縁ゲート電界効果トランジスタのゲート電極にリンなどのｎ型不純物を導入することができる。そして、ゲート電極の側面の空乏化を十分に低減することができる半導体装置を容易に製造することができる。

実施の形態１．
以下、本発明の実施の形態１における半導体装置の製造方法を図面を用いて説明する。

まず、図１に示すように、ｐ型シリコンからなる半導体基板１１の表面に、半導体素子を形成する領域を画定するために、シリコン酸化膜からなる素子分離絶縁膜１２を形成する。次に、ｎチャネル絶縁ゲート電界効果トランジスタを形成する領域にｐウェル１３を、ｐチャネル絶縁ゲート電界効果トランジスタを形成する領域にｎウェル１４を形成する。そして、素子分離絶縁膜１２が形成されていない半導体基板１１上に、膜厚２ｎｍのシリコン窒化膜からなるゲート絶縁膜１５を形成する。次に、ゲート絶縁膜１５上に、シリコン膜として、膜厚１５０ｎｍの多結晶シリコン膜１６を堆積する。そして、下層にｐウェル１３がある領域にリソグラフイー技術によりレジスト２０を形成し、レジスト２０をマスクに多結晶シリコン膜１６の表面２１にホウ素を５×１０^１５ｃｍ^―2イオン注入する。その後、レジスト２０を除去する。

次に、図２に示すように、下層にｎウェル１４がある領域にリソグラフイー技術によりレジスト２２を形成し、レジスト２２をマスクに多結晶シリコン膜１６の表面２３にリンを５×１０^１５ｃｍ^―2イオン注入する。その後、レジスト２２を除去する。

次に、多結晶シリコン膜１６上に、マスク絶縁膜として、膜厚２０ｎｍのマスクシリコン酸化膜２５を堆積する。そして、９００℃で５分間の熱処理を行い、多結晶シリコン膜１６の表面２１，２３にイオン注入されたホウ素及びリンを多結晶シリコン膜１６の底部にまで拡散させ、さらに活性化する。このように多結晶シリコン膜１６に不純物を導入することにより、図３に示すように、ｎ型多結晶シリコン膜２６及びｐ型多結晶シリコン膜２７が形成される。そして、ゲート電極を形成する領域にリソグラフイー技術によりレジスト３０を形成し、レジスト３０をマスクとしてマスクシリコン酸化膜２５をエッチングする。

次に、図４に示すように、マスクシリコン酸化膜２５をマスクとしてｎ型多結晶シリコン膜２６及びｐ型多結晶シリコン膜２７をエッチングして、上面がマスクシリコン酸化膜２５で覆われたゲート電極であるｎ型シリコンゲート電極３１及びｐ型シリコンゲート電極３２を形成する。ここで、トランジスタのゲート長となるｎ型シリコンゲート電極３１及びｐ型シリコンゲート電極３２の幅は、５０ｎｍ〜１００ｎｍ程度であり、ここでは７０ｎｍとする。

次に、図５に示すように、ｐウェル１３上の領域にリソグラフイー技術によりレジスト３４を形成し、レジスト３４をマスクにして、半導体基板１１の表面に対して垂直方向よりも３０°傾斜した４方向から、それぞれ加速エネルギー２ｋｅＶで、ゲルマニウムを５×１０^１５ｃｍ^―2イオン注入する。これにより、レジスト３４で被覆されていないゲート絶縁膜１５、ｎウェル１４の表面、ｐ型シリコンゲート電極３２の側面３５及びマスクシリコン酸化膜２５の表面及び側面にゲルマニウムがイオン注入される。ただし、加速エネルギーに対するゲルマニウムの注入の深さは、次の表のようになる。なお、深さ（垂直注入）は、参考のために示したもので、垂直方向から注入した場合の注入の深さである。

次に、図６に示すように、再びレジスト３４をマスクにして、ホウ素を基板面に垂直に加速エネルギー０．５ｋｅＶで1×１０^１５ｃｍ^―2イオン注入する。これにより、ｎウェル１４表面のｐ型シリコンゲート電極３２で覆われていない部分にホウ素がイオン注入され、第１の拡散領域３６が形成される。前記ゲルマニウムのイオン注入により、シリコン基板表面がアモルファス化（非晶質化）することにより、前記ホウ素のイオン注入により形成される第１の拡散層の深さが浅くなるという効果もある。その後、レジスト３４を除去する。

同様に、ｎウェル１４上の領域をレジスト（不図示）で覆って、批素を基板面に垂直に加速エネルギー５ｋｅＶで１×１０^１５ｃｍ^―2イオン注入する。これにより、図７に示すように、ｐウェル１３表面のｎ型シリコンゲート電極３１で覆われていない部分に批素がイオン注入され、第１の拡散領域３７が形成される。そして、レジストを除去した後、シリコン酸化膜及びシリコン窒化膜の積層膜を表面に堆積した後、異方性エツチバックを行うことで、ｎ型シリコンゲート電極３１及びｐ型シリコンゲート電極３２の側面に側面絶縁膜４０を形成する。ただし、エツチバックの際にマスクシリコン酸化膜２５も除去される。

次に、第１の拡散領域３６と同様の方法で、ホウ素を基板面に垂直に加速エネルギー５ｋｅＶで５×１０^１５ｃｍ^―2イオン注入する。これにより、 図８に示すように、ｎウェル１４表面のｐ型シリコンゲート電極３２及び側面絶縁膜４０で覆われていない部分にホウ素がイオン注入され、第２の拡散領域４１が形成される。また、第１の拡散領域３７と同様の方法で、批素を基板面に垂直に加速エネルギー５ｋｅＶで１×１０^１５ｃｍ^―2イオン注入する。これにより、ｐウェル１３表面のｎ型シリコンゲート電極３１及び側面絶縁膜４０で覆われていない部分に批素がイオン注入され、第２の拡散領域４２が形成される。

次に、１０５０℃で１秒間の熱処理を行う。これにより、イオン注入されたホウ素及び批素が活性化され、図９に示すように、第１のｎ型拡散層４５、第２のｎ型拡散層４６、第１のｐ型拡散層４７、第２のｐ型拡散層４８からなるトランジスタのソース・ドレインが形成される。こうして、ｐウェル１３上にｎチャネル絶縁ゲート電界効果トランジスタ５０、ｎウェル１４上にｐチャネル絶縁ゲート電界効果トランジスタ５１が形成される。

次に、図１０に示すように、第２のｎ型拡散層４６、第２のｐ型拡散層４８、ｎ型シリコンゲート電極３１、ｐ型シリコンゲート電極３２の上に自己整合的にコバルトシリサイド膜５２を形成する。そして、表面にシリコン酸化膜からなる層間絶縁膜５３を堆積し、化学的機械的研磨法により表面を平坦化する。次に、第２のｎ型拡散層４６及び第２のｐ型拡散層４８上に形成されたコバルトシリサイド膜５２に達するコンタクトホールを開口し、タングステンなどの導電体膜を埋め込むことでコンタクトプラグ５４を形成する。銅などからなる配線５５を形成する。なお、図示は省略するが、更に２層以上の多層配線を形成する。

以上の工程により製造された実施の形態１の半導体装置は、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコンを主成分とするゲート電極と、半導体基板に形成されたソース・ドレイン領域とを有する。そして、ゲート電極の側面にゲルマニウムが添加されている。これにより、ゲート側面の空乏層の広がりが抑制され、ゲート長が小さな場合の電流駆動能力を増加することができる。

また、本実施の形態１の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にシリコン膜を堆積する工程と、シリコン膜に不純物を導入する工程と、シリコン膜上にマスク絶縁膜を堆積する工程と、シリコン膜及び前記マスク絶縁膜をパターニングして上面がマスク絶縁膜で覆われたゲート電極を形成する工程と、ゲート電極の側面にゲルマニウムを添加する工程と、半導体基板にソース・ドレイン領域を形成する工程を有する。そして、ゲート電極の側面にゲルマニウムを添加する工程は、前記半導体基板の表面に対して垂直方向よりも傾斜した方向からゲルマニウムをイオン注入する。これにより、ゲート電極の側面の空乏化を十分に低減することができる半導体装置を容易に製造することができ、製造工程の短縮が図られて製造コストが低減される。

また、この半導体装置は、ｎチャネル絶縁ゲート電界効果トランジスタ及びｐチャネル絶縁ゲート電界効果トランジスタを有する。このｎチャネル絶縁ゲート電界効果トランジスタ及びｐチャネル絶縁ゲート電界効果トランジスタは、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコンを主成分とするゲート電極と、半導体基板に形成されたソース・ドレイン領域とを有する。そして、ｐチャネル絶縁ゲート電界効果トランジスタのゲート電極のみ側面にゲルマニウムが添加されている。これにより、ｐチャネル絶縁ゲート電界効果トランジスタではゲート側面の空乏層の広がりを抑制でき、ｎチャネル絶縁ゲート電界効果トランジスタではゲート電極にゲルマニウムが添加されていないため、ゲート電極中にリンを不純物として導入することが可能となり、ｎ型ゲート電極の空乏化が抑制され、電流駆動能力の劣化がない。

ここで、上記の実施の形態１に示す方法にｐチャネル絶縁ゲート電界効果トランジスタのゲート電極の側面にゲルマニウムを添加した場合のゲートの低効率変化は次の表のようになる。ただし、加速エネルギー２ｋｅＶ、ゲルマニウムの注入の深さは約２ｎｍ、アニールすると約５ｎｍの場合を想定する。また、ゲートの幅を１００ｎｍと５０ｎｍの場合について計算している。

この表に示すように、ｐチャネル絶縁ゲート電界効果トランジスタのゲート電極の抵抗の増加をせいぜい３％程度にとどめることができる。

また、ｐ型シリコンゲートとｎ型シリコンゲートに、それぞれゲート全体に均一にゲルマニウムをドープした場合の抵抗値の増加率は、次の表のようになる。

この表に示すようにｎ型シリコンゲートでは、ゲルマニウム濃度に対する抵抗値の増加率が高い。これに対して、本実施の形態１の半導体装置では、ｎチャネル絶縁ゲート電界効果トランジスタのゲート電極にゲルマニウムを注入しないため、ｎチャネル絶縁ゲート電界効果トランジスタのゲート電極の抵抗が増加しない。

実施の形態２．
以下、本発明の実施の形態２における半導体装置の製造方法を図面を用いて説明する。実施の形態１と同様の構成要素には同じ番号を付し、説明を省略する。

まず、図１１に示すように、実施の形態１と同様の方法により、半導体基板１１の表面に、素子分離絶縁膜１２、ｐウェル１３及びｎウェル１４を形成する。次に、半導体基板１１上に、第１の絶縁膜として膜厚１ｎｍのシリコン窒化膜６０を形成する。そして、このシリコン窒化膜６０上に、第２の絶縁膜として膜厚５ｎｍの酸化ハフニウム膜６１の積層膜を形成する。このシリコン窒化膜及び酸化ハフニウム膜６１をゲート絶縁膜とする。次に、この酸化ハフニウム膜６１上に、実施の形態１と同様の方法により、上面がマスクシリコン酸化膜２５で覆われたｎ型シリコンゲート電極３１及びｐ型シリコンゲート電極３２を形成する。

次に、実施の形態１と同様の方法により、ｐウェル上をレジストで覆ってゲルマニウムをイオン注入する。これにより、図１２に示すように、酸化ハフニウム膜６１、ｎウェル１４の表面、ｐ型シリコンゲート電極３２の側面３５及びマスクシリコン酸化膜２５の表面及び側面にゲルマニウムがイオン注入される。ここで、酸化ハフニウム膜６１の膜厚が５ｎｍであるために、ゲルマニウムはシリコン窒化膜６０中には入らない。

次に、図１３に示すように、ウェットエッチングにより、酸化ハフニウム膜６１の露出している部分を除去する。さらに、この工程において、ｎ型シリコンゲート電極３１及びｐ型シリコンゲート電極３２の端部の下の酸化ハフニウム膜６１も除去される。

更に実施の形態１と同様の工程を行うことで、図１４に示す半導体装置が形成される。

以上の工程により製造された実施の形態２の半導体装置は、実施の形態１の半導体装置と同様の効果を有する。さらに、この半導体装置は、第１の絶縁膜とこの第１の絶縁膜上に形成された第２の絶縁膜からなるゲート絶縁膜を有し、第２の絶縁膜はゲート電極の幅よりも狭い。これにより、ゲート絶縁膜中にゲルマニウムが添加されないようにできる。そして、ゲート絶縁膜にゲルマニウムが添加されていないことにより、ゲート絶縁膜の破壊耐圧が向上し、長期間の安定した動作が保証される。

また、本実施の形態２の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜上に前記第１の絶縁膜よりも誘電率の高い第２の絶縁膜を形成する工程と、第２の絶縁膜上にシリコン膜を堆積する工程と、シリコン膜に不純物を導入する工程と、シリコン膜上にマスク絶縁膜を堆積する工程と、シリコン膜及び前記マスク絶縁膜をパターニングして上面がマスク絶縁膜で覆われたゲート電極を形成する工程と、ゲート電極の側面にゲルマニウムを添加する工程と、前記第２の絶縁膜の露出している部分を除去する工程と、半導体基板にソース・ドレイン領域を形成する工程を有する。そして、この第２の絶縁膜の露出している部分を除去する工程において、ゲート電極の端部の下にある第２の絶縁膜も除去する。これにより、実施の形態１の半導体装置の製造方法と同様の効果を有するだけでなく、一旦ゲート絶縁膜中に添加されたゲルマニウムを完全に除去することができる。

実施の形態３．
以下、本発明の実施の形態３おける半導体装置の製造方法を図面を用いて説明する。実施の形態１と同様の構成要素には同じ番号を付し、説明を省略する。

まず、図１５に示すように、実施の形態１と同様の方法により、半導体基板１１の表面に、素子分離絶縁膜１２、ｐウェル１３、ｎウェル１４、ゲート絶縁膜１５、マスクシリコン酸化膜２５、ｎ型多結晶シリコン膜２６及びｐ型多結晶シリコン膜２７を形成する。そして、パターニングしたマスクシリコン酸化膜２５をマスクとして、ｎ型多結晶シリコン膜２６及びｐ型多結晶シリコン膜２７を１２０ｎｍエッチングして３０ｎｍ残す。

次に、図１６に示すように、ＣＶＤ法により膜厚５ｎｍの保護シリコン酸化膜７０を表面に堆積する。そして、ドライエッチングにより保護シリコン酸化膜７０をエツチバックする。これにより、図１７に示すように、ｎ型多結晶シリコン膜２６及びｐ型多結晶シリコン膜２７の側面にのみ保護シリコン酸化膜７０が残る。

次に、マスクシリコン酸化膜２５及び保護シリコン酸化膜７０をマスクとして、ｎ型多結晶シリコン膜２６及びｐ型多結晶シリコン膜２７をエッチングすると、図１８に示すように、ｎ型シリコンゲート電極７１及びｐ型シリコンゲート電極７２を形成する。ただし、このｐ型シリコンゲート電極７２は、その側面の下部７３が及び保護シリコン酸化膜７０に覆われていない。

次に、実施の形態１と同様の方法により、図１９に示すように、レジスト７５をマスクにして、半導体基板１１の表面に対して垂直方向よりも３０°傾斜した４方向から、それぞれ加速エネルギー２ｋｅＶで、ゲルマニウムを５×１０^１５ｃｍ^―2イオン注入する。これにより、ゲルマニウムは、レジスト７５で覆われていないゲート絶縁膜１５、ｎウェル１４の表面、保護シリコン酸化膜７０が堆積されていないｐ型シリコンゲート電極７２の側面の下部７３、保護シリコン酸化膜７０及びマスクシリコン酸化膜２５の表面及び側面に添加される。

更に実施の形態１と同様の工程を行うことで、図２０に示す半導体装置が形成される。

以上の工程により製造された実施の形態３の半導体装置は、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコンを主成分とするゲート電極と、半導体基板に形成されたソース・ドレイン領域とを有する。そして、ゲート電極の側面の下部にゲルマニウムが添加されている。これにより、実施の形態１の半導体装置と同様の効果を有するだけでなく、ゲート電極の上面にゲルマニウムが添加されないために、シリサイド膜の抵抗が減少し、ゲート電極の抵抗が低下して、高速動作が実現する。

また、本実施の形態３の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にシリコン膜を堆積する工程と、シリコン膜に不純物を導入する工程と、シリコン膜上にマスク絶縁膜を堆積する工程と、シリコン膜及び前記マスク絶縁膜をパターニングして上面がマスク絶縁膜で覆われたゲート電極を形成する工程と、ゲート電極の側面の下部にゲルマニウムを添加する工程と、半導体基板にソース・ドレイン領域を形成する工程を有する。これにより、実施の形態１の半導体装置の製造方法と同様の効果を有するだけでなく、さらにゲート電極の抵抗が低い半導体装置を製造することができる。

本発明の実施の形態１における半導体装置の製造方法を示す断面図（１）である。 本発明の実施の形態１における半導体装置の製造方法を示す断面図（２）である。 本発明の実施の形態１における半導体装置の製造方法を示す断面図（３）である。 本発明の実施の形態１における半導体装置の製造方法を示す断面図（４）である。 本発明の実施の形態１における半導体装置の製造方法を示す断面図（５）である。 本発明の実施の形態１における半導体装置の製造方法を示す断面図（６）である。 本発明の実施の形態１における半導体装置の製造方法を示す断面図（７）である。 本発明の実施の形態１における半導体装置の製造方法を示す断面図（８）である。 本発明の実施の形態１における半導体装置の製造方法を示す断面図（９）である。 本発明の実施の形態２における半導体装置を示す断面図である。 本発明の実施の形態２における半導体装置の製造方法を示す断面図（１）である。 本発明の実施の形態２における半導体装置の製造方法を示す断面図（２）である。 本発明の実施の形態２における半導体装置の製造方法を示す断面図（３）である。 本発明の実施の形態２における半導体装置を示す断面図である。 本発明の実施の形態３における半導体装置の製造方法を示す断面図（１）である。 本発明の実施の形態３における半導体装置の製造方法を示す断面図（２）である。 本発明の実施の形態３における半導体装置の製造方法を示す断面図（３）である。 本発明の実施の形態３における半導体装置の製造方法を示す断面図（４）である。 本発明の実施の形態３における半導体装置の製造方法を示す断面図（５）である。 本発明の実施の形態３における半導体装置を示す断面図である。 従来のｐチャネル絶縁ゲート電界効果トランジスタの断面図である。 シリコン膜中にゲルマニウムを添加したゲート電極を有する従来の相補型絶縁ゲート電界効果トランジスタの断面図である。

符号の説明

１１ 半導体基板
１５ ゲート絶縁膜
１６ 多結晶シリコン膜（シリコン膜）
２５ マスクシリコン酸化膜（マスク絶縁膜）
３１ ｎ型シリコンゲート電極（ゲート電極）
３２ ｐ型シリコンゲート電極（ゲート電極）
３５ 側面
５０ ｎチャネル絶縁ゲート電界効果トランジスタ
５１ ｐチャネル絶縁ゲート電界効果トランジスタ
６０ シリコン窒化膜（第１の絶縁膜、ゲート絶縁膜）
６１ 酸化ハフニウム膜（第２の絶縁膜、ゲート絶縁膜）
７１ ｎ型シリコンゲート電極（ゲート電極）
７２ ｐ型シリコンゲート電極（ゲート電極）
７３ 下部

Claims (9)

1. 半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコンを主成分とするゲート電極と、前記半導体基板に形成されたソース・ドレイン領域とを有する半導体装置において、
   前記ゲート電極の側面にゲルマニウムが添加されていることを特徴とする半導体装置。
2. 半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコンを主成分とするゲート電極と、前記半導体基板に形成されたソース・ドレイン領域とを有する半導体装置において、
   前記ゲート電極の側面の下部にゲルマニウムが添加されていることを特徴とする半導体装置。
3. ｎチャネル絶縁ゲート電界効果トランジスタ及びｐチャネル絶縁ゲート電界効果トランジスタを有し、このｎチャネル絶縁ゲート電界効果トランジスタ及びｐチャネル絶縁ゲート電界効果トランジスタは、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコンを主成分とするゲート電極と、前記半導体基板に形成されたソース・ドレイン領域とを有する半導体装置において、
   前記ｐチャネル絶縁ゲート電界効果トランジスタのゲート電極のみ側面にゲルマニウムが添加されていることを特徴とする半導体装置。
4. 前記ゲート絶縁膜は、第１の絶縁膜と、この第１の絶縁膜上に形成された第２の絶縁膜を有し、
   前記第２の絶縁膜は、前記第１の絶縁膜よりも誘電率が高く、前記ゲート電極の幅よりも狭いことを特徴とする請求項１又は２記載の半導体装置。
5. 半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にシリコン膜を堆積する工程と、
   前記シリコン膜に不純物を導入する工程と、
   前記シリコン膜上にマスク絶縁膜を堆積する工程と、
   前記シリコン膜及び前記マスク絶縁膜をパターニングして上面が前記マスク絶縁膜で覆われたゲート電極を形成する工程と、
   前記ゲート電極の側面にゲルマニウムを添加する工程と、
   前記半導体基板にソース・ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
6. 前記前記ゲート電極の側面にゲルマニウムを添加する工程は、前記半導体基板の表面に対して垂直方向よりも傾斜した方向からゲルマニウムをイオン注入することを特徴とする請求項５記載の半導体装置の製造方法。
7. 半導体基板上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に前記第１の絶縁膜よりも誘電率の高い第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜上にシリコン膜を堆積する工程と、
   前記シリコン膜に不純物を導入する工程と、
   前記シリコン膜上にマスク絶縁膜を堆積する工程と、
   前記シリコン膜及び前記マスク絶縁膜をパターニングして上面が前記マスク絶縁膜で覆われたゲート電極を形成する工程と、
   前記ゲート電極の側面にゲルマニウムを添加する工程と、
   前記第２の絶縁膜の露出している部分を除去する工程と、
   前記半導体基板にソース・ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
8. 前記第２の絶縁膜の露出している部分を除去する工程において、前記ゲート電極の端部の下にある前記第２の絶縁膜も除去することを特徴とする請求項７記載の半導体装置の製造方法。
9. 半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にシリコン膜を堆積する工程と、
   前記シリコン膜に不純物を導入する工程と、
   前記シリコン膜上にマスク絶縁膜を堆積する工程と、
   前記シリコン膜及び前記マスク絶縁膜をパターニングして上面が前記マスク絶縁膜で覆われたゲート電極を形成する工程と、
   前記ゲート電極の側面の下部にゲルマニウムを添加する工程と、
   前記半導体基板にソース・ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。

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