WO2009154242A1 - Ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents

Ｍｉｓ型電界効果トランジスタの製造方法 Download PDF

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field effect
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和也 上嶋
公一 八高
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a method for manufacturing a MIS (Metal Insulator Semiconductor) type field effect transistor having no deterioration phenomenon called a short channel effect and low parasitic resistance.
  • MIS Metal Insulator Semiconductor
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the source / drain extension regions have shallow junctions to prevent a MISFET deterioration phenomenon called a short channel effect, and have a large parasitic resistance. Therefore, if the parasitic resistance of the source / drain extension region can be reduced, the performance of the MISFET can be improved.
  • the physical depth of the source / drain extension region that determines the parasitic resistance can be increased while keeping the junction depth that affects the electrical operation of the MISFET shallow, so that the shallow junction and the low parasitic resistance can be achieved. It is possible to achieve both.
  • Patent Document 1 discloses the simplest method. In this method, after a gate electrode made of a polycrystalline semiconductor film is formed on a semiconductor substrate via a gate insulating film, the semiconductor film is selectively deposited only on the semiconductor surface directly by a selective growth method. However, in this method, since the semiconductor film is also deposited on the side surface of the gate electrode, the raised height must be set to be equal to or lower than the gate insulating film in order to prevent a short circuit with the source / drain extension region.
  • Patent Document 2 discloses that the gate electrode material is a metal in order to eliminate such a restriction. In this method, since the gate electrode cannot be formed of a polycrystalline semiconductor, there are significant restrictions.
  • Patent Document 3 discloses these two problems, that is, a method in which the gate electrode is formed of a polycrystalline semiconductor and the raised height is made higher than that of the gate insulating film. That is, after the insulating film is isotropically deposited on the entire surface including the gate electrode, the surface of the semiconductor substrate is exposed by anisotropic etching to form a structure in which only the side surface of the gate electrode is covered with the insulating film spacer. Thereafter, if a semiconductor film is selectively deposited, it is possible to raise the height exceeding the gate insulating film while preventing a short circuit between the gate electrode and the source / drain extension region.
  • the raised front end of the source / drain extension region is separated from the end of the gate electrode by the thickness of the insulating film spacer. Then, the channel and the source / drain extension region are separated from each other, and the parasitic resistance increases. This is called an offset.
  • the offset occurs, the original purpose of reducing the parasitic resistance is lost. If an attempt is made to eliminate the offset by ion implantation or impurity diffusion in order to prevent this, since the junction spreads in the depth direction, the original purpose of reducing the junction depth is still lost.
  • the thickness of the insulating film spacer is a design matter, there is actually a lower limit in terms of process controllability and stability.
  • the anisotropic etching time is too short (about several seconds), the end point cannot be detected, and the substrate must be etched to some extent. This is a phenomenon peculiar to anisotropic etching with a finite selectivity. In this case, an extra semiconductor film must be deposited in order to refill the substrate etching portion, resulting in an increase in cost.
  • the etching depth of the substrate is time-controlled, the final raised height varies depending on the etching rate. In particular, the latter (which causes variations in the final raised height due to variations in the etching rate) is a major problem.
  • FIG. 1 to 4 show a method of forming a raised source / drain extension region (a method disclosed in Patent Document 3) by protecting the gate electrode side wall with a single-layer side wall protective film. This is the most common method for raising the source / drain extension regions.
  • an insulating film 3, a non-doped polycrystalline silicon film 4, and a silicon nitride film 21 are formed (FIG. 1A), and these are patterned. Then, the gate insulating film 6, the gate electrode 22, and the top protective film 23 for protecting the top of the gate electrode from silicon growth are formed (FIG. 1B).
  • a silicon oxide film 24 is deposited on the entire surface of the substrate (FIG. 1C).
  • the film thickness of the silicon oxide film 24 is set to 5 nm or more in consideration of the stability of end point detection during anisotropic dry etching.
  • a sidewall protective film 25 that protects the gate electrode sidewall from silicon growth is formed by anisotropic etching (FIG. 2A).
  • overetching is always performed in consideration of the etching rate and the variation in the thickness of the silicon oxide film 24 in the silicon substrate.
  • Over-etching is to perform etching longer than the etching time expected from the etching rate. Typically, etching is performed for 1.5 times the expected etching time.
  • the silicon substrate is also slightly scraped. This amount of shaving varies depending on the in-plane variation in the thickness of the silicon oxide film 24 and the in-plane variation in the etching rate of the silicon substrate 1. Further, as shown in FIG. 2A, the oxide film inside the element isolation region 2 also recedes.
  • silicon is selectively grown only on the exposed surface of the silicon substrate 1 while doping boron, thereby forming a raised source / drain extension region 10 (FIG. 2B). .
  • a silicon oxide film 11 is deposited on the entire surface of the substrate (FIG. 2C), and sidewall spacers 12 are formed by etch back (FIG. 3A). An oxide film that has not been removed by etching remains as a residual oxide film 26 on the element isolation region 2.
  • boron is ion-implanted into the silicon substrate 1 using the gate electrode 22, the sidewall protective film 25, and the sidewall spacer 12 as a mask to form deep source / drain regions 13 (FIG. 3B). At this time, boron is simultaneously implanted into the gate electrode 22 to become a boron-doped gate electrode 27.
  • the distance between the raised source / drain extension region 10 and the boron doped gate electrode 27 is separated by the thickness of the sidewall protective film 25 (referred to as offset).
  • offset the thickness of the sidewall protective film 25
  • Impurity diffusion region 14 is formed so as to be connected (overlapped) (FIG. 3C). At this time, the impurity diffusion region 14 extends in the depth direction, which is contrary to the purpose of forming a shallow junction.
  • top protective film 23 is removed with phosphoric acid or the like (FIG. 4A).
  • nickel is deposited and heat treatment is performed to cause silicidation reaction between the deep source / drain region 13 and the surface of the boron-doped gate electrode 27 to form nickel silicide layers 15 and 15 ′. Excess nickel is removed (FIG. 4B).
  • the junction becomes deep. If the junction of the source / drain extension regions becomes deep, various MISFET deterioration factors called short channel effects appear.
  • Patent Document 4 discloses a method of reducing the distance between the raised source / drain extension region tip and the gate electrode end.
  • the spacer for protecting the gate side wall has a two-layer structure, and the first layer is L-shaped. After the spacer is formed on the side wall of the gate electrode by anisotropic etching, a portion in contact with the L-shaped first layer substrate is etched in the lateral direction by isotropic etching to form a notch. After that, if the semiconductor film is selectively deposited, the semiconductor film is deposited in the notch portion, so that the distance between the raised portion end and the gate electrode end can be adjusted by the lateral etching amount.
  • 5 to 8 show a method in which the side wall protective film on the side wall of the gate electrode has a two-layer structure, and the tip of the raised source / drain extension region and the end of the gate electrode are brought closer by making a notch in the first layer (Patent Document). 4).
  • an insulating film 3, a non-doped polycrystalline silicon film 4, and a silicon nitride film 21 are formed (FIG. 5A), and these are patterned. Then, the gate insulating film 6, the gate electrode 22, and the top protective film 23 for protecting the top of the gate electrode from silicon growth are formed (FIG. 5B).
  • a silicon oxide film 31 and a silicon nitride film 32 are sequentially deposited on the entire surface of the substrate (FIG. 5C).
  • the film thickness of the silicon oxide film 31 is set to 5 nm or more in consideration of the stability of end point detection during anisotropic dry etching and the spillability of dilute hydrofluoric acid.
  • the film thickness of the silicon nitride film 32 is set to 3 nm or more in consideration of the covering ability of the silicon oxide film 31.
  • sidewall protective films 34 and 35 for protecting the gate electrode sidewall from silicon growth are formed by anisotropic etching (FIG. 6A).
  • over-etching is always performed in consideration of the etching rate and the variation in the film thickness of the silicon oxide film 31 and the silicon nitride film 32 in the silicon substrate.
  • the over-etching is to perform etching longer than the etching time expected from the etching rate, and the etching is typically performed for 1.5 times the expected etching time.
  • the silicon substrate is also slightly scraped. This amount of shaving varies due to in-plane variations in the film thickness of the silicon oxide film 31 and the silicon nitride film 32 and in-plane variations in the etching rate of the silicon substrate 1. Further, as shown in FIG. 6A, the oxide film inside the element isolation region 2 also recedes during the anisotropic etching.
  • the exposed portion of the sidewall protective film 34 is isotropically etched using dilute hydrofluoric acid to form a notch portion 36, and the sidewall protective film 34 ′ in which the exposed portion of the silicon substrate 1 has receded to the vicinity of the gate electrode is formed. It forms (FIG.6 (b)).
  • the notch is also formed in the vicinity of the top of the gate electrode 22 of the side wall protective film 34, but is omitted from FIG.
  • the oxide film in the element isolation region 2 recedes to the same extent as the depth in the lateral direction of the notch portion 36. Further, as shown in FIG. 6B, there is a possibility that the etching proceeds too much due to the variation in the etching rate and the gate electrode exposed portion 37 is generated.
  • silicon is selectively grown only on the exposed surface of the silicon substrate 1 while doping boron to form a raised source / drain extension region 10 (FIG. 6C). .
  • silicon grows in that portion, and a source / drain extension region short-circuit portion 38 is generated.
  • a silicon oxide film 11 is deposited on the entire surface of the substrate (FIG. 7A), and sidewall spacers 12 are formed by etch back (FIG. 7B). An oxide film that has not been removed by etching remains as a residual oxide film 26 on the element isolation region 2.
  • boron is ion-implanted into the silicon substrate 1 using the gate electrode 22, the side wall protective film 34 ′, the side wall protective film 35, and the side wall spacer 12 as a mask to form deep source / drain regions 13 (FIG. 7C). )). At this time, boron is simultaneously implanted into the gate electrode 22 to become a boron-doped gate electrode 27.
  • the distance between the raised source / drain extension region 10 and the boron-doped gate electrode 27 is separated by the film thickness of the sidewall protective film 34 '(referred to as offset). In this case, a large parasitic resistance is generated between the channel immediately below the boron-doped gate electrode 27 of the MISFET and the raised source / drain extension region 10.
  • a deep source / drain extension region 13 is formed so as to connect (overlap) the source / drain extension region and the channel just below the boron-doped gate electrode 27, and then heat treatment is applied to raise the source / drain extension.
  • Impurities are diffused from the extension region 10 to form an impurity diffusion region 14 (FIG. 8A).
  • the impurity diffusion region 14 extends in the depth direction, which is contrary to the purpose of forming a shallow junction.
  • Patent Document 3 FIG. 3C
  • the diffusion distance of the impurity diffusion region 14 is small and the influence is small. .
  • top protective film 23 is removed with phosphoric acid or the like (FIG. 8B).
  • nickel is deposited and heat treatment is performed to cause silicidation reaction between the deep source / drain region 13 and the surface of the boron-doped gate electrode 27 to form nickel silicide layers 15 and 15 ′. Excess nickel is removed (FIG. 8C).
  • the notch portion 36 advances to the portion in contact with the gate electrode 22, and the gate There is a possibility that the electrode 22 is exposed and a gate electrode exposed portion 37 is formed. If the semiconductor film is deposited even though the gate electrode exposed portion 37 exists, the source / drain extension region short-circuit portion 38 is generated, causing a short circuit between the source / drain extension region 10 and the gate electrode 22.
  • the gate electrode exposed portion 37 is likely to occur, and the source / drain extension region short-circuit portion 38 is likely to be formed.
  • the source / drain extension region short-circuit portion 38 is formed, a leak current flows between the source / drain and the gate electrode of the MISFET, and the off characteristics of the MISFET are significantly deteriorated.
  • the distance between the raised tip of the source / drain extension region 10 and the end of the gate electrode 22 must be separated to some extent, and the distance between the tip of the source / drain extension region 10 and the end of the gate electrode 22 is also reduced. It is necessary to set a lower limit in
  • the oxide film etching is performed twice, that is, anisotropic etching at the time of forming the spacer and isotropic etching at the time of forming the notch, the buried oxide film in the element isolation region 2 recedes during this time. Then, depending on the manufacturing method of the MISFET, a short circuit may be caused between the drain electrode and the substrate during the salicide process. As a result, the leakage current increases and the power consumption of the MISFET increases.
  • the present invention has been made in view of such a problem.
  • the MIS can manufacture a MISFET having a shallow junction and low parasitic resistance by bringing the tip of the source / drain extension region and the gate electrode end close to each other with good controllability without short-circuiting.
  • An object of the present invention is to provide a method for manufacturing a type field effect transistor.
  • the present invention provides a method of manufacturing a MIS field effect transistor, which includes a step of forming a gate electrode on a semiconductor substrate through a gate insulating film, and a semiconductor substrate including a gate electrode surface A step of forming an insulating film thereon, a modification step of modifying the portion of the insulating film that covers the surface of the gate electrode so that the etching rate is slow, a portion of the insulating film that is not modified, etc.
  • the present invention provides a method for manufacturing a MIS type field effect transistor, which includes a step of forming a source / drain portion on the basis thereof.
  • a method for manufacturing a MIS field effect transistor capable of manufacturing a MISFET having a shallow junction and low parasitic resistance by bringing the source / drain extension region tip and the gate electrode end close to each other with good controllability without short-circuiting. Can be provided.
  • FIG. It is a figure which shows an example of the process of the manufacturing method of the MIS type
  • FIG. It is a figure which shows an example of the process of the manufacturing method of the MIS type
  • FIG. It is a figure which shows an example of the process of the manufacturing method of the MIS type
  • FIG. It is a figure which shows an example of the process of the manufacturing method of the MIS type
  • FIG. It is a figure which shows an example of the process of the manufacturing method of the MIS type
  • FIG. It is a figure which shows an example of the process of the manufacturing method of the MIS type
  • FIG. It is a figure which shows an example of the process of the manufacturing method of the MIS type
  • FIG. It is a figure which shows an example of the process of the manufacturing method of the MIS type
  • FIG. It is a figure which shows the flow of the manufacturing method of the MIS type
  • the method for manufacturing a MIS field effect transistor includes a step of forming a gate electrode on a semiconductor substrate via a gate insulating film (step S1), and a semiconductor substrate including a gate electrode surface.
  • a step of forming an insulating film thereon step S2
  • a modification step of modifying a portion of the insulating film covering the surface of the gate electrode so as to reduce the etching rate step S3
  • the step of removing the unpolished portion from the surface of the semiconductor substrate by isotropic etching (step S4) and the modified insulating film covering the surface of the gate electrode as a mask are selectively used on the surface of the semiconductor substrate.
  • a step of forming a semiconductor film step S5
  • a step of forming source / drain portions based on the semiconductor film step S6.
  • an etchant having a high selectivity can be used. This is due to the following reason.
  • anisotropic etching is performed in a state where the etchant has a larger kinetic energy in a specific direction in order to produce anisotropy. Therefore, the sputtering effect by a physical action is necessarily included. Therefore, etching always occurs regardless of the material.
  • isotropic etching the etching proceeds purely by the chemical action of the etchant. Therefore, an infinite selection ratio can be taken between different materials. For example, dilute hydrofluoric acid etches the silicon oxide film, but does not etch the silicon substrate at all.
  • the insulating film can be etched with better control than the anisotropic etching, there is no problem that the surface of the semiconductor substrate is etched due to over-etching or the oxide film in the element isolation region is retreated.
  • the shape is formed not by controlling the etching time but by using the difference in the etching rate, unlike the cited document 4, it is not easily affected by variations in the etching rate and the etching time.
  • the insulating film covering the surface of the gate electrode can be formed with high accuracy in a self-aligning manner.
  • FIG. 10 to FIG. 13 show an example of the steps of the method for manufacturing the MIS field effect transistor according to the preferred embodiment of the present invention.
  • boron is added to the non-doped polycrystalline silicon film 4 by ion implantation to convert it into a boron-added polycrystalline silicon film 5 (FIG. 10B).
  • FIGS. 10A to 10C corresponds to the process of step S1 in FIG.
  • a silicon oxide film 8 is deposited on the entire surface of the substrate (FIG. 11A). At this time, it is sufficient that the surface of the gate electrode 7 is not exposed, and there is no lower limit to the thickness of the silicon oxide film 8. For example, a very thin film of about 1.5 nm may be formed.
  • the process shown in FIG. 11A corresponds to the process of step S2 of FIG.
  • boron is diffused from the gate electrode 7 into a portion of the silicon oxide film 8 in contact with the surface of the gate electrode 7 by heat treatment to be modified into a boron-added gate electrode protective film 9 (FIG. 11B).
  • the process shown in FIG. 11B corresponds to the process of step S3 in FIG.
  • dilute hydrofluoric acid can make the etching selectivity between the silicon oxide film and silicon infinite, so that the silicon substrate 1 is not etched. If the concentration of dilute hydrofluoric acid is adjusted to be low, the etching rate of the silicon oxide film can be suppressed sufficiently low, so that the silicon oxide film on the surface of the silicon substrate 1 does not cause the oxide film in the element isolation region 2 to retract. Only 8 can be removed.
  • silicon is selectively grown only on the exposed surface of the silicon substrate 1 while doping boron to form a raised source / drain extension region 10 (FIG. 12A).
  • boron is ion-implanted using the gate electrode 7 as a mask to form a silicon layer doped with boron on the silicon substrate 1.
  • the source / drain extension region 10 may be used. That is, silicon deposition and boron doping may be performed in parallel, or boron may be doped after silicon deposition is completed.
  • the process shown in FIG. 12A corresponds to the process of step S5 in FIG.
  • a silicon oxide film 11 is deposited on the entire surface of the substrate (FIG. 12B), and sidewall spacers 12 are formed by etch back (FIG. 12C).
  • the boron-added gate electrode protective film 9 on the top of the gate electrode is etched together with the silicon oxide film 11.
  • the silicon substrate 1 is doped with boron (for example, by ion implantation) to form deep source / drain regions 13 (FIG. 13). (A)).
  • the horizontal distance between the raised source / drain extension region 10 and the gate electrode 7 is exactly zero and not offset, there is no problem in the operation as the MISFET.
  • the source / drain extension region 10 and the gate electrode 7 are overlapped, the parasitic resistance is further reduced and the MISFET has less variation.
  • nickel is deposited and heat treatment is performed to cause a silicidation reaction between the deep source / drain regions 13 and the surface of the gate electrode 7 to form nickel silicide layers 15 and 15 ′. Excess nickel is removed (FIG. 13C).
  • the manufacturing method of the MIS field effect transistor according to this embodiment uses dilute hydrofluoric acid as an etchant for isotropic etching when the oxide film on the surface of the silicon substrate 1 is removed. At the time of removal, the silicon substrate 1 is not etched. Further, if the concentration of dilute hydrofluoric acid is adjusted to be low, the etching rate of the silicon oxide film can be suppressed sufficiently low, so that the silicon on the surface of the silicon substrate 1 does not cause the oxide film in the element isolation region 2 to recede. Only the oxide film 8 can be removed.
  • the horizontal distance between the raised source / drain extension region 10 and the gate electrode 7 can be made zero without short-circuiting them.
  • the structure of the MISFET manufactured by applying the manufacturing method of the MIS field effect transistor according to the present embodiment (or in the process of manufacturing) includes cross-sectional observation of the transistor with a transmission electron microscope and the like, and EDX (energy dispersive X-ray analysis). It can be confirmed by combining with the composition analysis by the equipment: Energy Dispersive X-ray spectrometer.
  • the said embodiment is an example of suitable implementation of this invention, and this invention is not limited to this.
  • boron is used as an impurity for slowing the etching rate, but nitrogen may be used.
  • nitrogen may be used.
  • the properties are close to those of the silicon nitride film, so that the etching selectivity can be obtained by hydrofluoric acid. That is, if impurities that can be modified into films having different scientific properties and an etchant that can reflect the difference in the scientific properties as an etching selectivity are used in combination, the types of impurities and etchants are arbitrary.
  • the nickel silicide layer is formed in the source / drain region.
  • the source / drain region having a sufficiently small resistance component can be formed, the nickel silicide layer is not necessarily provided.
  • a P-channel type MISFET is taken as an example.
  • an N-channel type MISFET can be formed by changing impurities doped in the silicon substrate and the source / drain extension regions. As described above, the present invention can be variously modified.

Abstract

　ソース・ドレイン拡張領域先端とゲート電極端とを短絡させることなく制御性良く接近させて、接合が浅く且つ寄生抵抗が低いＭＩＳＦＥＴを製造できるＭＩＳ型電界効果トランジスタの製造方法を提供する。 　半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程（Ｓ１）と、ゲート電極表面を含む半導体基板上に絶縁膜を形成する工程（Ｓ２）と、絶縁膜のゲート電極の表面を覆う部分を、エッチング速度が遅くなるように改質する工程（Ｓ３）と、絶縁膜の改質されていない部分を、等方性エッチングによって半導体基板表面上から除去する工程（Ｓ４）と、改質された絶縁膜をマスクとして、半導体基板の表面上に選択的に半導体膜を形成する工程（Ｓ５）と、半導体膜を基にソース・ドレイン部を形成する工程と（Ｓ６）を有する。

Description

ＭＩＳ型電界効果トランジスタの製造方法
　本発明は、半導体装置に関し、特に、短チャネル効果と呼ばれる劣化現象が無く、寄生抵抗も低いＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタの製造方法に関する。
　近年、情報通信機器の発達に伴い、ＬＳＩに要求される処理能力はますます高くなっており、ＭＩＳ型電界効果トランジスタの高速化が図られている。この高速化は主として構造の微細化によって進められてきたが、物理的な要因からゲート絶縁膜の薄膜化が困難になっている。（以下、ＭＩＳ型電界効果トランジスタのことをＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とも表記する。）
　このため、ＭＩＳＦＥＴの寄生抵抗を減らし、特性を向上させることが重要となってきている。特に、ソース・ドレイン拡張領域は、短チャネル効果と呼ばれるＭＩＳＦＥＴの劣化現象を防ぐために接合を浅くしており、寄生抵抗は大きい。従って、ソース・ドレイン拡張領域の寄生抵抗を減らすことができれば、ＭＩＳＦＥＴの性能を向上させられる。
　一方、接合を浅く保ちつつ、ソース・ドレイン領域の寄生抵抗を低減させる方法としては、ソース・ドレイン拡張領域のせり上げ技術が知られている。この技術によれば、ＭＩＳＦＥＴの電気的な動作に影響を与える接合深さは浅く保ちつつ、寄生抵抗を決めるソース・ドレイン拡張領域の物理的な厚さを厚くできるため、浅い接合と低い寄生抵抗とを両立させることが可能となる。
　ソース・ドレイン拡張領域をせり上げる方法については、特許文献１～４に開示されている。
　特許文献１には最も簡単な方法が開示されている。半導体基板上にゲート絶縁膜を介して多結晶半導体膜からなるゲート電極を形成した後、そのまま直接、選択成長法によって半導体表面のみに選択的に半導体膜を堆積する方法である。ただし、この方法では、ゲート電極側面にも半導体膜が堆積するため、ソース・ドレイン拡張領域との短絡を防ぐため、せり上げ高さはゲート絶縁膜以下に設定しなければならない。
　特許文献２には、このような制限を解消するために、ゲート電極材料を金属とすることが開示されている。この方法では、ゲート電極を多結晶半導体で形成できなくなるため、大きな制約を伴う。
　特許文献３には、これらの二つの課題点、すなわち、多結晶半導体でゲート電極を形成しつつ、せり上げ高さをゲート絶縁膜以上とする方法が開示されている。すなわち、絶縁膜をゲート電極を含む全面に等方的に堆積後、異方性エッチングにより半導体基板表面を露出させ、ゲート電極の側面のみ絶縁膜スペーサで被覆された構造を形成する。その後、選択的に半導体膜を堆積すれば、ゲート電極とソース・ドレイン拡張領域との短絡を防ぎつつ、ゲート絶縁膜を超える高さのせり上げが可能である。
　しかし、特許文献３に開示される方法は、せり上げたソース・ドレイン拡張領域先端がゲート電極端から絶縁膜スペーサ膜厚分だけ離れてしまう。すると、チャネルとソース・ドレイン拡張領域とが離れてしまい、寄生抵抗が大きくなる。これは、オフセットと呼ばれている。オフセットが生じると、寄生抵抗を小さくするという当初の目的が損なわれる。これを防ぐために、イオン注入や不純物拡散によってオフセットを解消しようとすれば、深さ方向にも接合が広がってしまうため、接合深さを浅くするという当初の目的がやはり損なわれてしまう。
　したがって、特許文献３に開示される方法では、絶縁膜スペーサ膜厚をできるだけ薄くすることが重要となる。絶縁膜スペーサの膜厚は設計事項ではあるが、プロセス制御性や安定性の観点で、実際には下限が存在する。例えば、絶縁膜スペーサの膜厚が２ｎｍ以下になると、異方性エッチングの時間が短すぎて（数秒程度）終点検出できず、基板をある程度エッチングせざるを得ない。これは、選択比が有限の異方性エッチング特有の現象である。この場合、基板エッチング分を埋め戻すために半導体膜を余計に堆積しなくてはならないため、コストアップを招く。また、基板のエッチング深さは時間制御になるため、エッチング速度の変動によって最終的なせり上げ高さにばらつきを生じることとなる。特に、後者（エッチング速度の変動によって最終的なせり上げ高さにばらつきを生じること）は大きな問題である。
　図１～図４は、ゲート電極側壁を単層の側壁保護膜で保護することによって、せり上げソース・ドレイン拡張領域を形成する方法（特許文献３に開示される方法）を示している。これは、ソース・ドレイン拡張領域をせり上げる方法としては、最も一般的な方法である。
　まず、シリコン基板１に酸化膜を埋め込んだ素子分離領域２を形成した後、絶縁膜３、ノンドープ多結晶シリコン膜４、シリコン窒化膜２１を成膜し（図１（ａ））、これらをパターニングして、ゲート絶縁膜６とゲート電極２２とゲート電極頭頂部をシリコン成長から保護する頭頂部保護膜２３とを形成する（図１（ｂ））。
　次に、基板全面にシリコン酸化膜２４を堆積する（図１（ｃ））。ここで、シリコン酸化膜２４の膜厚は、異方性ドライエッチングの際の終点検出の安定性を考慮し、５ｎｍ以上に設定する。その後、ゲート電極側壁をシリコン成長から保護する側壁保護膜２５を異方性エッチングによって形成する（図２（ａ））。
　この際、エッチング速度とシリコン酸化膜２４のシリコン基板内での膜厚のばらつきとを考慮し、オーバエッチングを必ず行う。オーバエッチングとは、エッチング速度から予想されるエッチング時間よりも長くエッチングを行うことである。典型的には、予想エッチング時間の１．５倍の時間、エッチングを行う。
　なお、異方性エッチングの場合、シリコン基板１とシリコン酸化膜２４とのエッチング選択比が有限のため、シリコン基板も少し削れてしまう。この削れ量は、シリコン酸化膜２４の膜厚の面内ばらつきとシリコン基板１のエッチング速度の面内ばらつきとの影響を受けてばらつく。また、図２（ａ）に示すように、素子分離領域２内部の酸化膜も後退する。
　次に、選択成長法を用いて、シリコン基板１の露出面のみに、ボロンをドーピングしながらシリコンを選択的に成長させ、せり上げソース・ドレイン拡張領域１０を形成する（図２（ｂ））。
　次に、基板全面にシリコン酸化膜１１を堆積し（図２（ｃ））、エッチバックによってサイドウォールスペーサ１２を形成する（図３（ａ））。なお、素子分離領域２上にはエッチングによって除去されなかった酸化膜が残留酸化膜２６として残存する。
　その後、ゲート電極２２と側壁保護膜２５とサイドウォールスペーサ１２とをマスクとして、シリコン基板１にボロンをイオン注入し、深いソース・ドレイン領域１３を形成する（図３（ｂ））。このとき、ゲート電極２２にも同時にボロンが注入され、ボロンドープゲート電極２７となる。
　このようにしてボロンドープゲート電極２７を形成すると、せり上げソース・ドレイン拡張領域１０とボロンドープゲート電極２７との距離が、側壁保護膜２５の膜厚分だけ離れてしまう（オフセットという）。この場合、ＭＩＳＦＥＴのボロンドープゲート電極２７直下のチャネルとせり上げソース・ドレイン拡張領域１０との間に大きな寄生抵抗が生じてしまう。
　これを防ぐために、深いソース・ドレイン拡張領域１３を形成後、熱処理を加えて、せり上げソース・ドレイン拡張領域１０から不純物を拡散させ、ソース・ドレイン拡張領域１０とボロンドープゲート電極２７直下のチャネルとをつなぐ（オーバラップ）ように不純物拡散領域１４を形成する（図３（ｃ））。この時、不純物拡散領域１４は、深さ方向にも広がるため、浅い接合を形成するという目的に反することとなる。
　次に、リン酸などで頭頂部保護膜２３を除去する（図４（ａ））。次に、ニッケルを堆積して熱処理を行い、深いソース・ドレイン領域１３と、ボロンドープゲート電極２７の表面とでシリサイド化反応を起こさせ、ニッケルシリサイド層１５、１５’を形成する。なお、余剰のニッケルは除去する（図４（ｂ））。
　図４（ｂ）に示す構造では、ボロンドープゲート電極２７の側壁が側壁保護膜２５で保護されているため、せり上げソース・ドレイン拡張領域１０とゲートボロンドープゲート電極２７とが短絡することが無い。
　ただし、せり上げソース・ドレイン拡張領域１０とボロンドープゲート電極２７とをオーバラップさせようとすると、接合が深くなってしまう。ソース・ドレイン拡張領域の接合が深くなれば、短チャネル効果と呼ばれる様々なＭＩＳＦＥＴの劣化要因が出現する。
　特許文献４には、せり上げたソース・ドレイン拡張領域先端とゲート電極端との距離を縮める方法が開示されている。ゲート側壁を保護するスペーサを２層構造とし、１層目はＬ字型とする。異方性エッチングでゲート電極側壁にスペーサを形成後、等方性エッチングでＬ字型の１層目の基板と接する部分を横方向にエッチングし、ノッチを形成する。その後、選択的に半導体膜を堆積すれば、ノッチ部分に半導体膜が堆積するため、横方向エッチング量で、せり上げ部端とゲート電極端との距離を調整できる。
　図５～図８は、ゲート電極側壁の側壁保護膜を２層構造とし、１層目にノッチを入れることによって、せり上げソース・ドレイン拡張領域先端とゲート電極端とを接近させる方法（特許文献４に開示される方法）を示している。
　まず、シリコン基板１に酸化膜を埋め込んだ素子分離領域２を形成した後、絶縁膜３、ノンドープ多結晶シリコン膜４、シリコン窒化膜２１を成膜し（図５（ａ））、これらをパターニングして、ゲート絶縁膜６とゲート電極２２とゲート電極頭頂部をシリコン成長から保護する頭頂部保護膜２３とを形成する（図５（ｂ））。
　次に、基板全面にシリコン酸化膜３１とシリコン窒化膜３２とを順に堆積する（図５（ｃ））。ここで、シリコン酸化膜３１の膜厚は、異方性ドライエッチングの際の終点検出の安定性及び希フッ酸の薬液回り込み性を考慮し、５ｎｍ以上に設定する。シリコン窒化膜３２の膜厚は、シリコン酸化膜３１の被覆能力を考慮して３ｎｍ以上に設定する。その後、ゲート電極側壁をシリコン成長から保護する側壁保護膜３４、３５を、異方性エッチングによって形成する（図６（ａ））。
　この際、エッチング速度とシリコン酸化膜３１及びシリコン窒化膜３２のシリコン基板内での膜厚のばらつきとを考慮し、オーバエッチングを必ず行う。上記のように、オーバエッチングとは、エッチング速度から予想されるエッチング時間よりも長くエッチングを行うことであり、典型的には、予想エッチング時間の１．５倍の時間、エッチングを行う。
　また、異方性エッチングの場合、シリコン基板１とシリコン酸化膜３１とのエッチング選択比が有限であるため、シリコン基板も少し削れてしまう。この削れ量は、シリコン酸化膜３１及びシリコン窒化膜３２の膜厚の面内ばらつきとシリコン基板１のエッチング速度の面内ばらつきとの影響を受けてばらつく。また、図６（ａ）に示すように、素子分離領域２内部の酸化膜も異方性エッチングの際に後退する。
　次に、希フッ酸を用いて側壁保護膜３４の露出部を等方的にエッチングしてノッチ部３６を形成し、シリコン基板１の露出部がゲート電極近傍まで後退した側壁保護膜３４’を形成する（図６（ｂ））。なお、実際には、ノッチは側壁保護膜３４のゲート電極２２の頭頂部近傍にも形成されるが、図６（ｃ）以降では説明の簡略化のため省略する。
　ノッチ部３６を形成する際には、ノッチ部３６の横方向深さと同程度、素子分離領域２内の酸化膜が後退する。また、図６（ｂ）に示すように、エッチング速度のばらつきでエッチングが進みすぎてゲート電極露出部３７が生じる可能性がある。
　次に、選択成長法を用いて、シリコン基板１の露出面のみに、ボロンをドーピングしながらシリコンを選択的に成長させ、せり上げソース・ドレイン拡張領域１０を形成する（図６（ｃ））。この際、ゲート電極露出部３７が存在していると、その部分にもシリコンが成長してしまい、ソース・ドレイン拡張領域短絡部３８が生じる。
　次に、基板全面にシリコン酸化膜１１を堆積させ（図７（ａ））、エッチバックによってサイドウォールスペーサ１２を形成する（図７（ｂ））。なお、素子分離領域２上にはエッチングによって除去されなかった酸化膜が残留酸化膜２６として残存する。
　その後、ゲート電極２２と側壁保護膜３４’と側壁保護膜３５とサイドウォールスペーサ１２とをマスクとして、シリコン基板１にボロンをイオン注入し、深いソース・ドレイン領域１３を形成する（図７（ｃ））。この時、ゲート電極２２にも同時にボロンが注入され、ボロンドープゲート電極２７となる。
　このようにしてボロンドープゲート電極２７を形成すると、せり上げソース・ドレイン拡張領域１０とボロンドープゲート電極２７との距離が、側壁保護膜３４’の膜厚分だけ離れてしまう（オフセットという）。この場合、ＭＩＳＦＥＴのボロンドープゲート電極２７直下のチャネルとせり上げソース・ドレイン拡張領域１０との間に大きな寄生抵抗が生じてしまう。
　これを防ぐために、ソース・ドレイン拡張領域とボロンドープゲート電極２７直下のチャネルとをつなぐ（オーバラップ）ように、深いソース・ドレイン拡張領域１３を形成後、熱処理を加えて、せり上げソース・ドレイン拡張領域１０から不純物を拡散させ、不純物拡散領域１４を形成する（図８（ａ））。この時、不純物拡散領域１４は、深さ方向にも広がるため、浅い接合を形成するという目的に反することとなる。ただし、特許文献３（図３（ｃ））と比較すると、せり上げソース・ドレイン拡張領域１０とボロンドープゲート電極２７との距離が近いため、不純物拡散領域１４の拡散距離は小さく、影響も小さい。
　次に、リン酸などで頭頂部保護膜２３を除去する（図８（ｂ））。次に、ニッケルを堆積して熱処理を行い、深いソース・ドレイン領域１３と、ボロンドープゲート電極２７の表面とでシリサイド化反応を起こさせ、ニッケルシリサイド層１５、１５’を形成する。なお、余剰のニッケルは除去する（図８（ｃ））。
特開平７－８６５７９号公報 特開平３－０５０７７１号公報 特開２００７－３１１３７６号公報 特開２０００－４９３４８号公報
　しかし、特許文献４に開示される方法のように、ノッチ構造を用いることは、量産上問題がある。まず、ノッチの深さはエッチングの時間で制御するため、エッチング速度にウエハ面内ばらつきがあると、ノッチ深さにばらつきを生じやすい。これは、特許文献３の問題とも共通するプロセス上の課題である。
　また、シリコン酸化膜２４をオーバエッチングする際にシリコン基板１が削れることも問題である。すなわち、シリコン基板１のエッチング分を埋め戻すために、シリコン膜を余計に堆積しなくてはならないため、コストアップを招く。また、シリコン基板１のエッチング深さのばらつきのため、最終的なせり上げ高さにばらつきが生じることとなる。これらは、ＭＩＳＦＥＴの特性のばらつきを引き起こし、歩留まりを低下させる。これらのことは、異方性エッチングで形状を形成する限り必ず生じる問題である。
　特に、せり上げたソース・ドレイン拡張領域１０先端とゲート電極２２端との距離をぎりぎりまで近づけるためにノッチ部３６の深さを深くすれば、ゲート電極２２と接する部分までノッチが進行し、ゲート電極２２が露出してゲート電極露出部３７が形成される可能性がある。ゲート電極露出部３７が存在しているにもかかわらず半導体膜を堆積すれば、ソース・ドレイン拡張領域短絡部３８が生成され、ソース・ドレイン拡張領域１０とゲート電極２２との短絡を引き起こす。上記の製造方法例では、ノッチ部３６の形成がエッチング時間制御で行われるため、ゲート電極露出部３７が生じやすく、ひいてはソース・ドレイン拡張領域短絡部３８が形成されやすい。ソース・ドレイン拡張領域短絡部３８が形成されると、ＭＩＳＦＥＴのソース・ドレインとゲート電極間にリーク電流が流れ、ＭＩＳＦＥＴのオフ特性が著しく劣化する。
　これを防ごうとすれば、せり上げたソース・ドレイン拡張領域１０先端とゲート電極２２端との距離をある程度離さざるを得ず、やはりソース・ドレイン拡張領域１０先端とゲート電極２２端との距離に下限を設ける必要がでてくる。
　また、酸化膜エッチングが、スペーサ形成時の異方性エッチングと、ノッチ形成時の等方性エッチングとの２回行われるため、この間に素子分離領域２内の埋め込み酸化膜が後退する。すると、ＭＩＳＦＥＴの製造方法によっては、サリサイドプロセス時にドレイン電極と基板との間で短絡を引き起こす場合がある。これによって、リーク電流が増加し、ＭＩＳＦＥＴの消費電力が増加してしまう。
　このように、各特許文献開示される方法では、せり上げたソース・ドレイン拡張領域先端とゲート電極端とを近づけるのに限界があり、寄生抵抗を低減することと、接合深さを浅くすることとにトレードオフの関係が生じる。また、上記のように製造プロセスに起因するいくつかの課題も生じる。
　本発明は係る問題に鑑みてなされたものであり、ソース・ドレイン拡張領域先端とゲート電極端とを短絡させることなく制御性良く接近させて、接合が浅く且つ寄生抵抗が低いＭＩＳＦＥＴを製造できるＭＩＳ型電界効果トランジスタの製造方法を提供することを目的とする。
　本発明は、上記目的を達成するために、ＭＩＳ型電界効果トランジスタを製造する方法であって、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極表面を含む半導体基板上に絶縁膜を形成する工程と、絶縁膜のうちゲート電極の表面を覆う部分を、エッチング速度が遅くなるように改質する改質工程と、絶縁膜の改質されていない部分を、等方性エッチングによって半導体基板表面上から除去する工程と、ゲート電極の表面を覆う改質された絶縁膜をマスクとして、半導体基板の表面上に選択的に半導体膜を形成する工程と、半導体膜を基にソース・ドレイン部を形成する工程とを有することを特徴とするＭＩＳ型電界効果トランジスタの製造方法を提供するものである。
　本発明によれば、ソース・ドレイン拡張領域先端とゲート電極端とを短絡させることなく制御性良く接近させて、接合が浅く且つ寄生抵抗が低いＭＩＳＦＥＴを製造できるＭＩＳ型電界効果トランジスタの製造方法を提供できる。
特許文献３に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献３に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献３に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献３に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献４に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献４に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献４に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献４に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 本発明に係るＭＩＳ型電界効果トランジスタの製造方法の流れを示す図である。 本発明の好適な実施の形態に係るＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 本発明の好適な実施の形態に係るＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 本発明の好適な実施の形態に係るＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 本発明の好適な実施の形態に係るＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。
　図９に示すように、本発明に係るＭＩＳ型電界効果トランジスタの製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程（ステップＳ１）と、ゲート電極表面を含む半導体基板上に絶縁膜を形成する工程（ステップＳ２）と、絶縁膜のうちゲート電極の表面を覆う部分を、エッチング速度が遅くなるように改質する改質工程（ステップＳ３）と、絶縁膜の改質されていない部分を、等方性エッチングによって半導体基板表面上から除去する工程（ステップＳ４）と、ゲート電極の表面を覆う改質された絶縁膜をマスクとして、半導体基板の表面上に選択的に半導体膜を形成する工程（ステップＳ５）と、半導体膜を基にソース・ドレイン部を形成する工程と（ステップＳ６）とを有する。
　本発明によれば、半導体基板表面の絶縁膜のエッチングを等方性エッチングで行えるため、選択比が高いエッチャントを使用できる。
　これは、次の理由による。まず、異方性エッチングは、異方性を出すために、エッチャントが特定方向により大きな運動エネルギーを持つ状態で行われる。従って、物理的作用によるスパッタリング効果を必ず含む。よって、どのような材料であろうとエッチングは必ず生じる。
　一方、等方性エッチングの場合、純粋にエッチャントの化学的作用のみでエッチングが進行する。従って、異種材料間で無限大の選択比をとることが可能である。例えば、希フッ酸はシリコン酸化膜をエッチングするが、シリコン基板は全くエッチングしない。
　選択比が高いエッチャントを使用できる結果、半導体基板表面がエッチングされる問題がないため、ゲート電極表面を自己整合的に覆う酸化膜の膜厚を十分薄くできる。従って、ゲート電極とせり上げソース・ドレイン拡張領域との距離を十分に近づけた構造を、両者を短絡させること無く簡便に実現できる。
　また、異方性エッチングに比べて絶縁膜を制御良くエッチングできるため、オーバエッチングに伴って半導体基板の表面がエッチングされる問題や、素子分離領域内の酸化膜が後退する問題も生じない。
　さらに、エッチング時間の制御ではなく、エッチング速度の差を利用して形状を形成するため、引用文献４とは異なり、エッチング速度やエッチング時間のばらつきの影響を受けにくい。
　また、ゲート電極に接する絶縁膜のみ選択的にエッチング速度を遅くできるため、ゲート電極表面を覆う絶縁膜を高精度に自己整合的に形成できる。
　これらの効果により、ゲート電極とせり上げソース・ドレイン拡張領域との距離を十分に近づけた構造を、両者を短絡させることなく、安定的にかつ簡便に実現できる。この結果、寄生抵抗が低く、短チャネル効果が出現せず、なおかつばらつきの小さいＭＩＳＦＥＴを作成可能となる。
　以下、本発明の好適な実施の形態について説明する。
　図１０～図１３に、本発明の好適な実施の形態に係るＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す。
　まず、シリコン基板１に、酸化膜を埋め込んだ素子分離領域２を形成した後、絶縁膜３、ノンドープ多結晶シリコン膜４を成膜する（図１０（ａ））。その後、ノンドープ多結晶シリコン膜４にイオン注入法によってボロンを添加し、ボロン添加多結晶シリコン膜５に変換する（図１０（ｂ））。
　次に、これらをパターニングして、ゲート絶縁膜６とゲート電極７とを形成する（図１０（ｃ））。図１０（ａ）～（ｃ）に示す各工程は、図９のステップＳ１の処理に相当する。
　次に、基板全面にシリコン酸化膜８を堆積する（図１１（ａ））。この際、ゲート電極７の表面が露出してさえいなければ良く、シリコン酸化膜８の膜厚に下限はない。例えば、１．５ｎｍ程度の非常に薄い膜を形成しても構わない。図１１（ａ）に示す工程は、図９のステップＳ２の処理に相当する。
　その後、熱処理により、シリコン酸化膜８のゲート電極７表面と接する部分にゲート電極７からボロンを拡散させ、ボロン添加ゲート電極保護膜９に改質する（図１１（ｂ））。図１１（ｂ）に示す工程は、図９のステップＳ３の処理に相当する。
　その後、シリコン基板１の表面のシリコン酸化膜８のみを希フッ酸によって選択的に除去する（図１１（ｃ））。すなわち、ボロン添加シリコン酸化膜のエッチング速度が、ボロンがドープされていないシリコン酸化膜に比べて小さくなるため、エッチング時間を調節することにより、ゲート電極の表面のみ自己整合的にシリコン酸化膜で被覆された構造を形成できる。このような技術は、特開昭５６－０４２３４６号公報や、「ジャーナル・オブ・ザ・コリアン・フィジカル・ササイアティ（Journal of the Korean Physical Society）」、韓国、１９９８、１１月、vol.33、p.S99、に開示されている。図１１（ｃ）に示す工程は、図９のステップＳ４の処理に相当する。
　なお、希フッ酸は、シリコン酸化膜とシリコンとのエッチング選択比を無限大にできるので、シリコン基板１のエッチングは起こらない。また、希フッ酸の濃度を低く調整すれば、シリコン酸化膜のエッチング速度を十分低く抑えられるため、素子分離領域２の酸化膜の後退を起こすことなく、シリコン基板１の表面上のシリコン酸化膜８のみを除去可能である。
　次に、選択成長法を用いて、シリコン基板１の露出面のみに、ボロンをドーピングしながらシリコンを選択的に成長させ、せり上げソース・ドレイン拡張領域１０を形成する（図１２（ａ））。なお、シリコン基板１の露出面にノンドープのシリコンを成長させた後に、ゲート電極７をマスクとしてボロンをイオン注入することによって、シリコン基板１上にボロンがドープされたシリコン層を形成してせり上げソース・ドレイン拡張領域１０としても良い。すなわち、シリコンの堆積とボロンのドーピングとを並行して行っても良いし、シリコンを堆積し終えた後でボロンをドーピングしても良い。図１２（ａ）に示す工程は、図９のステップＳ５の処理に相当する。
　次に、基板全面にシリコン酸化膜１１を堆積させ（図１２（ｂ））、エッチバックによって、サイドウォールスペーサ１２を形成する（図１２（ｃ））。この際、ゲート電極頭頂部上のボロン添加ゲート電極保護膜９は、シリコン酸化膜１１とともにエッチングされる。
　その後、ゲート電極７とボロン添加ゲート電極保護膜９とサイドウォールスペーサ１２とをマスクとして、シリコン基板１にボロンをドーピングし（例えばイオン注入で）、深いソース・ドレイン領域１３を形成する（図１３（ａ））。
　せり上げソース・ドレイン拡張領域１０とゲート電極７の水平方向の距離は、ちょうどゼロでオフセットしていないため、ＭＩＳＦＥＴとしての動作に問題は無い。ただし、ソース・ドレイン拡張領域１０とゲート電極７とをオーバラップさせた方が、寄生抵抗がさらに小さく、ばらつきの少ないＭＩＳＦＥＴとなる。
　このため、深いソース・ドレイン領域１３を形成した後、熱処理を加えて、せり上げソース・ドレイン拡張領域１０から不純物を拡散させ、不純物拡散領域１４を形成する（図１３（ｂ））。この時、不純物拡散領域１４は、深さ方向にも広がるため、接合が深くなる。ただし、オーバラップを実現するために必要となる不純物拡散領域１４の広がりは、特許文献３や特許文献４と比較して遙かに小さいため、接合深さはほとんど深くはならず、短チャネル効果と呼ばれる劣化要因は生じない。
　図１２（ｂ）～図１３（ｂ）に示す工程は、図９のステップＳ６の処理に相当する。
　次に、ニッケルを堆積させて熱処理を行い、深いソース・ドレイン領域１３と、ゲート電極７の表面とでシリサイド化反応を起こさせ、ニッケルシリサイド層１５、１５’を形成する。なお、余剰のニッケルは除去する（図１３（ｃ））。
　以上のように、本実施形態に係るＭＩＳ型電界効果トランジスタの製造方法は、シリコン基板１の表面の酸化膜を除去する際の等方性エッチングのエッチャントとして希フッ酸を用いたため、酸化膜を除去する際にシリコン基板１はエッチングされない。また、希フッ酸の濃度を低く調整すれば、シリコン酸化膜のエッチング速度を十分に低く抑えられるため、素子分離領域２内の酸化膜の後退を起こすことなく、シリコン基板１の表面上のシリコン酸化膜８のみ除去可能である。
　また、せり上げソース・ドレイン拡張領域１０とゲート電極７との水平方向の距離を、両者を短絡させることなくゼロとできる。
　これらにより、寄生抵抗が小さく、ばらつきが少なく、短チャネル効果が出現しないＭＩＳＦＥＴを形成可能である。
　本実施形態に係るＭＩＳ型電界効果トランジスタの製造方法を適用して製造した（又は製造途中の）ＭＩＳＦＥＴの構造は、透過型電子顕微鏡などによるトランジスタの断面観察と、ＥＤＸ（エネルギー分散型Ｘ線分析装置：Energy Dispersive X-ray spectrometer）などによる組成分析とを組み合わせることにより、確認可能である。
　なお、上記実施形態は本発明の好適な実施の一例であり、本発明はこれに限定されることはない。
　例えば、上記実施形態においては、エッチング速度を遅くする不純物としてボロンを用いたが、窒素を用いても良い。シリコン酸化膜に窒素が添加されると、シリコン窒化膜に性質が近くなるため、フッ酸によってエッチング選択比を取れるようになる。すなわち、科学的性質の異なる膜に改質できる不純物と、その科学的性質の違いをエッチング選択比として反映できるエッチャントとを組み合わせて用いるのであれば、不純物及びエッチャントの種類は任意である。
　また、エッチング速度を遅くする不純物をシリコン酸化膜に取り込ませる方法として、上記実施形態においては熱拡散を用いているが、酸化反応を利用することも可能である。ボロンを含む多結晶シリコンゲート電極の表面を酸化すれば、ボロンを含む酸化膜が自動的に形成される。
　また、上記実施形態においては、ソース・ドレイン領域にニッケルシリサイド層を形成しているが、抵抗成分が十分に小さいソース・ドレイン領域を形成できるのであれば、必ずしもニッケルシリサイド層を設ける必要はない。
　また、上記の説明においてはＰチャネル型のＭＩＳＦＥＴを例としたが、シリコン基板やソース・ドレイン拡張領域にドープする不純物を変えることにより、Ｎチャネル型ＭＩＳＦＥＴを作成可能であることは言うまでもない。
　このように、本発明は様々な変形が可能である。
　この出願は、２００８年６月１８日に出願された日本出願特願２００８－１５８９５６を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１　　シリコン基板
　２　　素子分離領域
　３　　絶縁膜
　４　　ノンドープ多結晶シリコン膜
　５　　ボロン添加多結晶シリコン膜
　６　　ゲート絶縁膜
　７、２２　　ゲート電極
　８　　シリコン酸化膜
　９　　ボロン添加ゲート電極保護膜
　１０　　せり上げソース・ドレイン拡張領域
　１１、２４、３１　　シリコン酸化膜
　１２　　サイドウォールスペーサ
　１３　　深いソース・ドレイン領域
　１４　　不純物拡散領域
　１５、１５’　　ニッケルシリサイド層
　２１、３２　　シリコン窒化膜
　２３　　頭頂部保護膜
　２５、３４、３５　　側壁保護膜
　２６　　残留酸化膜
　２７　　ボロンドープゲート電極
　３４’　　後退した側壁保護膜
　３６　　ノッチ部
　３７　　ゲート電極露出部
　３８　　ソース・ドレイン拡張領域短絡部
 
 

Claims (12)

  1. 　ＭＩＳ型電界効果トランジスタを製造する方法であって、
    　半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記ゲート電極表面を含む半導体基板上に絶縁膜を形成する工程と、
    　前記絶縁膜のうち前記ゲート電極の表面を覆う部分を、エッチング速度が遅くなるように改質する改質工程と、
    　前記絶縁膜の改質されていない部分を、等方性エッチングによって前記半導体基板表面上から除去する工程と、
    　前記ゲート電極の表面を覆う前記改質された絶縁膜をマスクとして、前記半導体基板の表面上に選択的に半導体膜を形成する工程と、
    　前記半導体膜を基にソース・ドレイン部を形成する工程とを有することを特徴とするＭＩＳ型電界効果トランジスタの製造方法。
  2. 　前記半導体膜を形成する際に、第１の不純物をドーピングしながら成膜することを特徴とする請求項１記載のＭＩＳ型電界効果トランジスタの製造方法。
  3. 　前記半導体膜の成膜後、前記ゲート電極をマスクとして、前記半導体層に第１の不純物をドーピングすることを特徴とする請求項１記載のＭＩＳ型電界効果トランジスタの製造方法。
  4. 　前記ソース・ドレイン部を形成する工程は、
    　前記ゲート電極の側面及び該ゲート電極近傍の前記半導体膜を覆うマスク層を形成する工程と、
    　前記マスク層をマスクとして、前記半導体膜に第１の不純物をドーピングする工程とを含むことを特徴とする請求項１から３のいずれか１項記載のＭＩＳ型電界効果トランジスタの製造方法。
  5. 　前記ソース・ドレイン部を形成する工程は、前記第１の不純物を、前記第１の不純物がドーピングされた半導体膜から前記半導体基板へ、熱処理によって拡散させる工程を含むことを特徴とする請求項２から４のいずれか１項記載のＭＩＳ型電界効果トランジスタの製造方法。
  6. 　前記改質工程は、
    　前記ゲート電極中に添加されている前記絶縁膜のエッチング速度を遅くする性質を備えた第２の不純物を、前記絶縁膜のゲート電極の表面を覆う部分に取り込ませる工程を有することを特徴とする請求項１から５のいずれか１項記載のＭＩＳ型電界効果トランジスタの製造方法。
  7. 　前記半導体基板上に前記ゲート電極を形成する工程は、
    　前記半導体基板上にゲート絶縁膜及びノンドープ半導体膜を形成する工程と、
    　前記ノンドープ半導体膜に前記第２の不純物を添加して不純物添加半導体膜に変質させる工程と、
    　前記ゲート絶縁膜及び前記不純物添加半導体膜を、所定の領域を除いて前記半導体基板上から除去する工程とを有することを特徴とする請求項６記載のＭＩＳ型電界効果トランジスタの製造方法。
  8. 　前記ゲート電極中に添加されている前記第２の不純物を拡散させるか、又は前記ゲート電極の表面を酸化することにより、前記絶縁膜の前記ゲート電極の表面を覆う部分に前記第２の不純物を取り込ませることを特徴とする請求項６又は７記載のＭＩＳ型電界効果トランジスタの製造方法。
  9. 　前記第２の不純物は、窒素又は硼素であることを特徴とする請求項６から８の何れか１項記載のＭＩＳ型電界効果トランジスタの製造方法。
  10. 　前記半導体基板はシリコン基板であり、前記絶縁膜はシリコン酸化膜であることを特徴とする請求項１から９のいずれか１項記載のＭＩＳ型電界効果トランジスタの製造方法。
  11. 　前記等方性エッチングを、フッ酸を含む溶液によって行うことを特徴とする請求項１０記載のＭＩＳ型電界効果トランジスタの製造方法。
  12. 　前記ソース・ドレイン部の一部に、導電層を形成する工程をさらに有することを特徴とする請求項１から１１のいずれか１項記載のＭＩＳ型電界効果トランジスタの製造方法。
     
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