CN109599341A - 半导体结构的制造方法及半导体结构 - Google Patents
半导体结构的制造方法及半导体结构 Download PDFInfo
- Publication number
- CN109599341A CN109599341A CN201811519325.5A CN201811519325A CN109599341A CN 109599341 A CN109599341 A CN 109599341A CN 201811519325 A CN201811519325 A CN 201811519325A CN 109599341 A CN109599341 A CN 109599341A
- Authority
- CN
- China
- Prior art keywords
- silicon nitride
- nitride layer
- layer
- substrate
- semiconductor structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 55
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 106
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 106
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000004140 cleaning Methods 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000006396 nitration reaction Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910003978 SiClx Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种半导体结构的制造方法及半导体结构,包括:提供一衬底,所述衬底上具有栅极结构;形成第一氮化硅层;去除所述第一氮化硅层中位于所述衬底表面的部分以形成内衬结构;形成氧化层;形成第二氮化硅层;去除所述氧化层和第二氮化硅层中位于所述内衬结构顶面的部分以及位于所述衬底表面的部分以形成侧墙结构;及在所述衬底上进行外延生长以形成外延层。所述半导体结构的制造方法增大了第一氮化硅层的膜层厚度,使去除第一氮化硅层工艺中的刻蚀时间加长,从而机台终点检测的信号更加稳定且易于操作;同时简化了侧墙膜层结构,易于控制所述半导体结构的生产尺寸,同时提高生产效率。
Description
技术领域
本发明涉及半导体集成电路制造技术领域,特别涉及一种半导体结构的制造方法及半导体结构。
背景技术
随着半导体制造技术的发展,具有更高性能和更强功能的集成电路要求更大的元件密度,而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经达到纳米级),随着半导体器件尺寸的缩小,各种微观效应凸显出来,为适应器件发展的需要,本领域技术人员一直在积极探索新的半导体制造工艺。
其中,侧墙(Spacer)制造是互补金属氧化物半导体(Complementary Metal OxideSemiconductor,CMOS)器件形成的关键工艺,在现有技术中,侧墙的制造工艺中往往会出现终点检测信号不稳定,不易操作,同时,由于侧墙的制造工艺步骤较多,从而出货周期较长,机台利用率下降,工艺成本上升。
发明内容
本发明的目的在于提供一种半导体结构的制造方法及半导体结构,以解决现有侧墙结构的制造工艺中由于侧墙膜层太薄而刻蚀时间太短,导致的终点检测信号不稳定,不易操作,以及侧墙膜层结构复杂,不易控制所述半导体结构的生产尺寸的问题。
为解决上述技术问题,本发明提供一种半导体结构的制造方法,所述半导体结构制造方法包括:
提供一衬底,所述衬底上具有栅极结构;
形成第一氮化硅层,所述第一氮化硅层覆盖所述栅极结构及所述衬底的表面,其中,所述第一氮化硅层的膜层厚度为
去除所述第一氮化硅层中位于所述衬底表面的部分,保留所述第一氮化硅层中位于所述栅极结构面的部分以形成内衬结构;
形成氧化层,所述氧化层覆盖所述内衬结构以及所述衬底的表面;
形成第二氮化硅层,所述第二氮化硅层覆盖所述氧化层;
去除所述氧化层和第二氮化硅层中位于所述内衬结构顶面的部分以及位于所述衬底表面的部分,保留所述氧化层和第二氮化硅层中位于所述内衬结构侧面的部分以形成侧墙结构;及
在所述衬底上进行外延生长以形成外延层。
可选的,在所述半导体结构的制造方法中,形成所述侧墙结构包括:
通过刻蚀工艺去除部分所述第二氮化硅层;及
通过预清洗工艺去除部分所述氧化层以形成所述侧墙结构。
可选的,在所述半导体结构的制造方法中,通过干法刻蚀工艺去除部分所述第一氮化硅层。
可选的,在所述半导体结构的制造方法中,所述第二氮化硅层较所述第一氮化硅层厚。
可选的,在所述半导体结构的制造方法中,所述第一氮化硅层较所述氧化层厚。
可选的,在所述半导体结构的制造方法中,形成所述第一氮化硅层、所述氧化层与所述第二氮化硅层的方法包括热氧化法或化学气相淀积法。
本发明还提供一种半导体结构,所述半导体结构包括:
衬底,所述衬底上具有栅极结构;
内衬结构,所述内衬结构覆盖所述栅极结构表面,所述内衬结构包括第一氮化硅层,所述第一氮化硅层的膜层厚度为
侧墙结构,所述侧墙结构包括氧化层和第二氮化硅层,所述氧化层覆盖所述第一氮化硅层的侧面,所述第二氮化层覆盖所述氧化层的侧面;
外延层,所述外延层覆盖所述衬底。
可选的,在所述半导体结构中,所述第二氮化硅层较所述第一氮化硅层厚。
可选的,在所述半导体结构中,所述第一氮化硅层较所述氧化层厚。
可选的,在所述半导体结构中,所述外延层位于所述侧墙结构侧并与所述侧墙结构相连。
在本发明提供的一种半导体结构的制造方法中,包括:提供一衬底,所述衬底上具有栅极结构;形成第一氮化硅层,所述第一氮化硅层覆盖所述栅极结构及所述衬底的表面,其中,所述第一氮化硅层的膜层厚度为去除所述第一氮化硅层中位于所述衬底表面的部分,保留所述第一氮化硅层中位于所述栅极结构表面的部分以形成内衬结构;形成氧化层,所述氧化层覆盖所述内衬结构以及所述衬底的表面;形成第二氮化硅层,所述第二氮化硅层覆盖所述氧化层;去除所述氧化层和第二氮化硅层中位于所述内衬结构顶面的部分以及位于所述衬底表面的部分,保留所述氧化层和第二氮化硅层中位于所述内衬结构侧面的部分以形成侧墙结构;及在所述衬底上进行外延生长以形成外延层。所述半导体结构的制造方法简化了侧墙膜层结构,将所述第一氮化硅层的膜层厚度增大至使去除第一氮化硅层工艺中的刻蚀时间加长,终点检测的信号就能够稳定,易于操作。从而易于控制所述半导体结构的生产尺寸,同时提高生产效率。
附图说明
图1是本发明实施例的半导体结构的制造方法的流程示意图;
图2是本发明实施例的半导体结构的制造方法中形成侧墙结构的流程示意图;
图3-图8是本发明实施例的半导体结构的制造方法的流程剖面示意图;
其中,
110-衬底;111-栅极结构;120-内衬结构;121-第一氮化硅层;130-侧墙结构;131-氧化层;132-第二氮化硅层;140-外延层。
具体实施方式
本发明的核心思想在于提供一种半导体结构的制造方法及半导体结构,改善现有制造侧墙工艺中出现的终点检测信号不稳定且不易操作的情况。进一步,减少半导体结构的制造工艺步骤,降低出货周期,提高机台利用率,减少工艺制作成本。
为实现上述思想,本发明提供一种半导体结构的制造方法及半导体结构,所述半导体结构的制造方法包括:提供一衬底,所述衬底上具有栅极结构;形成第一氮化硅层,所述第一氮化硅层覆盖所述栅极结构及所述衬底的表面,其中,所述第一氮化硅层的膜层厚度为去除所述第一氮化硅层中位于所述衬底表面的部分,保留所述第一氮化硅层中位于所述栅极结构表面的部分以形成内衬结构;形成氧化层,所述氧化层覆盖所述内衬结构以及所述衬底的表面;形成第二氮化硅层,所述第二氮化硅层覆盖所述氧化层;去除所述氧化层和第二氮化硅层中位于所述内衬结构顶面的部分以及位于所述衬底表面的部分,保留所述氧化层和第二氮化硅层中位于所述内衬结构侧面的部分以形成侧墙结构;及在所述衬底上进行外延生长以形成外延层。
为使本发明的目的、优点和特征更加清楚,以下结合附图和具体实施例对本发明提出的半导体结构的制造方法及半导体结构作进一步详细说明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。此外,附图所展示的结构往往是实际结构的一部分。特别的,各附图需要展示的侧重点不同,有时会采用不同的比例。
首先,请参考图1,本实施例提供一种半导体结构的制造方法,所述半导体结构制造方法包括:
步骤S20:提供一衬底,所述衬底上具有栅极结构;
步骤S21:形成第一氮化硅层,所述第一氮化硅层覆盖所述栅极结构及所述衬底的表面,其中,所述第一氮化硅层的膜层厚度为
步骤S22:去除所述第一氮化硅层中位于所述衬底表面的部分,保留所述第一氮化硅层中位于所述栅极结构表面的部分以形成内衬结构;
步骤S23:形成氧化层,所述氧化层覆盖所述内衬结构以及所述衬底的表面;
步骤S24:形成第二氮化硅层,所述第二氮化硅层覆盖所述氧化层;
步骤S25:去除所述氧化层和第二氮化硅层中位于所述内衬结构顶面的部分以及位于所述衬底表面的部分,保留所述氧化层和第二氮化硅层中位于所述内衬结构侧面的部分以形成侧墙结构;及
步骤S26:在所述衬底上进行外延生长以形成外延层。
通过上述步骤制造所述半导体结构,具体请参考图3至图8,优选的,所述衬底110可以为硅衬底、锗衬底,本实施例选取硅衬底。所述栅极结构111可以为多晶硅栅极结构或金属栅极结构。所述第一氮化硅层121覆盖所述栅极结构111及所述衬底110的表面,其中,所述第一氮化硅层的膜层厚度为具体的,所述第一氮化硅层121可能含有碳元素。优选的,通过干法刻蚀来去除所述第一氮化硅层121中位于所述衬底110表面的部分,解决了湿法不能够去除含有碳元素的氮化硅的生产制造矛盾的问题。形成氧化层131,形成第二氮化硅层132,去除所述氧化层131和第二氮化硅层132中位于所述内衬结构120顶面的部分以及位于所述衬底110表面的部分,及在所述衬底110上进行外延生长以形成外延层140。简化了所述半导体结构中的侧墙膜层结构,将所述第一氮化硅层的膜层厚度增大至使去除第一氮化硅层工艺中的刻蚀时间加长,终点检测的信号就能够稳定且易于操作;同时易于控制所述半导体结构的生产尺寸,便于生产,同时提高生产效率。
在本实施例中,所述第二氮化硅层132较所述第一氮化硅层121厚,所述第一氮化硅层121较所述氧化层131厚,其中所述第一氮化硅层121的膜层厚度为使去除第一氮化硅层工艺中的刻蚀时间加长,终点检测的信号就能够稳定且易于操作,提高产品良率。
请参考图2,优选的,步骤S25:形成所述侧墙结构包括:
步骤S251:通过刻蚀工艺去除部分所述第二氮化硅层;及
步骤S252:通过预清洗工艺去除部分所述氧化层以形成所述侧墙结构。
由上述两个步骤,在形成所述侧墙结构的过程中,先通过刻蚀工艺将所述第二氮化硅层中位于所述氧化层顶面和覆盖于所述衬底的底面的部分去除,保留所述第二氮化硅层中位于所述氧化层侧面的部分;再通过预清洗工艺去除所述氧化层中未被所述第二氮化硅层覆盖的部分以形成所述侧墙结构。由此,更加易于控制所述侧墙结构的尺寸,便于操作,提高产品良率。
优选的,形成所述第一氮化硅层、所述氧化层与所述第二氮化硅层的方法包括热氧化法或化学气相淀积法。由此,依次沉积的所述第一氮化硅层、所述氧化层与所述第二氮化硅层更容易控制每层的厚度,达到所述半导体结构中每层的精度要求,使得制造的所述半导体结构更加契合实际应用,提高产品的使用效果。
请参考图8,本实施例还提供一种半导体结构100,所述半导体结构100包括:
衬底110,所述衬底110上具有栅极结构111;
内衬结构120,所述内衬结构120覆盖所述栅极结构111表面,所述内衬结构120包括第一氮化硅层121,所述第一氮化硅层121的膜层厚度为
侧墙结构130,所述侧墙结构130包括氧化层131和第二氮化硅层132,所述氧化层131覆盖所述第一氮化硅层121的侧面,所述第二氮化层132覆盖所述氧化层131的侧面,其中,所述第二氮化硅层132较所述第一氮化硅层121厚,所述第一氮化硅层121较所述氧化层131厚;
外延层140,所述外延层140覆盖所述衬底110,所述外延层140位于所述侧墙结构130侧并与所述侧墙结构130相连。
由此,所述半导体结构100中的所述侧墙结构130膜层简单且易于操作,提高了生产效率,同时,将所述第一氮化硅层121的膜层厚度增大至使制造所述侧墙结构130时刻蚀时间延长,终点检测信号变得稳定,同时易于控制所述半导体结构的生产尺寸,便于生产,同时提高产品良率。
综上所述,在本发明提供的半导体结构的制造方法和半导体结构中,具有如下优点:
改善现有制造侧墙工艺中由于氮化硅层较薄而在其刻蚀工艺中出现终点检测信号不稳定且不易操作的情况,同时解决湿法刻蚀的方式无法去除半导体结构中含碳元素氮化硅的问题。
进一步的,减少半导体结构的制造工艺步骤,降低出货周期,提高机台利用率,减少工艺制作成本,提高产品良率。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (10)
1.一种半导体结构的制造方法,其特征在于,所述半导体结构制造方法包括:
提供一衬底,所述衬底上具有栅极结构;
形成第一氮化硅层,所述第一氮化硅层覆盖所述栅极结构及所述衬底的表面,其中,所述第一氮化硅层的膜层厚度为
去除所述第一氮化硅层中位于所述衬底表面的部分,保留所述第一氮化硅层中位于所述栅极结构表面的部分以形成内衬结构;
形成氧化层,所述氧化层覆盖所述内衬结构以及所述衬底的表面;
形成第二氮化硅层,所述第二氮化硅层覆盖所述氧化层;
去除所述氧化层和第二氮化硅层中位于所述内衬结构顶面的部分以及位于所述衬底表面的部分,保留所述氧化层和第二氮化硅层中位于所述内衬结构侧面的部分以形成侧墙结构;及
在所述衬底上进行外延生长以形成外延层。
2.如权利要求1所述的半导体结构的制造方法,其特征在于,形成所述侧墙结构包括:
通过刻蚀工艺去除部分所述第二氮化硅层;及
通过预清洗工艺去除部分所述氧化层以形成所述侧墙结构。
3.如权利要求1所述的半导体结构的制造方法,其特征在于,通过干法刻蚀工艺去除部分所述第一氮化硅层。
4.如权利要求1所述的半导体结构的制造方法,其特征在于,所述第二氮化硅层较所述第一氮化硅层厚。
5.如权利要求1所述的半导体结构的制造方法,其特征在于,所述第一氮化硅层较所述氧化层厚。
6.如权利要求1所述的半导体结构的制造方法,其特征在于,形成所述第一氮化硅层、所述氧化层与所述第二氮化硅层的方法包括热氧化法或化学气相淀积法。
7.一种半导体结构,其特征在于,所述半导体结构包括:
衬底,所述衬底上具有栅极结构;
内衬结构,所述内衬结构覆盖所述栅极结构表面,所述内衬结构包括第一氮化硅层,所述第一氮化硅层的膜层厚度为
侧墙结构,所述侧墙结构包括氧化层和第二氮化硅层,所述氧化层覆盖所述第一氮化硅层的侧面,所述第二氮化层覆盖所述氧化层的侧面;
外延层,所述外延层覆盖所述衬底。
8.如权利要求7所述的半导体结构,其特征在于,所述第二氮化硅层较所述第一氮化硅层厚。
9.如权利要求7所述的半导体结构,其特征在于,所述第一氮化硅层较所述氧化层厚。
10.如权利要求7所述的半导体结构,其特征在于,所述外延层位于所述侧墙结构侧并与所述侧墙结构相连。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811519325.5A CN109599341A (zh) | 2018-12-12 | 2018-12-12 | 半导体结构的制造方法及半导体结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811519325.5A CN109599341A (zh) | 2018-12-12 | 2018-12-12 | 半导体结构的制造方法及半导体结构 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN109599341A true CN109599341A (zh) | 2019-04-09 |
Family
ID=65960761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811519325.5A Pending CN109599341A (zh) | 2018-12-12 | 2018-12-12 | 半导体结构的制造方法及半导体结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109599341A (zh) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040164320A1 (en) * | 2003-02-10 | 2004-08-26 | Chartered Semiconductor Manufacturing Ltd. | Method of activating polysilicon gate structure dopants after offset spacer deposition |
CN102163618A (zh) * | 2010-02-16 | 2011-08-24 | 台湾积体电路制造股份有限公司 | 场效应晶体管及间隙壁结构的制作方法 |
JPWO2009154242A1 (ja) * | 2008-06-18 | 2011-12-01 | 日本電気株式会社 | Mis型電界効果トランジスタの製造方法 |
US20120326162A1 (en) * | 2011-06-27 | 2012-12-27 | United Microelectronics Corp. | Process for forming repair layer and mos transistor having repair layer |
CN103632943A (zh) * | 2012-08-24 | 2014-03-12 | 中国科学院微电子研究所 | 半导体器件制造方法 |
-
2018
- 2018-12-12 CN CN201811519325.5A patent/CN109599341A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040164320A1 (en) * | 2003-02-10 | 2004-08-26 | Chartered Semiconductor Manufacturing Ltd. | Method of activating polysilicon gate structure dopants after offset spacer deposition |
JPWO2009154242A1 (ja) * | 2008-06-18 | 2011-12-01 | 日本電気株式会社 | Mis型電界効果トランジスタの製造方法 |
CN102163618A (zh) * | 2010-02-16 | 2011-08-24 | 台湾积体电路制造股份有限公司 | 场效应晶体管及间隙壁结构的制作方法 |
US20120326162A1 (en) * | 2011-06-27 | 2012-12-27 | United Microelectronics Corp. | Process for forming repair layer and mos transistor having repair layer |
CN103632943A (zh) * | 2012-08-24 | 2014-03-12 | 中国科学院微电子研究所 | 半导体器件制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11894462B2 (en) | Forming a sacrificial liner for dual channel devices | |
CN105374670A (zh) | 具有共平面的凹陷型栅极层的半导体结构及其制造方法 | |
CN104795332B (zh) | 鳍式场效应晶体管的形成方法 | |
TW201712762A (zh) | 具有鰭式場效電晶體的半導體元件 | |
US9583605B2 (en) | Method of forming a trench in a semiconductor device | |
CN101567320B (zh) | 功率mos晶体管的制造方法 | |
CN106409885B (zh) | Finfet栅极氧化物的形成方法 | |
JP5585056B2 (ja) | Son半導体基板の製造方法 | |
CN104347409B (zh) | 半导体结构的形成方法 | |
TWI442480B (zh) | 製造具有高電壓電晶體、非揮發性記憶體電晶體和邏輯電晶體之半導體裝置的方法 | |
TWI786454B (zh) | 半導體裝置的形成方法 | |
JP2012222201A (ja) | 半導体装置及び半導体装置の製造方法 | |
CN109599341A (zh) | 半导体结构的制造方法及半导体结构 | |
JP2005328033A (ja) | 半導体装置及びその製造方法 | |
US20210134595A1 (en) | Semiconductor structure and fabrication method thereof | |
CN109524405A (zh) | 半导体元件的制造方法 | |
TWI528424B (zh) | 於金氧半場效電晶體形成遮蔽閘之方法 | |
US20070238251A1 (en) | Method of forming sub-100nm narrow trenches in semiconductor substrates | |
TWI641117B (zh) | 用於三維記憶體元件的半導體結構及其製造方法 | |
US20200135898A1 (en) | Hard mask replenishment for etching processes | |
JP2009170805A (ja) | 半導体装置の製造方法 | |
CN106449389B (zh) | 嵌入式闪存结构及其制作方法 | |
JP2006210463A (ja) | 半導体装置及びその製造方法 | |
CN103367133A (zh) | 高介电常数金属栅极制造方法 | |
WO2023056587A1 (zh) | 半导体器件及其制作方法、电子设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190409 |
|
RJ01 | Rejection of invention patent application after publication |