CN106409885B - Finfet栅极氧化物的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 195
- 239000004065 semiconductor Substances 0.000 claims abstract description 236
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 176
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 176
- 238000002955 isolation Methods 0.000 claims description 112
- 239000012495 reaction gas Substances 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 28
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 26
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 22
- 238000000137 annealing Methods 0.000 claims description 11
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 239000007789 gas Substances 0.000 claims description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 239000000376 reactant Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 description 16
- 239000000463 material Substances 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007521 mechanical polishing technique Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
Abstract
一种半导体器件，包括：半导体鳍、衬里氧化物层、氮化硅基层和栅极氧化物层。半导体鳍具有顶面、与顶面邻近的第一侧表面、以及设置在第一侧表面下方并与第一侧表面邻近的第二侧表面。衬里氧化物层在周围围绕半导体鳍的第二侧表面。氮化硅基层设置为与衬里氧化物层共形。栅极氧化物层设置为与顶面和第一侧表面共形。本发明还提供了FINFET栅极氧化物的形成方法。
Description
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)工业经历了快速发展。在IC演进的过程中，功能密度(被限定为每芯片面积上的互连器件的数据)通常增加，而几何尺寸(即，可以使用制造工艺所创建的最小部件(或线))减小。按比例减小工艺通常通过增加生产效率和降低相关成本来提供益处。但是，这种按比例减小增加了处理和制造IC的复杂性。对于要实现的这些进步，需要IC制造的类似发展。
例如，当半导体IC工业进行到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计的挑战导致这种鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。然而，现有的FinFET器件和制造FinFET器件的方法不能在所有方面完全令人满意。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：半导体鳍，具有顶面、与所述顶面邻近的第一侧表面、以及设置在所述第一侧表面下方并与所述第一侧表面邻近的第二侧表面；衬里氧化物层，在周围围绕所述第二侧表面；氮化硅基层，设置为与所述衬里氧化物层共形；以及栅极氧化物层，设置为与所述顶面和所述第一侧表面共形。
根据本发明的另一方面，提供了一种用于形成半导体器件的方法，包括：使半导体衬底凹进，以在所述半导体衬底中形成多个隔离区域并且在所述隔离区域之间以及所述隔离区域的顶面上方形成至少一个半导体鳍，其中，所述至少一个半导体鳍具有顶面、与所述顶面邻近的第一侧表面以及形成在所述第一侧表面下方并与所述第一侧表面邻近的第二侧表面；形成与所述至少一个半导体鳍共形的衬里氧化物层；形成与所述衬里氧化物层共形的氮化硅基层；在所述隔离区域上形成多个凹槽隔离结构，以在周围围绕所述第二侧表面上的氮化硅基层；以及将所述顶面和所述第一侧表面上的氮化硅基层转换为栅极氧化物层。
根据本发明的又一方面，提供了一种用于形成半导体器件的方法，包括：使半导体衬底凹进，以在所述半导体衬底中形成多个隔离区域并且在所述隔离区域之间和所述隔离区域的顶面上方形成至少一个半导体鳍；形成与所述至少一个半导体鳍共形的衬里氧化物层；形成与所述衬里氧化物层共形的氮化硅基层；形成隔离层以覆盖所述氮化硅基层并且填充所述隔离区域；对所述隔离层执行退火操作；平坦化所述隔离层，以暴露所述至少一个半导体鳍的顶面上的所述氮化硅基层；使所述隔离层凹进，以在所述隔离区域上形成多个凹槽隔离结构，其中，使所述隔离层凹进的操作包括暴露所述至少一个半导体鳍的第一侧表面上的氮化硅基层，并且形成所述凹槽隔离结构以在周围围绕所述至少一个半导体鳍的第二侧表面上的所述氮化硅基层，其中，所述第一侧表面形成为邻近所述至少一个半导体鳍的顶面，并且所述第二侧表面形成在所述第一侧表面下方并邻近所述第一侧表面；以及将所述顶面和所述第一侧表面上的所述氮化硅基层转换为栅极氧化物层，其中，将所述顶面和所述第一侧表面上的所述氮化硅基层转换为栅极氧化物层的操作包括将所述氮化硅基层转换为氧化硅。
附图说明
当阅读附图时，根据以下的详细描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1是根据各个实施例的半导体器件的示意性截面图；
图2A至图2G是根据各个实施例示出制造半导体器件的方法的中间阶段的示意性截面图。
图3是根据各个实施例的制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。
本发明所使用的术语仅用于描述特定实施例，其不是用于限制本发明所附的权利要求。例如，除非另有限定，否则单数形式“一个”或“该”还可以表示复数形式。术语“第一”和“第二”用于描述各个器件、区域和层等，但是这些术语仅用于将将一个器件、一个区域或一层与另一器件、另一区域或另一层区别开。因此，第一区域还可以被称为第二区域，而没有背离所要求主题的主旨，并且可以类似地推断另一区域。另外，本发明可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清楚，其本身并没有指定所讨论的各个实施例和/或配置之间的关系。如本文中所使用的，术语“和/或”包括一个或多个相关列表的项中的任一个或所有组合。
在典型的制造FinFET器件的工艺中，在隔离氧化物层的高温退火工艺和鳍凹槽蚀刻工艺期间，由硅所形成的半导体鳍经受硅消耗，因此导致在半导体鳍的顶部处的更小的关键尺寸和不良的鳍关键尺寸的均匀性并且使FinFET器件的性能劣化。另外，半导体鳍可能被热应力和/或膜应力损害。此外，由于半导体器件的硅损耗，栅极氧化物层具有与半导体器件的不良的一致性，并且栅极氧化物层在半导体器件的底部处具有较薄的厚度，因此，在半导体鳍的底部处可能发生泄漏。
本发明的实施例涉及提供半导体器件以及制造半导体器件的方法，其中，氮化硅基层形成为与衬里氧化物层共形，该衬里氧化物层被设置为与半导体鳍共形。氮化硅基层可以防止在随后对隔离层所实施的高温退火工艺和鳍凹槽蚀刻工艺期间消耗半导体鳍，使得可以保持半导体鳍的顶部处的临界尺寸并且可以增加半导体鳍的关键尺寸的均匀性，从而提高了半导体器件的性能。此外，氮化硅基层保持在半导体鳍的底部上，并且氮化硅基层比衬里氧化物层具有更大的结构尺寸，从而维持半导体鳍并且抵抗热应力和/或膜应力。而且，在高温退火工艺和鳍凹槽蚀刻工艺期间不会消耗半导体鳍，并且氮化硅基层被转换为形成栅极氧化物层，使得栅极氧化物层具有良好的均匀性和一致性，从而防止半导体器件泄露，并且进一步提高半导体器件的性能。
图1是根据各个实施例的半导体器件的示意性截面图。在一些实施例中，半导体器件100是FinFET器件。如图1所示，半导体器件包括半导体鳍102、衬里氧化物层104、氮化硅基层106和栅极氧化物层108。在一些实例中，通过使半导体衬底110凹进来形成半导体鳍102，因此，半导体鳍102从半导体衬底110的凹进表面中凸出，并且半导体鳍102和半导体衬底110由相同的材料形成。半导体衬底110和半导体鳍102可以由单晶半导体材料或化合物半导体材料组成。例如，硅、锗、或玻璃可以用作半导体衬底110和半导体鳍102的材料。在一些示例性实例中，半导体衬底110和半导体鳍102由硅组成。
再次参考图1，半导体鳍102具有顶面114、第一侧表面116和第二侧表面118。顶面114位于半导体鳍102的顶部上。第一侧面116邻近并连接至顶面114，并且在周边围绕顶面114。第二侧表面118设置在第一侧表面116的下方，并邻近和连接至第一侧表面116。
如图1所示，衬里氧化物层104设置在半导体鳍102的第二侧表面118上，以在周围围绕第二侧表面118。衬里氧化物层104可以设置为与半导体鳍102的第二侧表面118共形。在一些实例中，衬里氧化物层104包括氧化硅层。
氮化硅基层106设置在衬里氧化物层104上并与衬里氧化物层共形，并且在周围围绕衬里氧化物层104。在一些实例中，氮化硅基层106包括氮化硅层、氮氧化硅层、或者氧碳氮化硅层。氮化硅基层106具有的厚度120在大约20埃至大约60埃的范围内。
栅极氧化物层108设置在半导体鳍102的顶面114和第一侧表面116上并与它们共形，以在周边围绕顶面114和第一侧表面116。在一些示例中，栅极氧化物层108包括二氧化硅层。在某些示例中，栅极氧化物层108具有的厚度122等于衬里氧化物层104的厚度和氮化硅基层106厚度120的组合。
在一些示例中，如图1所示，半导体器件100进一步包括各种凹槽隔离结构124。凹槽隔离结构124可以在周边围绕氮化硅基层106。例如，每个凹槽隔离结构124都可以是浅沟槽隔离(STI)结构。在一些示例中，凹槽隔离结构124包括诸如二氧化硅层的介电层。
通过形成为与衬里氧化物层104共形的氮化硅基层106，可以在对凹槽隔离结构124执行的高温退火工艺和对用于形成凹槽隔离结构124的隔离层所执行的凹槽蚀刻工艺期间，防止消耗半导体鳍102，使得可以保持在半导体鳍102的顶部处的关键尺寸并且可以增加半导体鳍102的关键尺寸的均匀性，从而提高了半导体器件100的性能。另外，半导体鳍102在高温退火工艺和鳍凹槽蚀刻工艺期间不会被消耗，并且氮化硅基层106可以转换为形成栅极氧化物层108，使得栅极氧化物层108可以具有良好的均匀性和一致性，从而防止半导体器件100泄露，并且进一步提高了半导体器件100的性能。此外，氮化硅基层106保持在半导体鳍102的底部上，并且氮化硅基层106具有比衬里氧化物层104更高的结构强度，使得氮化硅基层106维持半导体鳍102并且抵抗热应力和/或膜应力，从而提高了半导体器件100的工艺产量。
图2A至图2G是根据各个实施例示出用于制造半导体器件的方法的中间阶段的示意性截面图。如图2A所示，提供了半导体衬底200，并且是半导体衬底200凹进，以在半导体衬底200中限定有源区域202。在使半导体衬底200凹进的操作中，去除半导体衬底200的一部分，以在半导体衬底200中形成各种隔离区域204并且在隔离区域204之间以及隔离区域204的顶面208的上方形成至少一个半导体鳍206。在一些示例中，如图2A所示，在使半导体衬底200凹进的操作中形成各种半导体鳍206。在这种示例中，每个半导体鳍206由半导体衬底200的一部分组成，使得半导体鳍206由与半导体衬底200相同的材料形成。半导体衬底200和半导体鳍206可以由单晶半导体材料或化合物半导体材料组成。在一些示例中，硅、锗或玻璃可以用作半导体衬底200和半导体鳍206的材料。在一些示例性示例中，半导体衬底200和半导体鳍206由硅形成。
在某些示例中，在使半导体衬底200的凹进的操作之前，衬垫氧化物层210和硬掩模层212按照顺序均匀地形成在半导体衬底200上方。例如，使用热氧化技术形成衬垫氧化物层210，并且使用诸如化学汽相沉积(CVD)技术的沉积技术形成硬掩模层212。在一些示例性示例中，衬垫氧化物层210形成为包括氧化硅层，并且硬掩模层212形成为包括氮化硅层。如图2A所示，使半导体衬底200凹进的操作包括去除隔离区域204的顶面208上的硬掩模212的部分、衬底氧化物层210的部分和半导体衬底200的部分。在这种示例中，每个半导体鳍206由随后堆叠的半导体衬底200的一部分、衬垫氧化物层210的一部分和硬掩模层212的一部分组成。
再次参照图2A，每个半导体鳍206具有顶面214、第一侧表面216和第二侧表面218。顶面214位于半导体鳍206的顶部上。第一侧表面216邻近并连接至顶面214，并且在周边围绕顶面214。第二侧表面218形成为位于第一侧表面216下方，并且连接至第一侧表面216。
如图2B所示，衬里氧化物层220形成在每个半导体鳍206的顶面214、第一侧表面216和第二侧表面218上并且与每个半导体鳍206共形。在一些示例中，使用热氧化技术执行形成衬里氧化物层220的操作。使用诸如化学汽相沉积技术的沉积技术来执行形成衬里氧化物层220的操作。例如，衬里氧化物层220可以形成为包括氧化硅层。
如图2C所示，氮化硅基层222形成在每个半导体鳍206的衬里氧化物层220上并且与衬里氧化物层220共形。在一些示例中，氮化硅基层222形成为具有在约20埃至约60埃的范围内的厚度。例如，可以使用低压化学汽相沉积(LP-CVD)技术或原子层沉积(ALD)技术执行形成氮化硅基层222的操作。形成氮化硅基层222的操作可以包括由氮化硅、氮氧化硅、或碳氧氮化硅形成氮化硅基层222。例如，形成氮化硅基层222的操作可以包括由将反应气体引入工艺室以形成氮化硅基层222、其中，反应气体可以包括NH3、N2、和SiH2Cl2或SiH6。
在一些示例中，氮化硅基层222由氮化硅形成，并且形成氮化硅基层222的操作包括将反应气体引入工艺室，其中，反应气体包括大约30sccm至大约500sccm的SiH2Cl2和大约90sccm至大约1500sccm的NH3。另外，形成氮化硅基层222的操作可以进一步包括将工艺室中的工艺温度控制在大约600摄氏度和800摄氏度之间，并将工艺室的工艺压力控制在大约0.2torr至大约100torr之间。
在一些示例中，氮化硅基层222由氮化硅形成，并且形成氮化硅基层222的操作包括将反应气体引入工艺室，其中，反应气体包括大约30sccm至大约500sccm的SiH6和大约60sccm至大约1200sccm的NH3。形成氮化硅基层222的操作可以进一步包括将工艺室中的工艺温度控制在大约550摄氏度和800摄氏度之间，并将工艺室的工艺压力控制在大约0.2torr至大约100torr之间。
在一些示例中，氮化硅基层222由氮氧化硅形成，并且形成氮化硅基层222的操作包括将反应气体引入工艺室，其中，反应气体包括大约30sccm至大约500sccm的SiH2Cl2和大约90sccm至大约1500sccm的NH3以及大约20sccm至大约1000sccm的N2O。形成氮化硅基层222的操作可以进一步包括将工艺室中的工艺温度控制在大约600摄氏度和800摄氏度之间，并将工艺室的工艺压力控制在大约0.2torr至大约100torr之间。
在一些示例中，氮化硅基层222由碳氧氮化硅形成，并且形成氮化硅基层222的操作包括将反应气体引入工艺室，其中，反应气体包括大约30sccm至大约500sccm的SiH2Cl2和大约90sccm至大约1500sccm的NH3以及大约20sccm至大约1000sccm的CO2。形成氮化硅基层222的操作可以进一步包括将工艺室中的工艺温度控制在大约600摄氏度和800摄氏度之间，并将工艺室的工艺压力控制在大约0.2torr至大约100torr之间。
参考图2F，首先，各种凹槽隔离结构224形成在隔离层204上，以在周边围绕每个半导体鳍206的第二侧表面218上的氮化硅基层222。在一些示例中，如图2D所示，形成凹槽隔离结构224的操作包括形成隔离层226以覆盖氮化硅基层222并且填充隔离区域204。隔离层226形成为覆盖半导体鳍206。例如，可以使用诸如高密度等离子体化学汽相沉积(HDP-CVD)技术的化学汽相沉积技术来执行形成隔离层226的操作。在一些示例性示例中，形成隔离层226以包括氧化硅层。
在形成隔离层226的操作之后，可以可选地对隔离层执行退火操作，以使隔离层226致密。通过设置为与衬里氧化物层220共形的氮化硅基层222，氮化硅基层222可以防止在对隔离层226执行高温退火操作期间消耗半导体鳍206，使得可以维持在每个半导体鳍206的顶部处的关键尺寸，从而提高了半导体鳍206的关键尺寸均匀性。
如图2E所示，隔离层226被平坦化为暴露半导体鳍206的顶面214上的氮化硅基层222。例如，可以使用化学机械抛光(CMP)技术来执行平坦化隔离层226的操作。在一些示例中，在平坦化隔离层226的操作之后，使用注入技术在半导体衬底200中可选地形成各种阱。
如图2F所示，使隔离层226凹进，以在隔离区域204上形成凹槽隔离结构224。可以使用诸如各向异性蚀刻技术的蚀刻技术执行使隔离层226凹进的操作。使隔离层226凹进的操作包括去除隔离层226的一部分，以暴露每个半导体鳍206的第一侧表面216上的氮化硅基层222，并且形成凹槽隔离结构224，以在周围围绕每个半导体鳍206的第二侧表面218上的氮化硅基层222。
设置为与衬里氧化物层220共形的氮化硅基层222可以防止在使隔离层226凹进的操作期间消耗每个半导体鳍206，使得可以有效地维持在每个半导体鳍206的顶部上的关键尺寸，从而进一步提高半导体鳍206的关键尺寸的均匀性。
如图2G所示，位于每个半导体鳍206的顶面214和第一侧表面216上的氮化硅基层222被转换为栅极氧化物层228，以完成半导体鳍230的形成。在一些示例性示例中，将每个半导体鳍206的顶面214和第一侧表面216上的氮化硅基层222转换为栅极氧化物层228的操作包括将氮化硅基层222转换为氧化硅。在一些示例中，将每个半导体鳍206的顶面214和第一侧表面216上的氮化硅基层222转换为栅极氧化物层228包括将反应气体引入工艺室，以形成栅极氧化物层228，其中，反应气体包括O2和重量百分比为大约0.5至重量百分比为大约33的H2。转换氮化硅基层222的操作可以进一步包括将工艺室的工艺温度控制在大约500摄氏度和950摄氏度之间，并且将工艺室的工艺压力控制在大约2托和大约100托之间。通过以微波频率将射频电磁能量施加给工艺室来执行转换氮化硅基层222的操作。
在转换氮化硅基层222的操作中，反应气体中的O2在高工艺温度下被分解为单原子氧。通过单原子氧来深度氧化(re-oxidated)每个半导体鳍206的顶面214和第一侧表面216上的氮化硅基层222，使得氮化硅基层222转换为氧化硅层。在氮化硅基层222转换为氧化硅层的同时，氧化硅层与每个半导体鳍206的顶面214和第一侧表面216上的衬里氧化物层220集成，以形成栅极氧化物层228，因为氧化硅层和衬里氧化物层220的材料是氧化硅。
在将氮化硅基层222转换为栅极氧化物层228的操作之后，氮化硅基层22保持在每个半导体鳍206的底部上，并且氮化硅基层222具有比衬里氧化物层220更大的结构强度，使得保持半导体鳍206，并且抵抗热应力和/或膜应力。而且，在高温退火操作和凹进操作期间不会消耗半导体鳍206，并且氮化硅基层222被转换为形成栅极氧化物层228，使得栅极氧化物层228具有良好的均匀性和一致性，从而防止半导体器件230泄露，并且进一步提高了半导体器件230的性能。
参考图3和图2A至图2G，图3是根据各个实施例的用于制造半导体器件的方法的流程图。方法开始于操作300，其中，半导体衬底200凹进，以在半导体衬底200中限定有源区域202。如图2A所示，使半导体衬底200凹进的操作包括去除半导体衬底200的一部分，以在半导体衬底200中形成各种隔离区域并且在隔离区域204之间以及隔离区域204的顶面208的上方形成至少一个半导体鳍206。在图2A所示的示例中，形成各种半导体鳍206。在示例中，每个半导体鳍206都由半导体衬底200的一部分组成。半导体衬底200和半导体鳍206可以由单晶硅半导体材料或化合物半导体材料组成。在一些示例性示例中，半导体衬底200和半导体鳍206由硅形成。
在某些实施中，在使半导体衬底凹进的操作之前，衬垫氧化物层210和硬掩模层212按顺序均匀地形成在半导体衬底200上。衬垫氧化物层210可以使用热氧化技术形成为包括氧化硅层，并且硬掩模层212可以使用诸如化学汽相沉积技术形成为包括氮化硅层。如图2A所示，使半导体衬底200凹进的操作包括去除隔离区域204的顶面208上的硬掩模212的一部分、衬垫氧化物层210的一部分和半导体衬底200的一部分。因此，每个半导体鳍206由顺序堆叠的半导体衬底200的一部分、衬垫氧化物层210的一部分和硬掩模层212的一部分组成。
如图2A所示，每个半导体鳍206具有顶面214、第一侧表面216和第二侧表面218。顶面214位于半导体鳍206的顶部上。第一侧表面216邻近并连接至顶面214，并且在周边围绕顶面214。第二侧表面218形成在第一侧表面216下方、邻近并且连接至第一侧表面216。
在操作302中，如图2B所示，衬里氧化物层220形成在每个半导体鳍206的顶面214、第一侧表面216和第二侧表面218上并且与每个半导体鳍206共形。可以使用热氧化技术或沉积技术执行形成衬里氧化物层220的操作。在一些示例性示例中，衬里氧化物层220由氧化硅形成。
在操作304中，如图2C所示，氮化硅基层222使用诸如低压化学汽相沉积技术或原子层沉积技术形成在每个半导体鳍206的衬里氧化物层220上并且与衬里氧化物层220共形。在一些示例中，氮化硅基层222形成为具有在大约20埃至大约60埃的范围内的厚底。氮化硅基层222可以由氮化硅、氮氧化硅或氧碳氮化硅形成。例如，形成氮化硅基层222的操作可以包括将反应气体引入工艺室，以形成氮化硅基层222，其中，反应气体可以包括NH3、N2、和SiH2Cl2或SiH6。
在一些示例中，氮化硅基层222由氮化硅形成，并且形成氮化硅基层222的操作包括将反应气体引入工艺室，其中，反应气体包括大约30sccm至大约500sccm的SiH2Cl2和大约90sccm至大约1500sccm的NH3。形成氮化硅基层222的操作可以进一步包括将工艺室的工艺温度控制在大约600摄氏度和大约800摄氏度之间，并且将工艺室的工艺压力控制在大约0.2torr和大约100torr之间。
在一些示例中，氮化硅基层222由氮化硅形成，并且形成氮化硅基层222的操作包括将反应气体引入工艺室，其中，反应气体包括大约30sccm至大约500sccm的SiH6和大约60sccm至大约1200sccm的NH3。形成氮化硅基层222的操作可以进一步包括将工艺室的工艺温度控制在大约550摄氏度至大约800摄氏度之间，并且将工艺室的工艺压力控制在大约0.2torr和大约100torr之间。
在一些示例中，氮化硅基层222由氮氧化硅形成，并且形成氮化硅基层222的操作包括将反应气体引入工艺室，其中，反应气体包括大约30sccm至大约500sccm的SiH2Cl2，大约90sccm至大约1500sccm的NH3，以及大约20sccm至大约1000sccm的N2O。形成氮化硅基层222的操作可以进一步包括将工艺室的工艺温度控制在大约600摄氏度和大约800摄氏度之间，并且将工艺室的工艺压力控制在大约0.2torr和大约100torr之间。
在一些实例中，氮化硅基层222由碳氧氮化硅形成，并且形成氮化硅基层222的操作包括将反应气体引入工艺室，其中，反应气体包括大约30sccm至大约500sccm的SiH2Cl2，大约90sccm至大约1500sccm的NH3以及大约20sccm至大约1000sccm的CO2。形成氮化硅基层222的操作可以进一步包括将工艺室的工艺温度控制在大约600摄氏度和大约800摄氏度之间，并且将工艺室的工艺压力控制在大约0.2torr至大约100torr之间。
在操作306中，如图2F所示，各种凹槽隔离结构224形成在隔离区域204上，以在外围围绕每个半导体鳍206的第二侧表面218上的氮化硅基层222。在一些示例中，如图2D所示，形成凹槽隔离结构224的操作包括形成隔离层226，以覆盖氮化硅基层222和半导体鳍206并且使用诸如高密度等离子体化学汽相沉积工艺填充隔离区域204。在一些示例性示例中，隔离层226由氧化硅形成。
在形成隔离层226之后，可以对隔离层226可选地执行退火操作，以使隔离层226致密。如图2E所示，使用诸如化学机械抛光技术将隔离层226平坦化为暴露半导体鳍206的顶面214上的氮化硅基层222。在一些示例中，在平坦化隔离层226的操作之后，可以使用注入工艺在半导体衬底200中任选地形成各种阱。
如图2F所示，使用各向异性蚀刻工艺使隔离层226凹进，以隔离区域204上形成凹槽隔离结构224。使隔离层226凹进的操作包括去除隔离层226的一部分，以暴露每个半导体鳍206的第一侧表面216上的氮化硅基层222并且形成凹槽隔离结构224以在周边围绕每个半导体鳍206的第二侧表面218上的氮化硅基层222。
在操作308中，如图2G所示，将每个半导体鳍206的顶面214和第一侧表面216上的氮化硅基层222转换为栅极氧化物层228，以完成半导体器件230的形成。在一些示例性示例中，转换氮化硅基层222的操作包括将氮化硅基层222转换为氧化硅。在一些示例中，转换每个半导体鳍206的顶面214和第一侧表面216上的氮化硅基层222的操作包括将反应气体引入工艺室，以形成栅极氧化物层228，其中，反应气体包括O2和重量百分比为大约0.5至重量百分比为大约33的H2。转换氮化硅基层222的操作可以进一步包括将工艺室的工艺温度控制在大约500摄氏度和大约950摄氏度之间，并且将工艺室的工艺压力控制在大约2torr和大约100torr之间。可以通过以微波频率将射频电磁能量应用于工艺室来执行转换氮化硅基层222的操作。
在转换氮化硅基层222的操作中，反应气体O2在高工艺温度下被分解为单原子氧，被凹槽隔离结构224所暴露的氮化硅基层222通过单原子氧进行深度氧化，使得氮化硅基层222转换为氧化硅层。在将氮化硅基层222转换为氧化硅层的同时，将氧化硅层与每个半导体鳍206的顶面214和第一侧表面216上的衬里氧化物层220集成，以形成栅极氧化物层228。
根据一个实施例，本发明公开了半导体器件。半导体器件包括半导体鳍、衬里氧化物层、氮化硅基层和栅极氧化物层。半导体鳍具有顶面、与顶面邻接的第一侧表面和设置在第一侧表面下方并邻近第一侧表面的第二侧表面。衬里氧化物层在周边围绕半导体鳍的第二侧表面。氮化硅基层设置为与衬里氧化物层共形。栅极氧化物层设置为与顶面和第一侧表面共形。
该半导体器件还包括：多个凹槽隔离结构，在周围围绕所述氮化硅基层。
在该半导体器件中，所述氮化硅基层的厚度为大约20埃至大约60埃。
在该半导体器件中，所述氮化硅基层包括氮化硅层、氮氧化硅层或者碳氮氧化硅层。
在该半导体器件中，所述栅极氧化物层包括氧化硅层。
根据另一实施例，本发明公开了用于制造半导体器件的方法。在该方法中，使半导体衬底凹进，以在半导体衬底中形成各种隔离区域并且在隔离区域之间以及在隔离区域的顶面上形成至少一个半导体鳍。至少一个半导体鳍具有顶面、与顶面邻近的第一侧表面和位于第一侧表面下方并且邻近第一侧表面的第二侧表面。衬里氧化物层形成为与至少一个半导体鳍共形。氮化硅基层形成为与衬里氧化物层共形。各种沟槽隔离结构形成在隔离区域上，以在周围围绕至少一个半导体鳍的第二侧表面上的氮化硅基层。将至少一个半导体鳍的顶面和第一侧表面上的氮化硅基层转换为栅极氧化物层。
在用于制造半导体器件的方法中，使用低压化学汽相沉积技术或者原子层沉积技术来执行形成所述氮化硅基层的操作。
在用于制造半导体器件的方法中，形成所述氮化硅基层的操作包括将反应气体引入工艺室，其中，所述反应气体包括NH3、N2、和SiH2Cl2或者SiH6。
在用于制造半导体器件的方法中，形成氮化硅基层的操作包括由氮化硅形成氮化硅基层。
在用于制造半导体器件的方法中，形成所述氮化硅基层的操作包括：将反应气体引入工艺室，其中，所述反应气体包括30sccm至500sccm的SiH2Cl2和90sccm至1500sccm的NH3；将所述工艺室的工艺温度控制在600摄氏度至800摄氏度之间；以及将所述工艺室的工艺压力控制在0.2torr和100torr之间。
在用于制造半导体器件的方法中，形成所述氮化硅基层的操作包括：将反应气体引入工艺室，其中，所述反应气体包括30sccm至500sccm的SiH6和60sccm至1200sccm的NH3；将所述工艺室的工艺温度控制在550摄氏度至800摄氏度之间；以及将所述工艺室的工艺压力控制在0.2torr和100torr之间。
在用于制造半导体器件的方法中，形成所述氮化硅基层的操作包括由氮氧化硅形成所述氮化硅基层。
在用于制造半导体器件的方法中，形成所述氮化硅基层的操作包括：将反应气体引入工艺室，其中，所述反应气体包括30sccm至500sccm的SiH2Cl2和90sccm至1500sccm的NH3以及20sccm至1000sccm的N2O；将所述工艺室的工艺温度控制在600摄氏度至800摄氏度之间；以及将所述工艺室的工艺压力控制在0.2torr和100torr之间。
在用于制造半导体器件的方法中，形成所述氮化硅基层的操作包括由碳氧氮化硅形成所述氮化硅基层。
在用于制造半导体器件的方法中，形成所述氮化硅基层的操作包括：将反应气体引入工艺室，其中，所述反应气体包括30sccm至500sccm SiH2Cl2和90sccm至1500sccm的NH3以及20sccm至1000sccm的CO2；将所述工艺室的工艺温度控制在600摄氏度至800摄氏度之间；以及将所述工艺室的工艺压力控制在0.2torr和100torr之间。
在用于制造半导体器件的方法中，将所述顶面和所述第一侧表面上的所述氮化硅基层转换为所述栅极氧化物层的操作包括：将反应气体引入工艺室，其中，所述反应气体包括O2和重量百分比为0.5至重量百分比为33的H2；将工艺室的工艺温度控制在500摄氏度至950摄氏度之间；将所述工艺室的工艺压力控制在2torr和100torr之间；以及将微波频率的射频电磁能量应用于所述工艺室。
根据又一实施例，本发明公开了用于制造半导体器件的方法。在该方法中，使半导体衬底凹进，以在半导体衬底中形成各种隔离区域，并在隔离区域之间以及隔离区域的顶面上方形成至少一个半导体鳍。衬里氧化物层形成为与至少一个半导体鳍共形。氮化硅基层形成为与衬里氧化物层共形。隔离层形成为覆盖氮化硅基层并且填充隔离区域。对隔离区域执行退火操作。隔离层被平坦化以暴露至少一个半导体鳍的顶面上的氮化硅基层。使隔离层凹进，以在隔离区域上形成各种凹槽隔离结构。使隔离层凹进的操作包括暴露至少一个半导体鳍的第一侧表面上的氮化硅基层并且形成凹槽隔离结构，以在周围围绕至少一个半导体鳍的第二侧表面上的氮化硅基层。第一侧表面形成为邻近至少一个半导体鳍的顶面，并且第二侧表面形成在第一侧表面下方并且邻近第一侧表面。将至少一个半导体鳍的顶面和第一侧表面上的氮化硅基层转换为栅极氧化物层。将至少一个半导体鳍的顶面和第一侧表面上的氮化硅基层转换为栅极氧化物层的操作包括将氮化硅基层转换为氧化硅。
在用于制造半导体器件的方法中，形成氮化硅基层的操作包括将反应气体引入工艺室，其中，所述反应气体包括NH3、N2、和SiH2Cl2或者SiH6。
在用于制造半导体器件的方法中，形成所述氮化硅基层的操作包括由氮化硅、氮氧化硅或碳氧氮化硅形成所述氮化硅基层。
在用于制造半导体器件的方法中，将所述顶面和所述第一侧表面上的所述氮化硅基层转换为所述栅极氧化物层的操作包括：将反应气体引入工艺室，其中，所述反应气体包括O2和重量百分比为0.5至重量百分比为33的H2；将工艺室的工艺温度控制在500摄氏度至950摄氏度之间；将所述工艺室的工艺压力控制在2torr和100torr之间；以及将微波频率的射频电磁能量应用于所述工艺室。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本发明为基础设计或修改其他用于执行与本文所述实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。
Claims (20)
1.一种半导体器件，包括：
半导体鳍，具有顶面、与所述顶面邻近的第一侧表面、以及设置在所述第一侧表面下方并与所述第一侧表面邻近的第二侧表面；
衬里氧化物层，在周围围绕所述第二侧表面；
氮化硅基层，设置为与所述衬里氧化物层共形；以及
栅极氧化物层，设置为与所述顶面和所述第一侧表面共形，并且与所述氮化硅基层的顶面接触，
其中，所述栅极氧化物层的厚度大于所述氮化硅基层的厚度。
2.根据权利要求1所述的半导体器件，还包括：多个凹槽隔离结构，在周围围绕所述氮化硅基层。
3.根据权利要求1所述的半导体器件，其中，所述氮化硅基层的厚度为20埃至60埃。
4.根据权利要求1所述的半导体器件，其中，所述氮化硅基层包括氮化硅层、氮氧化硅层或者碳氮氧化硅层。
5.根据权利要求1所述的半导体器件，其中，所述栅极氧化物层包括氧化硅层。
6.一种用于形成半导体器件的方法，包括：
使半导体衬底凹进，以在所述半导体衬底中形成多个隔离区域并且在所述隔离区域之间以及所述隔离区域的顶面上方形成至少一个半导体鳍，其中，所述至少一个半导体鳍具有顶面、与所述顶面邻近的第一侧表面以及形成在所述第一侧表面下方并与所述第一侧表面邻近的第二侧表面；
形成与所述至少一个半导体鳍共形的衬里氧化物层；
形成与所述衬里氧化物层共形的氮化硅基层；
在所述隔离区域上形成多个凹槽隔离结构，以在周围围绕所述第二侧表面上的氮化硅基层；以及
将所述顶面和所述第一侧表面上的氮化硅基层转换为栅极氧化物层。
7.根据权利要求6所述的方法，其中，使用低压化学汽相沉积技术或者原子层沉积技术来执行形成所述氮化硅基层的操作。
8.根据权利要求6所述的方法，其中，形成所述氮化硅基层的操作包括将反应气体引入工艺室，其中，所述反应气体包括NH3、N2、和SiH2Cl2或者SiH6。
9.根据权利要求6所述的方法，其中，形成氮化硅基层的操作包括由氮化硅形成氮化硅基层。
10.根据权利要求9所述的方法，其中，形成所述氮化硅基层的操作包括：
将反应气体引入工艺室，其中，所述反应气体包括30sccm至500sccm的SiH2Cl2和90sccm至1500sccm的NH3；
将所述工艺室的工艺温度控制在600摄氏度至800摄氏度之间；以及
将所述工艺室的工艺压力控制在0.2torr和100torr之间。
11.根据权利要求9所述的方法，其中，形成所述氮化硅基层的操作包括：将反应气体引入工艺室，其中，所述反应气体包括30sccm至500sccm的SiH6和60sccm至1200sccm的NH3；
将所述工艺室的工艺温度控制在550摄氏度至800摄氏度之间；以及
将所述工艺室的工艺压力控制在0.2torr和100torr之间。
12.根据权利要求6所述的方法，其中，形成所述氮化硅基层的操作包括由氮氧化硅形成所述氮化硅基层。
13.根据权利要求12所述的方法，其中，形成所述氮化硅基层的操作包括：
将反应气体引入工艺室，其中，所述反应气体包括30sccm至500sccm的SiH2Cl2和90sccm至1500sccm的NH3以及20sccm至1000sccm的N2O；
将所述工艺室的工艺温度控制在600摄氏度至800摄氏度之间；以及
将所述工艺室的工艺压力控制在0.2torr和100torr之间。
14.根据权利要求6所述的方法，其中，形成所述氮化硅基层的操作包括由碳氧氮化硅形成所述氮化硅基层。
15.根据权利要求14所述的方法，其中，形成所述氮化硅基层的操作包括：
将反应气体引入工艺室，其中，所述反应气体包括30sccm至500sccm SiH2Cl2和90sccm至1500sccm的NH3以及20sccm至1000sccm的CO2；
将所述工艺室的工艺温度控制在600摄氏度至800摄氏度之间；以及
将所述工艺室的工艺压力控制在0.2torr和100torr之间。
16.根据权利要求6所述的方法，其中，将所述顶面和所述第一侧表面上的所述氮化硅基层转换为所述栅极氧化物层的操作包括：
将反应气体引入工艺室，其中，所述反应气体包括O2和重量百分比为0.5至重量百分比为33的H2；
将工艺室的工艺温度控制在500摄氏度至950摄氏度之间；
将所述工艺室的工艺压力控制在2torr和100torr之间；以及
将微波频率的射频电磁能量应用于所述工艺室。
17.一种用于形成半导体器件的方法，包括：
使半导体衬底凹进，以在所述半导体衬底中形成多个隔离区域并且在所述隔离区域之间和所述隔离区域的顶面上方形成至少一个半导体鳍；
形成与所述至少一个半导体鳍共形的衬里氧化物层；
形成与所述衬里氧化物层共形的氮化硅基层；
形成隔离层以覆盖所述氮化硅基层并且填充所述隔离区域；
对所述隔离层执行退火操作；
平坦化所述隔离层，以暴露所述至少一个半导体鳍的顶面上的所述氮化硅基层；
使所述隔离层凹进，以在所述隔离区域上形成多个凹槽隔离结构，其中，使所述隔离层凹进的操作包括暴露所述至少一个半导体鳍的第一侧表面上的氮化硅基层，并且形成所述凹槽隔离结构以在周围围绕所述至少一个半导体鳍的第二侧表面上的所述氮化硅基层，其中，所述第一侧表面形成为邻近所述至少一个半导体鳍的顶面，并且所述第二侧表面形成在所述第一侧表面下方并邻近所述第一侧表面；以及
将所述顶面和所述第一侧表面上的所述氮化硅基层转换为栅极氧化物层，其中，将所述顶面和所述第一侧表面上的所述氮化硅基层转换为栅极氧化物层的操作包括将所述氮化硅基层转换为氧化硅。
18.根据权利要求17所述的方法，其中，形成氮化硅基层的操作包括将反应气体引入工艺室，其中，所述反应气体包括NH3、N2、和SiH2Cl2或者SiH6。
19.根据权利要求17所述的方法，其中，形成所述氮化硅基层的操作包括由氮化硅、氮氧化硅或碳氧氮化硅形成所述氮化硅基层。
20.根据权利要求17所述的方法，其中，将所述顶面和所述第一侧表面上的所述氮化硅基层转换为所述栅极氧化物层的操作包括：
将反应气体引入工艺室，其中，所述反应气体包括O2和重量百分比为0.5至重量百分比为33的H2；
将工艺室的工艺温度控制在500摄氏度至950摄氏度之间；
将所述工艺室的工艺压力控制在2torr和100torr之间；以及
将微波频率的射频电磁能量应用于所述工艺室。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/814,370 US9589804B2 (en) | 2015-07-30 | 2015-07-30 | Method of forming finFET gate oxide |
| US14/814,370 | 2015-07-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106409885A CN106409885A (zh) | 2017-02-15 |
| CN106409885B true CN106409885B (zh) | 2019-12-10 |
Family
ID=57882915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610555289.2A Active CN106409885B (zh) | 2015-07-30 | 2016-07-14 | Finfet栅极氧化物的形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US9589804B2 (zh) |
| CN (1) | CN106409885B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108573870B (zh) * | 2017-03-07 | 2021-07-13 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
| US10522649B2 (en) * | 2018-04-27 | 2019-12-31 | International Business Machines Corporation | Inverse T-shaped contact structures having air gap spacers |
| US10381218B1 (en) | 2018-05-17 | 2019-08-13 | Micron Technology, Inc. | Methods of forming a semiconductor structure and methods of forming isolation structures |
| CN114005755A (zh) * | 2020-07-28 | 2022-02-01 | 泉芯集成电路制造(济南)有限公司 | 一种鳍式场效应晶体管及其制作方法 |
| CN113571417A (zh) * | 2021-05-25 | 2021-10-29 | 上海华力集成电路制造有限公司 | FinFET氧化栅制备方法和氧化栅结构 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1566844A2 (en) * | 2004-02-20 | 2005-08-24 | Samsung Electronics Co., Ltd. | Multi-gate transistor and method for manufacturing the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471189B1 (ko) * | 2003-02-19 | 2005-03-10 | 삼성전자주식회사 | 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법 |
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| JP2013042067A (ja) * | 2011-08-19 | 2013-02-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8835262B2 (en) * | 2013-01-08 | 2014-09-16 | Globalfoundries Inc. | Methods of forming bulk FinFET devices by performing a recessing process on liner materials to define different fin heights and FinFET devices with such recessed liner materials |
| KR102037869B1 (ko) * | 2013-02-08 | 2019-10-29 | 삼성전자주식회사 | Ｓｔｉ를 가진 반도체 소자 제조 방법 |
| US20140315371A1 (en) * | 2013-04-17 | 2014-10-23 | International Business Machines Corporation | Methods of forming isolation regions for bulk finfet semiconductor devices |
| US9087870B2 (en) * | 2013-05-29 | 2015-07-21 | GlobalFoundries, Inc. | Integrated circuits including FINFET devices with shallow trench isolation that includes a thermal oxide layer and methods for making the same |
| KR102130056B1 (ko) * | 2013-11-15 | 2020-07-03 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 |
-
2015
- 2015-07-30 US US14/814,370 patent/US9589804B2/en active Active
-
2016
- 2016-07-14 CN CN201610555289.2A patent/CN106409885B/zh active Active
-
2017
- 2017-02-16 US US15/435,168 patent/US11329160B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1566844A2 (en) * | 2004-02-20 | 2005-08-24 | Samsung Electronics Co., Ltd. | Multi-gate transistor and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US9589804B2 (en) | 2017-03-07 |
| US11329160B2 (en) | 2022-05-10 |
| CN106409885A (zh) | 2017-02-15 |
| US20170032970A1 (en) | 2017-02-02 |
| US20170162395A1 (en) | 2017-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |