JP5479839B2 - 垂直型トランジスタの回路接続アーキテクチャ - Google Patents
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Description
本発明は非常に高密度の回路を製造する工程に関し、より具体的には垂直置換ゲート（vertical replacement gate、ＶＲＧ）電界効果トランジスタを組み込んだ回路構造に関する。
集積回路に関して集積のレベルを増大する継続的な努力のおかげで、機能サイズは小さくなり、デバイスはよりコンパクトになり、動作電力も少なくなった。機能サイズとデバイスのプロファイルが小さくなるにつれて、半導体回路の速度は、たとえば金属酸化物半導体（ＭＯＳ）トランジスタなどの個別のデバイスのスイッチング特性よりも、相互接続に関連する抵抗と静電容量に依存するようになってきている。具体的には、電流密度を増大するために、接続に低い抵抗を提供することが望ましい。
これまで、半導体材料の中に深くドープされた領域を形成し、金属ワイヤへ接続するための面積集約的な（area intensive）接触ウィンドウを形成することによって、デバイスレベルで接触が作成されてきた。このようなウィンドウのサイズおよび金属接続の存在は面積をとり、デバイスレベルおよび金属レベルで他のワイヤリングを排除する。
ＭＯＳ電界効果トランジスタ（ＦＥＴ）の設計における最近の進歩は、垂直置換ゲートトランジスタを含む。１９９９年のTechnical Digest of the International Electron Devices Meetingの７５ページにある、Hergenrotherらによる「The Vertical Replacement-Gate （ＶＲＧ）ＭＯＳＦＥＴ：A ５０−ｎｍ Vertical ＭＯＳＦＥＴ with Lithography-Independent Gate Length」を参照されたい。ＶＲＧトランジスタの構造はリソグラフィに伴う限界を克服し、トランジスタの幾何学的構成（geometry）を全体として小さくした。この改善は、たとえばＳＲＡＭ回路など高密度回路のレイアウトを形成することを可能にした。しかし依然として、回路レイアウトの面積をさらに縮小し、線抵抗などの性能に関する限界をさらに低減することが望ましい。
半導体デバイスに関して集積のレベルをさらに高めるために、半導体層の中または半導体層に隣接した領域の間を接続するための構造が提供される。全体として、主表面が平面に沿って形成された半導体層を有する集積回路構造は、表面の中で離れた位置に形成される第１のドープ領域と第２のドープ領域とを含む。第１の領域とは伝導形が異なる第３のドープ領域が第１の領域の上に置かれる。金属を含む導電層は、第１の領域と第２の領域の間で、表面の上に形成され、ドープ領域の間に電気接続を提供する。
本発明の一実施形態によれば、半導体デバイスは半導体材料の第１の層と、第１の層の中に形成された第１のソース／ドレイン領域を有する第１の電界効果トランジスタとを含む。トランジスタのチャネル領域は第１の層の上に形成され、関連する第２のソース／ドレイン領域はチャネル領域の上に形成される。このデバイスはまた、第１の層の中に形成された第１のソース／ドレイン領域を有する第２の電界効果トランジスタも含む。第２のトランジスタのチャネル領域は第１の層の上に形成され、関連する第２のソース／ドレイン領域はチャネル領域の上に形成される。金属を含む導電層は各トランジスタの第１のソース／ドレイン領域の間に置かれ、１つの第１のソース／ドレイン領域から他の第１のソース／ドレイン領域へ電流を導く。
関連する製造方法では、集積回路構造は、デバイスの形成に適し第１の平面に沿って形成された表面を有する半導体層を提供することによって製造される。離れた位置にある第１のトレンチと第２のトレンチが半導体層の上に形成され、導体層は半導体表面の上に形成されて、第１のトレンチと第２のトレンチとの間に広がる。複数の誘電体層が金属の導体層の上に形成され、第１のドープ領域、第２のドープ領域、および第３のドープ領域を伴う垂直型トランジスタが第１のトレンチの中に形成される。第１のドープ領域のうち少なくとも一部が、金属の導体層と電気的に接触して、半導体層の中に形成される。
半導体デバイスを製造する別の関連する方法では、電界効果トランジスタのソース領域とドレイン領域からなるグループから選択された第１のデバイス領域は、半導体層の上に形成され、また、電界効果トランジスタのソース領域とドレイン領域からなるグループから選択された第２のデバイス領域は、同じく半導体層の上に形成される。導体層は第１のデバイス領域と第２のデバイス領域に隣接した位置におかれ、第１のデバイス領域と第２のデバイス領域との間に電気接続を実現する。第１の電界効果トランジスタゲート領域は第１のデバイス領域および導体層の上に形成され、第２の電界効果トランジスタゲート領域は第２のデバイス領域および導体層の上に形成される。
本発明は、付随する図と共に次の詳細な説明を読むことにより、最良に理解される。
一般的な慣行にしたがい、種々の記述された特徴はスケール通りに描かれているのではなく、本発明に関連する特定の機構を強調するように描かれている。図と本説明を通じて、同様の数字は同様の要素を示す。
記述される実施形態は相補形ＭＯＳ（ＣＭＯＳ）技術に基づく。ＮＭＯＳトランジスタに組み込まれたＰＭＯＳトランジスタを有するＣＭＯＳ集積回路はよく知られており、ＣＭＯＳ垂直ＭＯＳＦＥＴを製造する工程は、参照により本明細書に援用される、１９９９年６月１８日に提出された「A ＣＭＯＳ Integrated Circuit Having Vertical Transistors and a Process for Fabricating Same」という題名の米国出願番号第２９０５３３号に記述されている。垂直型トランジスタＭＯＳＦＥＴ（ＮＭＯＳタイプまたはＰＭＯＳタイプのいずれか）の製造に関するより全体的な説明は、参照により本明細書に援用される、共に譲渡された米国特許第６０２７９７５号に教示されている。さらに別の、共に譲渡された関連出願である、２０００年３月２０日に提出された米国出願番号第３４１，１９０号は、垂直ＭＯＳＦＥＴにおいてシリサイド（ケイ素化合物）を使用することを教示している。
集積回路の中のトランジスタの製造に関して、主表面という用語は半導体層の表面を意味し、その周囲には、たとえば平坦化プロセスで複数のトランジスタが作成される。本明細書では「垂直」という用語は主表面に対してほぼ直交しているという意味であり、たとえば、典型的には、単結晶シリコン層の＜１００＞の平面に沿ってその上にトランジスタデバイスが作成される。
垂直型トランジスタという用語は、ソースからドレインへ流れる電流が垂直に流れるように、主表面に対して垂直に方向づけられた個別の半導体構成要素を伴うトランジスタを意味する。例として垂直ＦＥＴに関しては、ソース領域、チャネル領域、およびドレイン領域は主表面に対して比較的垂直な配列で形成されている。
図１〜６は、本発明にしたがって、例としての回路機能を構成するための種々の製造段階における、集積回路構造１０の部分的な断面図を示す。図の上に概念的な記号を重ねて、完全な回路を提供するために構造１０の他の領域に作成される場合のある接続を示す。この記述から、複数の垂直ＣＭＯＳトランジスタが単体として、または、たとえばバイポーラトランジスタ、コンデンサまたは抵抗器など他のデバイスと組み合わせて構成されて集積回路を形成し得る方法が明らかになる。図６の完成した回路構造は、半導体層の主表面の上に平面に沿って一対の離れたドープ領域（ソース／ドレイン領域）の間に形成された導電層を示す。導電層は平面の上に置かれ、ドープ領域の間に電気接続を提供する。
図１を参照すると、結晶平面に沿い、層１００の上部の上に形成された、暴露された主表面１０６を有する単結晶半導体層１００が示されている。従来の手段で表面１０６の中に形成された分離トレンチ１０８は、堆積シリコン酸化物１１０で満たされている。トレンチの目的は、例としてのトランジスタの対が形成されるその下にある２つの領域の間に電気的な分離を実現することである。この例では、電気的に分離されたＮタイプのタブ領域１１２とＰタイプのタブ領域１１４を表面の中に形成してから、領域１１２と１１４の対の上に、接続するＣＭＯＳ垂直型トランジスタの対を形成する。図示された領域１１２と１１４の対は従来、各領域がトレンチ１０８の異なる側面に接するように形成されてきた。たとえば、Ｎタイプのタブ領域１１２は、ホウ素の注入（３００〜５００ｋｅＶ、１×１０１３／ｃｍ２）により形成されてもよく、Ｐタイプのタブ領域１１４はリンの注入（phosphorous implant）（３００〜５００ｋｅＶ、１×１０１３／ｃｍ２）を受ける場合がある。
領域１１２と１１４の形成に続いて、Ｐタイプのソース／ドレイン領域１１６が領域１１２の中に形成され、Ｎタイプのソース／ドレイン領域１１８が領域１１４の中に形成される。どちらのソース／ドレイン領域も表面１０６に沿っており、たとえばタブ領域１１２の上に、３×１０１５／ｃｍ２〜１０×１０１５／ｃｍ２の５０〜１００ｋｅＶのホウ素の注入と、タブ領域１１４の上に３×１０１５／ｃｍ２〜１０×１０１５／ｃｍ２の５０〜１００のｋｅＶのリンの注入など、イオン注入によって形成される場合がある。
図２を参照すると、ソース／ドレイン領域１１６と１１８に隣接するかまたはその上に置かれ、分離トレンチ１０８の上に広がる導電層１２０を始めとして、多数の層が半導体層１００の上に形成される。面抵抗を低減するために、導電性の材料は金属を含み、好ましい実施形態では、ＣＶＤによって形成されるタングステンシリサイド（ＷＳｉ）などの金属シリサイドである。交互の材料は、コバルトシリサイドまたはチタンシリサイド、および、チタン窒化物およびタングステン窒化物を含む。特に、５０ｏｈｍ／平方より少ない抵抗性を有する他の面積抵抗の低い材料を使用して導電層１２０を形成する場合がある。
薄い層１２２を始めとして、誘電体材料のいくつかの層が導電層１２０の上に形成される。この層１２２は、好ましくはシリコン窒化物で形成され、約５ｎｍから約５０ｎｍの間の厚さを有して、ＮタイプのドーパントとＰタイプのドーパントに対して拡散を防ぐ役割を果たす。層１２２の上に、比較的厚い絶縁層１２４が堆積し、ついで、別の薄い絶縁層１２６が堆積する。
さらに図２を参照すると、シリコン酸化物からなる層１３０が、シリコン窒化物層１２６の上に堆積する。この層１３０は後に、上記の’９７５特許に教示された置換ゲートプロセスにしたがって除去される。しかし、層１３０の厚さは、続いて形成されるＦＥＴゲートの長さを画定する。このシリコン酸化物はテトラエチルオルトシリケート（ＴＥＯＳ）前駆物質からの従来の堆積物である場合もある。
次に、絶縁層１３４、１３６、および１３８がシリコン酸化物層１３０の上に堆積する。層１３４は好ましくはシリコン窒化物であり、厚さは層１２６と同じである。層１３０の側面にそれぞれ接した２つの薄い層１２６と１３４は、オフセットスペーサ機能を提供する。これらは各々、約５ｎｍ〜約５０ｎｍの間の厚さを有し、一般には、層１３０の材料を除去する間にエッチングに抵抗する材料を含む。層１２６と１３４は両方とも、ＮタイプのドーパントとＰタイプのドーパントに対して拡散を防ぐ役割を果たし、次に形成されるソース／ドレイン拡張領域の、各トランジスタのゲートに対する間隔を画定する。
次の処理の間、絶縁層１２４と１３６は、ソリッドソース拡散（solid source diffusion）を通じて各トランジスタのまだ形成されていないソース／ドレイン拡張領域をドーピングする役割を果たし、ゲート酸化物に隣接する活性領域に抵抗性の低い電気接触をつくる。この目的のために、これらは高密度（１×１０２１／ｃｍ３のオーダ）のドーパントを含む。ＮＭＯＳ ＦＥＴでは、適切なドーパントはリンであり、ＰＭＯＳ ＦＥＴではホウ素である。両方のタイプのトランジスタを作成するために、層１２４と１３６をマスキングして、対応するトランジスタの近くに適切なドーパントを提供しなければならない。これを達成する１つの手段は、１つのドーパントタイプの均一なフィルムを堆積させ、次に、従来のリソグラフィでエッチングして層の一部を除去し、次に反対のドーパントタイプの層を選択的に堆積させ、次にＣＭＰを使用して両方の層を平坦化することである。このプロセスは層１２４と１３６の各々について実行される。層１２４と１３６の厚さを使用して、次に形成されるドレイン拡張領域の長さを制御する。
層１３６はＴＥＯＳ堆積酸化物であり、層１３４の上に形成され、材料の組成と厚さの点で層１２４に匹敵する。好ましくは、層１３８もシリコン窒化物の薄い層であり、一般には層１２２、１２６、および１３４と同じ材料で同じ厚さで形成すべきである。すなわち、続く処理の中では層１３８はＣＭＰ抑止層として機能し、たとえば少なくとも約２５ｎｍなど、この機能に適した厚さを有する。この層１３８はまた、ＮタイプのドーパントとＰタイプのドーパントの両方に対して拡散を防ぐ役割も果たす。層１２２、１２４、１２６、１３０、１３４、１３６、および１３８はすべて、従来の化学蒸着（ＣＶＤ）プロセスまたは別のよく知られた蒸着技法を使用して堆積してもよい。上記の一連の層に関して、別の実施形態はたとえば、レイヤの数を減らすなど大きな変更を含む場合があり、その時はトランジスタの各々に対してチャネル領域が垂直になるという結果になることに留意されたい。
図２はまた、Ｎタイプのタブ領域１１２の上の第１のトレンチ１４２と、Ｐタイプのタブ領域１１４の上に形成された第２のトレンチ１４４を示す。トレンチは従来のフォトレジストのパターニングと、それに続く異方性のエッチングで、ソース／ドレイン領域１１６および１１８の多数の絶縁層の一部とストッピングの一部を除去することによって形成される。トレンチ１４２および１４４の形成という結果をもたらすエッチングの化学と他の詳細はよく知られており、本明細書ではこれ以上説明しない。
次に、選択的等方性エッチングをトレンチ１４２および１４４の各々の中で実行して、導電層１２０の、異方性のトレンチエッチングにより暴露された部分を除去することによって、各トレンチの中にくぼみ１４６を作成する。図３を参照のこと。導電層１２０の組成に依存して、エッチングの化学は変化する。たとえば、選択的ケイ素化合物ウェットエッチングに適した化学は、硫酸と過酸化水素の混合物である。
くぼみ１４６の形成に続き、薄いコンフォーマル（conformal）なシリコン酸化物層１４８がトレンチ１４２および１４４の壁に沿って堆積し、同様に層１３８の暴露された表面上にも堆積する。酸化物層１４８は、くぼみ１４６の中に堆積し、同様にトレンチの他の壁部分に沿って堆積する。図４を参照のこと。
異方性エッチングにより、シリコン酸化物材料１４８はトレンチ１４２および１４４の壁部分から除去されるが、シリコン酸化物誘導体の領域１５０はくぼみ１４６の中にとどまる。図５を参照のこと。誘導性領域１５０はシリコン酸化物を含むが、他の絶縁体（ドープされた材料またはドープされていない材料）を適用してもよい。
ソース／ドレイン領域１１６および１１８の一部をトレンチエッチングプロセスにより暴露すると、トレンチ１４２および１４４の底でこれらの領域から単結晶シリコンがエピタキシャルに成長して、トレンチ１４２の中のチャネル領域１６０の上と下にソース／ドレイン拡張領域１５２を作成し、また、トレンチ１４４の中のチャネル領域１６２の上と下にソース／ドレイン拡張領域１５４を作成するのに適した、デバイス品質の結晶シリコン層が形成される。図６を参照のこと。チャネル領域１６０はソース／ドレイン領域１１６の上に形成され、ドープされていない場合もあり、Ｎタイプの材料で軽くドープされている場合もある。チャネル領域１６２はソース／ドレイン領域１１８の上に形成され、ドープされていない場合もあり、Ｐタイプの材料で軽くドープされている場合もある。チャネル領域１６０および１６２を形成するために使用される半導体材料は、単結晶シリコン−ゲルマニウム、またはシリコン−ゲルマニウム−炭素、または他の半導体材料であってもよい。さらに、トレンチの中に形成される結晶性の材料は、アモルファス層または多結晶の層として堆積し、続いてたとえば、従来のアニールによって再結晶化する場合がある。トレンチ１４２および１４４の上に堆積した半導体材料の一部は、たとえばＣＭＰによって除去され、堆積した単結晶性の層をシリコン窒化物層１３８で平坦化する。パッド領域１６４および１６６は次に、標準の堆積、注入、リソグラフィおよびエッチング技法によって形成される。領域１６４および１６６は適切にドープされて、各関連するチャネル領域１６０または１６２に対して、ソース／ドレイン領域を提供する。
ＰＭＯＳトランジスタ１８０およびＮＭＯＳトランジスタ１９０は従来の処理により、領域１１２および１１４の上で完成する。パッド領域１６４および１６６は、シリコン窒化物などの誘導性材料の中に完全に包まれる。層１９２と２０２を参照のこと。これらの層が形成されると、シリコン酸化物層１３０は（たとえば、選択的ＨＦエッチングにより）除去され、薄いゲート酸化物誘電領域２１０が熱によって成長する。ポリシリコンゲート領域２００の堆積が続く。
各トランジスタに関して、ゲート導体領域２００がゲート酸化物領域２１０に隣接して形成されて、チャネル領域１６０または１６２を介して伝導を制御する。ゲート伝導体領域２００は導電層１２０の上に形成されるが、絶縁層１２２、１２４および１２６によって導電層１２０とは分離している。シリコン窒化物の層１３４の一部とシリコン酸化物層１３６の一部は、導体領域２００の上に置かれる。絶縁層１９２は各ソース／ドレイン領域１６４および１６６の一部をカバーし、各プラグ１６４、１６６の相対する側面に隣接した誘電スペーサ２０２が、従来のシリコン窒化物で好ましく形成される。ゲート入力接触２２０はゲート伝導体領域の両方に接続され、トランジスタ１８０および１９０の各々を交互に導電状態にする。
導電層１２０は、好ましくは、トランジスタ１８０のソース／ドレイン領域１１６をトランジスタ１９０のソース／ドレイン領域と電気接続する連続的なフィルムである。絶縁体領域１５０は、ソース／ドレイン領域１１６または１１８に隣接する、対応するソース／ドレイン拡張領域１５２と１５４の各々と、導電層１２０が直に接触しないように分離する。絶縁体領域が存在しなかった場合、導体層１２０と結晶シリコンとの間のインタフェースに、電気的な性能に影響を与える転位が発生する。ソース／ドレイン領域の間を接続させる面積集約的な接触ウィンドウを除去することに加え、導体層１２０は、領域１１６と１１８の間に面積抵抗が低いパスを提供する。
ソース／ドレイン領域１６４および１６６が、たとえばＶｄｄとＶｓｓなど異なる電圧レールに接続されたソース領域として機能し、ソース／ドレイン領域１１６および１１８がドレイン領域として機能すると、トランジスタは、ゲート入力接触部２２０に供給される信号に作用するインバータ回路２４０を形成する。インバータ出力信号はドレイン領域１１４および１１６から、導電層１２０に沿って、出力接触２４２に送信される。トランジスタ１８０および１９０の形成に関係するほかの詳細はよく知られている。２０００年のProceedings of the International Solid-State Circuits Conferenceの１３４ページにある、Monroeらの「The Vertical Replacemnet-Gate（ＶＲＧ)Process for Scalable, General-purpose Complementary Logic」を参照されたい。
インバータ回路２４０の対は、２つのＮタイプのＶＲＧパストランジスタ２６０および２７０に組み合わされて、ＳＲＡＭセル２８０を形成する場合がある。各パストランジスタ２６０および２７０のゲート電極２７２と、ワード線２７４の接続を概念的に示す図７を参照されたい。パストランジスタ２６０のソース２７４は、ビット線２７８上の信号に接続され、パストランジスタ２７０のソース２７６は、逆ビット線２８０に接続されて、ビット線２７８上に提供された信号とは逆の信号を受信する。
回路構造の中の半導体領域での、抵抗の低い相互接続に役立つ構造が説明された。好ましい実施形態は集積回路を含む。本発明の特定の用途を示したが、ここに開示された原理は、本発明を種々の回路構造について種々の方法で実行するための基礎を提供し、その中には、ＩＩＩ−Ｖ化合物および他の半導体材料で形成された構造が含まれる。例としての実施形態はＶＲＧ ＭＯＳＦＥＴに関するものであったが、多くの変形例が企図されている。これらには、層１２０などの導体層を使用して、他のタイプの半導体デバイス（垂直バイポーラトランジスタデバイス、ダイオードおよびさらに一般的には拡散領域など）を半導体層の中の他のデバイスまたは領域に接続することを含む。ここに明白には特定されていないさらに他の構成も本発明の範囲から逸脱するものでなく、本発明は首記の請求項によってのみ限定される。
１０ 集積回路構造
１００ 単結晶半導体層
１０６ 主平面
１０８ 分離トレンチ
１１０ 堆積シリコン酸化物
１１２ Ｎタイプのタブ領域
１１４ Ｐタイプのタブ領域
１１６ Ｐタイプのソース／ドレイン領域
１１８ Ｎタイプのソース／ドレイン領域
１００ 単結晶半導体層
１０６ 主平面
１０８ 分離トレンチ
１１０ 堆積シリコン酸化物
１１２ Ｎタイプのタブ領域
１１４ Ｐタイプのタブ領域
１１６ Ｐタイプのソース／ドレイン領域
１１８ Ｎタイプのソース／ドレイン領域
Claims (10)
- 半導体層と、
該半導体層の表面に対して直交方向に形成された第１のＭＯＳＦＥＴとから成る集積回路構造であって、該第１のＭＯＳＦＥＴは、
該半導体層の表面に沿って該半導体層の中に形成される第１のソース／ドレイン領域と、
前記半導体層の上方で、かつ前記第１のソース／ドレイン領域の上に位置し、該第１のソース／ドレイン領域と同一の伝導型を有する、第１の単結晶ソース／ドレイン拡張領域と、
該第１のソース／ドレイン領域と異なる伝導型の単結晶チャンネルドープ領域であって、該半導体層の上方で、かつ該第１のソース／ドレイン領域及び前記第１の単結晶ソース／ドレイン拡張領域の上に位置する単結晶チャンネルドープ領域と、
前記単結晶チャンネルドープ領域の上に位置し、該第１のソース／ドレイン領域と同一の伝導型を有する、第２の単結晶ソース／ドレイン拡張領域と、
該第１のソース／ドレイン領域と同じ伝導型の第２のソース／ドレイン領域であって、該半導体層の上方で、かつ該第２の単結晶ソース／ドレイン拡張領域の上に位置する第２のソース／ドレイン領域と、
ゲート電極および該単結晶チャンネルドープ領域に隣接して位置するゲート誘電体を含む第１のゲート構造と、
を具備し、前記集積回路構造は更に、
該第１のソース／ドレイン領域から分離トレンチによって電気的に分離され、該半導体層の表面に沿って前記半導体層の中に形成される第２のドープ領域と、
該半導体層の上方で、かつ該第１のソース／ドレイン領域と該第２のドープ領域の間に連続的なフィルム状で形成され、該第１のソース／ドレイン領域と該第２のドープ領域との間を電気的に接続する導電層と、を含む集積回路構造。 - 該半導体層の表面に対して直交方向に形成され、該第１のＭＯＳＦＥＴから該分離トレンチによって電気的に分離された第２のＭＯＳＦＥＴを、さらに含み、この第２のＭＯＳＦＥＴが、
第３のソース／ドレイン領域として構成される該第２のドープ領域と、
前記半導体層の上方で、かつ前記第３のソース／ドレイン領域の上に位置し、該第３のソース／ドレイン領域と同一の伝導型を有する、第３の単結晶ソース／ドレイン拡張領域と、
該第３のソース／ドレイン領域と異なる伝導型の第２の単結晶チャンネルドープ領域であって、該半導体層の上方で、かつ前記第３の単結晶ソース／ドレイン拡張領域の上に位置する第２の単結晶チャンネルドープ領域と、
前記第２の単結晶チャンネルドープ領域の上に位置し、該第３のソース／ドレイン領域と同一の伝導型を有する、第４の単結晶ソース／ドレイン拡張領域と、
該第３のソース／ドレインと同じ伝導型の第４のソース／ドレイン領域であって、該半導体層の上方で、かつ前記第４の単結晶ソース／ドレイン拡張領域の上に位置する第４のソース／ドレイン領域と、を含む請求項１に記載の集積回路構造。 - 該導電層が、該第１のＭＯＳＦＥＴの該第１のソース／ドレイン領域と、該第２のＭＯＳＦＥＴの該第３のソース／ドレイン領域とを電気的に接続して、２つの相互接続トランジスタを形成する請求項２に記載の集積回路構造。
- 該第１のＭＯＳＦＥＴが第１のゲート構造を含み、および該第２のＭＯＳＦＥＴが第２のゲート構造を含み、そしてさらに該第１および第２のゲート構造が互いに電気的に接続されている請求項２に記載の集積回路構造。
- 該第１のＭＯＳＦＥＴがＰ型ＭＯＳＦＥＴであり、および該第２のＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴである請求項２に記載の集積回路構造。
- 半導体デバイスであって、
半導体材料からなる半導体層と、
該半導体層に対して直交方向に形成された第１の電界効果トランジスタであって、該半導体層の表面に沿って該半導体層の中に形成される第１のソース／ドレイン領域と、該半導体層の上方で、かつ該第１のソース／ドレイン領域の上に位置する、第１の単結晶ソース／ドレイン拡張領域と、該第１の単結晶ソース／ドレイン拡張領域の上方に形成された第１のチャンネル領域と、該単結晶チャンネルドープ領域の上に位置する、第２の単結晶ソース／ドレイン拡張領域と、該第２の単結晶ソース／ドレイン拡張領域の上方に形成された第２のソース／ドレイン領域と、を具備する第１の電界効果トランジスタと、
該第１の電界効果トランジスタから分離トレンチによって電気的に分離され、かつ該半導体層に対して直交方向に形成される第２の電界効果トランジスタであって、該半導体層の表面に沿って該半導体層の中に形成される第３のソース／ドレインと、該半導体層の上方で、かつ該第３のソース／ドレイン領域の上に位置する、第３の単結晶ソース／ドレイン拡張領域と、該第３の単結晶ソース／ドレイン拡張領域の上に形成された第２のチャンネル領域と、該第２の単結晶チャンネルドープ領域の上に位置する、第４の単結晶ソース／ドレイン拡張領域と、該第４の単結晶ソース／ドレイン拡張領域の上に形成された第４のソース／ドレイン領域と、を具備する第２の電界効果トランジスタと、
該半導体層の上方で、かつ該第１のソース／ドレイン領域と該第３のソース／ドレイン領域の間に連続的なフィルム状で形成され、該第１のソース／ドレイン領域と該第３のソース／ドレイン領域との間を電気的に接続する導電層と、を備える半導体デバイス。 - 半導体層を提供する処理と、
該半導体層の上に連続的なフィルム状に形成される導電層を提供する処理と、
該半導体層の表面に対して直交方向に第１のＭＯＳＦＥＴを形成する処理とから成る、集積回路構造を製造する方法であって、
該第１のＭＯＳＦＥＴを形成する処理が、
該半導体層の表面に沿って前記半導体層の中に第１のソース／ドレイン領域を形成するステップと、
前記半導体層の上方で、かつ前記第１のソース／ドレイン領域の上に、該第１のソース／ドレイン領域と同一の伝導型を有する、第１の単結晶ソース／ドレイン拡張領域を形成するステップと、
該第１のソース／ドレイン領域と異なる伝導型の単結晶チャンネルドープ領域であって、該半導体層の上方でかつ該第１の単結晶ソース／ドレイン拡張領域の上に単結晶チャンネルドープ領域を形成するステップと、
前記単結晶チャンネルドープ領域の上に、該第１のソース／ドレイン領域と同一の伝導型を有する、第２の単結晶ソース／ドレイン拡張領域を形成するステップと、
該第１のソース／ドレイン領域と同じ伝導型を有し、該半導体層の上方で、かつ該第２の単結晶ソース／ドレイン拡張領域の上に、第２のソース／ドレイン領域を形成するステップと、を含み、該方法はさらに、
該第１のソース／ドレイン領域から分離トレンチによって電気的に分離され、かつ該半導体層の表面に沿って該半導体層の中に、第２のドープ領域を形成するステップであって、導電層が該第１のソース／ドレイン領域と該第２のドープ領域の間に形成され、該第１のソース／ドレイン領域と該第２のドープ領域との間を電気的に接続する、第２のドープ領域を形成するステップを含む、方法。 - 集積回路を製造する方法であって、
第１のデバイス領域および第２のデバイス領域を有する半導体層を提供するステップと、
該半導体層の表面に沿って前記第１のデバイス領域の該半導体層の中に第１のソース／ドレイン領域を形成するステップと、
該半導体層の表面に沿って前記第２のデバイス領域の該半導体層の中に第３のソース／ドレイン領域を形成するステップと、
該第１のデバイス領域および該第２のデバイス領域における半導体層の上に連続的なフィルム状に形成される導電層を形成するステップと、
該第１のデバイス領域および該第２のデバイス領域における該導電層の上に複数の誘電体層を形成するステップと、
該複数の誘電体層を通して該第１のデバイス領域における該半導体層の表面に達するまでエッチングすることにより第１のトレンチを形成するステップ、および該複数の誘電体層を通して該第２のデバイス領域における該半導体層の表面に達するまでエッチングすることにより第２のトレンチを形成するステップと、
該前記半導体層の上方で、かつ前記第１のソース／ドレイン領域の上に、該第１のソース／ドレイン領域と同一の伝導型を有する、第１の単結晶ソース／ドレイン拡張領域を形成し、該半導体層の上方で、かつ該第１の単結晶ソース／ドレイン拡張領域の上に、該第１のソース／ドレイン領域と異なる伝導型の第１の単結晶チャンネルドープ領域を形成し、前記単結晶チャンネルドープ領域の上に、該第１のソース／ドレイン領域と同一の伝導型を有する、第２の単結晶ソース／ドレイン拡張領域を形成し、該半導体層の上方で、かつ該第２の単結晶ソース／ドレイン拡張領域の上に、該第１のソース／ドレイン領域と同じ伝導型の第２のソース／ドレイン領域とを形成するステップと、
該前記半導体層の上方で、かつ前記第３のソース／ドレイン領域の上に、該第３のソース／ドレイン領域と同一の伝導型を有する、第３の単結晶ソース／ドレイン拡張領域を形成し、該半導体層の上方で、かつ該第３の単結晶ソース／ドレイン拡張領域の上に、該第３のソース／ドレイン領域と異なる伝導型の第２の単結晶チャンネルドープ領域を形成し、該第２の単結晶チャンネルドープ領域の上に、該第３のソース／ドレイン領域と同一の伝導型を有する、第４の単結晶ソース／ドレイン拡張領域を形成し、該半導体層の上方で、かつ該第４の単結晶ソース／ドレイン拡張領域の上に、該第３のソース／ドレイン領域と同じ伝導型の第４のソース／ドレイン領域を形成するステップであって、該第１のソース／ドレイン領域と該第３のソース／ドレイン領域の間を電気的に接続するために、これら該第１のソース／ドレイン領域と該第３のソース／ドレイン領域との間に該導電層が配置される、形成するステップとを含む方法。 - さらに、第１のＭＯＳＦＥＴを形成するために該第１のデバイス領域において該第１の単結晶ソース／ドレイン拡張領域および該第２の単結晶ソース／ドレイン拡張領域の近傍に第１のゲート構造を形成するステップと、第２のＭＯＳＦＥＴを形成するために、該第２のデバイス領域において該第３の単結晶ソース／ドレイン拡張領域および該第４の単結晶ソース／ドレイン拡張領域の近傍に第２のゲート構造を形成するステップとを含む請求項８に記載の方法。
- 前記導電層を、前記第１の単結晶ソース／ドレイン拡張領域との直接接触から分離するように構成された絶縁領域を更に含む、請求項１に記載の集積回路構造。
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| JPH0687500B2 (ja) * | 1987-03-26 | 1994-11-02 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| KR920022532A (ko) | 1991-05-13 | 1992-12-19 | 문정환 | 이중 수직 채널을 갖는 스태틱램 및 그 제조방법 |
| US5208172A (en) * | 1992-03-02 | 1993-05-04 | Motorola, Inc. | Method for forming a raised vertical transistor |
| US5398200A (en) * | 1992-03-02 | 1995-03-14 | Motorola, Inc. | Vertically formed semiconductor random access memory device |
| US5262352A (en) * | 1992-08-31 | 1993-11-16 | Motorola, Inc. | Method for forming an interconnection structure for conductive layers |
| JP2889061B2 (ja) * | 1992-09-25 | 1999-05-10 | ローム株式会社 | 半導体記憶装置およびその製法 |
| JPH06334130A (ja) * | 1993-05-26 | 1994-12-02 | Toshiba Corp | 半導体装置 |
| DE4417150C2 (de) * | 1994-05-17 | 1996-03-14 | Siemens Ag | Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen |
| JP3003598B2 (ja) * | 1995-11-22 | 2000-01-31 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5683930A (en) * | 1995-12-06 | 1997-11-04 | Micron Technology Inc. | SRAM cell employing substantially vertically elongated pull-up resistors and methods of making, and resistor constructions and methods of making |
| DE19651108C2 (de) * | 1996-04-11 | 2000-11-23 | Mitsubishi Electric Corp | Halbleitereinrichtung des Gategrabentyps mit hoher Durchbruchsspannung und ihr Herstellungsverfahren |
| DE19711483C2 (de) * | 1997-03-19 | 1999-01-07 | Siemens Ag | Vertikaler MOS-Transistor und Verfahren zu dessen Herstellung |
| JPH11121400A (ja) * | 1997-10-14 | 1999-04-30 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| US6297531B2 (en) * | 1998-01-05 | 2001-10-02 | International Business Machines Corporation | High performance, low power vertical integrated CMOS devices |
| US6027975A (en) * | 1998-08-28 | 2000-02-22 | Lucent Technologies Inc. | Process for fabricating vertical transistors |
| US6143593A (en) * | 1998-09-29 | 2000-11-07 | Conexant Systems, Inc. | Elevated channel MOSFET |
| JP3376302B2 (ja) * | 1998-12-04 | 2003-02-10 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6498367B1 (en) * | 1999-04-01 | 2002-12-24 | Apd Semiconductor, Inc. | Discrete integrated circuit rectifier device |
| US6518622B1 (en) | 2000-03-20 | 2003-02-11 | Agere Systems Inc. | Vertical replacement gate (VRG) MOSFET with a conductive layer adjacent a source/drain region and method of manufacture therefor |
| US6300199B1 (en) * | 2000-05-24 | 2001-10-09 | Micron Technology, Inc. | Method of defining at least two different field effect transistor channel lengths using differently angled sidewall segments of a channel defining layer |
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