JPH03112161A - バイポーラトランジスタを複合したｍｉｓメモリ装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、バイポーラトランジスタを複合したＭＩＳ
メモリ装置およびその製造方法に関するものである。

（従来の技術） 従来、この種の装置はインタナシ町ナルエレクトロンデ
バイス　ミーティング１９８６テクニカルダイジエスト
　（Ｉｎｔｅｒｎａｔｉｏｎａｌ　ＥＩｅｃｔｒｏｎ［
ｌｅｖｉｃｅｓＭｅｅｔｉｎｇ　１９８６　Ｔｅｃｈｎ
ｉｃａｌ　Ｄｉｇｅｓｔ）Ｐ８０２〜８０４に示される
ものがある。この例では、ダイナミックランダムアクセ
スメモリ（以下、単にＤＲＡＭという）について示され
ている。

第７図はこの文献における主要な工程フローチャートで
あり、第８図はその構造断面を示す断面図である。まず
第８図の断面図を用いて工程の概要を第７図のフローチ
ャートにしたがって説明する。Ｐ型基板１０１上にＮ”
埋込み層１０２、Ｐ。

埋込み層１０３を形成し、その上にエピタキシャル層１
０４を堆積させる。

次に、バイポーラトランジスタのコレクタ１０５ａおよ
びＰＭＯＳトランジスタ形成領域となるＮウェル１０５
ｂと、メモリセルおよびＮＭＯ３トランジスタ形成領域
となるＰウェル１０６をエピタキシャル層１０４内に形
成する。

次に分離用のフィールド酸化膜１０７を形成し、メモリ
セルのキャパシタ１０８．ＮＭＯ３トランジスタのゲー
ト酸化膜１０９ａ、ＰＭＯＳトランジスタのゲート酸化
膜１０９ｂを順次形成する。

次に、バイポーラトランジスタのコレクタ引き出し電極
１１０．ベース領域１１１を形成した後、ＮＭＯＳトラ
ンジスタのソース・ドレイン領域１１２ａとバイポーラ
トランジスタのエミッタ１１２ｂを同時に形成する。

次に、ＰＭＯＳトランジスタのソース・ドレイン領域１
１３を形成した後、絶縁膜を堆積し、この絶縁膜にコン
タクトホールを開孔し、金属配線を施す。

（発明が解決しようとする課題） しかしながら、上記構成のＤＲＡＭでは、バイポーラト
ランジスタを複合させるために、ＭＯＳプロセス以外の
特別な追加工程が必要であり、製造工程が複雑になり、
歩留り低下や製造コストの上昇といった欠点があった。

この発明は前記従来技術が持っている問題点のうち、製
造工程が複雑になる点と、歩留りが低下する点と、製造
コストが上昇する点について解決したバイポーラトラン
ジスタを複合したＭＩＳメモリ装置およびその製造方法
を提供するものである。

（課題を解決するための手段） この発明は前記問題点を解決するために、バイポーラト
ランジスタを複合したＭＩＳメモリ装置において、第１
導電型半導体基板に形成した第２導電型のウェル領域に
形成したバイポーラトランジスタと、第１導電型半導体
基板上に形成されたメモリセルのキャパシタ電極とバイ
ポーラトランジスタのエミッタ引き出し用となるか、あ
るいはメモリセルのビット線とこのエミッタ引き出し用
となり、第２導電型不純物がドープされた導体と、この
第２導電型不純物により第１導電型半導体基板に拡散さ
れたバイポーラトランジスタの第２導電型エミッタ拡散
層とを設けたものである。

また、この発明は前記問題点を解決するために、バイポ
ーラトランジスタを複合したＭＩＳメモリ装置の製造方
法において、第１導電型半導体基板上に形成されたメモ
リセルのスイッチングトランジスタの第２導電型高濃度
ソース・ドレイン拡散層に接続するキャパシタ電極と第
２導電型のウェル領域のバイポーラトランジスタのエミ
ッタ形成領域に導通する導体に第２導電型不純物を拡散
させるか、あるいはメモリセルのビット線となる導体と
このエミッタ形成領域に接続する導体に第２導電型不純
物をドープする工程と、この第２導電型不純物を第１導
電型半導体基板に拡散させてバイポーラトランジスタの
エミッタを形成する工程とを導入したものである。

（作　用） この発明によれば、以上のように、バイポーラトランジ
スタを複合したＭＩＳメモリ装置を構成したので、メモ
リセルのビット線とエミッタ引き出し線用の導体あるい
はメモリのキャパシタ電極となる導体とバイポーラトラ
ンジスタのエミッタ電極となる導体に第２導電型不純物
をドープしているから、この第２導電型不純物が第１導
電型半導体基板のエミッタ形成領域に拡散されてエミッ
タ拡散層を形成し、したがって前記問題点を除去できる
。

また、この発明はバイポーラトランジスタを複合したＭ
ＩＳメモリ装置の製造方法において、以上のような工程
を導入したので、スイッチングトランジスタの第２導電
型高濃度ソース・ドレイン拡散層と接続するキャパシタ
電極の導体がバイポーラトランジスタのエミッタ形成領
域と接続して、この導体にドープされた第２導電型不純
物が第１導電型半導体基板中のエミッタ形成領域に拡散
されるか、あるいはメモリセルのビット線と導体がエミ
ッタ形成領域の導体となって、この導体にドープされた
第２導電型不純物がこのエミッタ形成領域に拡散されて
、エミッタ拡散層を形成し、メモリセルのビット線とエ
ミッタ、あるいはキャパシタ電極とエミッタが同一工程
で形成でき、したがって前記問題点を除去できる。

（実施例） 第１図はこの発明のバイポーラトランジスタを複合した
ＭＩＳメモリ装置の第１実施例を示す構造断面図であり
、ＤＲＡＭに通用した例を示す、左からＮＰＮバイポー
ラトランジスタＡ。

ＰＭＯＳトランジスタＢ、ＮＭＯ３トランジスタＣ１お
よびメモリセルＤをあられしている。ＥはメモリセルＤ
内のスイッチングトランジスタである。

この第１図において、ＩはＰ型シリコンＳ結晶基板（以
下、シリコン基板という）であり、その一部にＮ型領域
（以下、Ｎウェルという）２ａ。

２ｂが形成されている。

ＮＰＮバイポーラトランジスタＡおよびＰＭＯ３ｌ−ラ
ンジスタＢはそれぞれこのＮウェル２ａ、２ｂ中に形成
される。３は電気的分離のためのフィールド酸化膜、４
はＰＭＯ３トランジスタＢ、ＮＭＯＳトランジスタＣ，
メモリセルＤのゲート酸化膜、５はＰＭＯ３トランジス
タＢ。

ＮＭＯ３トランジスタＣ，メモリセルＤのスイッチング
トランジスタＥのゲート電極である。

ＮＭＯ３トランジスタＣおよびＰＭＯ３トランジスタＢ
はＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｐｅｄ　Ｄｒ
ａｉｎ）構造になっており、その各ゲート電極５をマス
クにしてゲートエツジ下部に自己整合的にそれぞれ低濃
度Ｐ型拡散Ｎ７　ｂ、低濃度Ｎ型拡散層６を形成した後
、ゲート電極エツジにＰＭＯ３トランジスタＢ、ＮＭＯ
Ｓｌ−ランジスタＣにそれぞれサイドウオール８を形成
し、このサイドウオール８と自己整合的に高濃度Ｎ型拡
散層９ｂを形成している。

すなわち、ＮＭＯ３トランジスタＣにおいては、低濃度
Ｎ型拡散Ｎ６と高濃度Ｎ型ソース・ドレイン拡散層９ｂ
を形成し、またＰＭＯ３トランジスタＢにおいては、低
濃度Ｐ型拡散ＪｉＪ７ｂと高濃度Ｐ型ソース・ドレイン
拡散層１０ｂを形成する。

一方、ＮＰＮバイポーラトランジスタＡにおいては、ベ
ース７ａは低濃度Ｐ型拡散層７ｂと同じ工程で形成され
ており、ベース引き出し部１０ａは高濃度Ｐ型ソース・
ドレイン拡散層１０ｂと同じ工程で形成されており、さ
らにコレクタ引き出し部９ａは高濃度Ｎ型ソース・ドレ
イン拡散層９ｂと同じ工程で形成されている。

メモリセルＤはスタックドキャパシタセルを用いており
、スタックドキャパシタはポリシリコンで形成されたス
トレージノード電極１３．誘電体薄膜１４、およびセル
プレート電極１５から構成され、ストレージノード電極
１３は絶縁膜１１に開けられたコンタクトホール１２を
介してスイッチングトランジスタＥ　（ＮＭＯ３トラン
ジスタ）のＮ′″拡散層に接続されている。

スイッチングトランジスタＥのゲート電極５はリード線
としても機能し、第１図の紙面垂直方向に延びている。

スイッチングトランジスタＥのもう一方の高濃度Ｎ型ソ
ース・ドレイン拡散層９ｂには、絶縁膜１６に開けられ
たコンタクトホール１７ｂを介してビット線１８ｂがつ
ながっている。

このビット線１８ｂはポリシリコンとシリサイドの２層
からなるポリサイド構造を用いている。

また、このビット線１８ｂはＮＰＮバイポーラトランジ
スタＡのエミッタ２２の形成にも用いられている。この
エミッタ２２の形成領域上の絶縁膜１６にメモリセルＤ
のコンタクトホール１７ｂと同一工程で開けられたコン
タクトホールｆ７ａを介して、ビット線１８ｂと同一工
程で形成されたポリサイド１８ａが接続されている。

ポリシリコンには、Ｎ型不純物がドープされており、シ
リコン基板中にもこの不純物が拡散され、エミッタ２２
が形成されている。

ＮＰＮバイポーラトランジスタＡ、ＰＭＯ５！−ランジ
スタＢ、ＮＭＯＳトランジスタＣの各電極は絶縁膜１６
にあけられたコンタクトホール２０を介して金属配線２
１で引きだされている。

なお、メモリセルＤにおける１９は層間絶縁膜である。

そして、第１図では省略されているが、全面に保護用の
パッシベーション膜がついている。

このように構成されたＤＲＡＭでは、メモリセルＤを駆
動する周辺回路の一部に第２図に示すようなパイＣＭＯ
Ｓドライバを用いることができる。

この第２図において、入力端子ＩＮＰＵＴに入力される
信号の極性に応じてＰＭＯ３トランジスタ５１とＮＭＯ
３トランジスタ５２のいずれかをオンさせてＮＰＮトラ
ンジスタ５５で増幅するとともに、ＰＭＯ３トランジス
タ５１の出力でオンとなるＮＭＯＳトランジスタ５４の
出力あるいは入力端子ＩＮＰＵＴに入力されてオンとな
るＮＭＯＳトランジスタ５３の出力をＮＰＮ　トランジ
スタ５６で増幅して、このＮＰＮ　トランジスタ５５．
５６の出力を出力端子○ＵＴＰＵＴから取り出して、第
１図のメモリセルＤを駆動する。

このようなドライバはＣＭＯＳドライバに比較して大き
な負荷容量でも速度の劣化が小さく、また入力容量を小
さくできるので、メモリの高速動作に有利となる。

また、バイポーラトランジスタをバンドギャップジェネ
レータとして基準電圧発生回路に適用できるので、温度
補償型の電圧変換回路が実現できる。

この第１図で示したこの発明のバイポーラトランジスタ
を複合したＭＩＳメモリ装置の第１実施例では、メモリ
セルＤのビット線１８ｂとなる導体と同時にＮＰＮバイ
ポーラトランジスタＡの工・ミッタ２２の電極の引き出
しとなっており、この導体に第２導電型不純物をドープ
し、この不純物をエミッタ形成領域に拡散して、エミッ
タ拡散層としているから、ＭＯＳ−ＤＲＡＭにバイポー
ラトランジスタを複合化でき、重い負荷容量をドライブ
する回路にパイＣＭＯＳドライバを適用して高速動作を
行わせることができ、しかもセンス回路におけるセンス
感度の向上、基準電圧発生回路における温度特性を向上
した電圧変換回路ができる。

次に、以上のようなりＲＡＭの製造工程の一例について
第３図（Ａ）〜第３図（Ｈ）を参照しながら説明する。

まず、第３図（Ａ）に示すように比抵抗１０Ω口程度の
（１００）Ｐ型シリコン単結晶基板１（以下、シリコン
基板という）を用意し、ＮＰＮバイポーラトランジスタ
Ａ、ＰＭＯ３トランジスタＢの形成領域にＮウェル２ａ
、２ｂを形成する。

このＮウェル２ａ、２ｂはリンをＩ　ＸＩＯ”ＣＩＯ程
度のドーズ量でイオン注入した後、１１５０°Ｃ程度の
温度で数時間ドライブインし、深さを約４−にする。

Ｎウェル２ａ、２ｂ形成後、選択酸化法により膜厚５０
０〜７００ｎｍのフィールド酸化膜３を形成する。

次に、第３図（Ｂ）　に示すように、アクティブ領域の
シリコン基板１の表面にＰＭＯ３トランジスタＢ、ＮＭ
ＯＳトランジスタＣ，メモリセルＤのゲート酸化膜４を
熱酸化により膜厚１５ｎｉ＋程度つける０図示はしてい
ないが、ＮＭＯＳトランジスタＣおよびＰＭＯ３トラン
ジスタＢのしきい値電圧を制御するため、ボロンをイオ
ン注入する。

次に、ゲート電極５となるポリシリコンを減圧ＣＶＤに
より膜ｒ！Ｌ３００ｎｓ＋程度堆積させ、導電性をもた
せるため、リンを４　ＸＩＯ”ｃｍ−’程度以上の高濃
度でドーピングする。

次に、ゲート電極５以外の不要な部分のポリシリコンを
フォトリソグラフィおよびエツチングにより除去する。

ＰＭＯ３トランジスタＢおよびＮＰＮバイポーラトラン
ジスタＡの部分をレジスト２０１で覆った後、ＮＭＯＳ
トランジスタＣの低４度Ｎ−型拡散層６を形成するため
、リンを２Ｘ１０ＩＩＣＩ！ｌ−”程度のドーズ量でイ
オン注入する。

次に、レジスト２０１を除去した後、今度は第３図（ｃ
）　に示すように、ＮＭＯ３トランジスタＣおよびＮＰ
ＮバイポーラトランジスタＡのコレクタ引き出し部をレ
ジスト２０丁で覆い、ＮＰＮバイポーラトランジスタＡ
のベース領域７ａとＰＭＯ３トランジスタＢの低濃度Ｐ
−型型数散層ｂを同時に形成するため、ボロンを５Ｘ１
０”ないし２ＸＩＯ’、’ｃｍ″ｔのドーズ量でイオン
注入する。

このドーズ量はＮＰＮバイポーラトランジスタＡのｈｆ
ｅ（電流増幅率）やコレクタ・エミッタ間耐圧、−ＰＭ
Ｏ５トランジスタＢのドレイン近傍の電界緩和効果など
重要な特性を支配するので、要求される素子特性に合わ
せて最適化しなければならない。

次に、レジス）２０２を除去した後、全面にＣＶＤ酸化
膜（Ｓｉｎｇ）を堆積し、異方性の強いドライエツチン
グ装置を用い、第３図（ｄ）に示すように、全面エツチ
ングによりゲート電極５のエツジ部にサイドウオール８
を形成する。この実施例では、仕上りのサイドウオール
幅は約０．２−とした。

次に、ＮＭＯＳトランジスタＣ全体およびＮＰＮバイポ
ーラトランジスタＡのコレクタ引き出し部９ａ以外をレ
ジスト２０３で覆い、ＮＭＯＳトランジスタＣの高濃度
Ｎ°型ソース・ドレインｔＪｕｈ、Ｎ９ｂとＮＰＮバイ
ポーラトランジスタＡのコレクタ引き出し部９ａを同時
に形成するため、砒素を３Ｘ１０”ないし３ＸＩＱ”ｃ
＋ｍ−”程度のドーズ量でイオン注入する。

次に、レジスト２０３を除去した後、今度はＰＭＯ３ト
ランジスタＢとＮＰＮバイポーラトランジスタＡのベー
ス引き出し部以外を第３図（Ｅ）に示すように、レジス
ト２０４で覆い、ＰＭＯＳトランジスタＢの高濃度ＰＩ
型ソース・ドレイン拡散層１０ｂとＮＰＮバイポーラト
ランジスタへのベース引き出し部１０ａを同時に形成す
るため、ボロン（Ｂ゛）あるいはＢＦｔ″を４Ｘ１０口
ないし１×１０′６１ｉ程度のドーズ量でイオン注入す
る。

続いて、メモリセルＤのキャパシタを形成する。

まず、第３図（Ｆ）に示すように、レジスト２０４を除
去した後、眉間絶縁のためＣＶＤ酸化膜による絶縁膜１
１を２００ないし４００ｒ＋＋ｓ堆積する。

次に、キャパシタのストレージノード電極とスイッチン
グトランジスタＥの拡散層を接続するためのコンタクト
ホール１２をこの絶縁膜１１に開孔する。

ストレージノード電極１３となるポリシリコンを減圧Ｃ
ＶＤにより膜厚１００ないし２００ｎｍ堆積させ、導電
性をもたせるため、砒素を８Ｘ１０”Ｇ１１ｌ　−”程
度のドーズ量でイオン注入する。

次いで、フォトリソグラフィおよびエツチングにより不
要な部分のポリシリコンを取り除く。

次に、キャパシタの誘電体薄膜１４となる窒化シリコン
膜を減圧ＣＶＤにより膜厚８ないし１０Ｉ堆積させ、窒
化シリコン膜のリーク電流を減少させる目的で９００°
Ｃ程度のウェット酸素雰囲気中において表面に１ないし
２ｎＩＩ＋の酸化膜（図示せず）を形成する。

次に、この酸化膜の上に、セルプレート電極１５となる
ポリシリコンを減圧ＣＶＤにより、膜厚１００ないし２
００ｒ＋ｍの膜厚で堆積し、フォトリソグラフィおよび
エツチングにより不要部分を取り除く。

次に、第３図（Ｇ）に示すように、眉間分離用の絶縁膜
１６としてＣＶＤによりＢＰＳＧ　（ボロ・フォスフォ
・シリケートガラス）を堆積し９００°Ｃ以下の温度で
リフローを行い、その表面の平坦化を施し、スイッチン
グトランジスタＥの拡散層トヒット線１８ｂとの接続を
とるためのコンタクトホール１７ｂを開孔する。

このとき、同時にＮＰＮバイポーラトランジスタへのエ
ミッタ２２の形成領域上にもコンタクトホール１７ａが
開孔するように絶縁膜１６に孔開けを行う。

次に、ピント線１８ｂおよびバイポーラトランジスタＡ
のエミッタの一部となるポリシリコン１８ａを減圧ＣＶ
Ｄにより膜厚１００ないし２００ｎｍ堆積し、Ｎ型不純
物として砒素を８×１０”Ｃｌ１１−”程度のドーズ量
でイオン注入する。これにより、ポリシリコンを通して
、不純物が基板に拡散され、エミッタ２２が形成される
。

次いで、フォトリソグラフィおよびエツチングにより不
要部分を取り除く。

さらに、第３図（Ｈ）に示すように、層間絶縁膜１９と
なるＢＰＳＣ；膜を堆積し、コンタクトホール２０を所
望の場所に開孔する。配線２１として例えばＡ／−５ｉ
−Ｃｕ合金のような材料を用い、スパッタにより全面に
被着さセ、フォトリソグラフィおよびエツチングにより
不要部分を取り除き配線を施す。

コンタクトホール２０のアスペクト比（コンタクトホー
ルの径に対する深さの割り合）が大きく配線がコンタク
トホール内に入りづらい場合には、タングステンなどの
金属をコンタクトホール内に埋め込んでもよい。

さらに、金属の多層配線が必要であれば、絶縁膜の堆積
、スルーホールの開孔配線形成を行う。

最後に、保護用のパッシベーション膜（図示せず）を付
けてウェハプロセスを終了する。

以上の適用例では、メモリセルＤにスタックドキャパシ
タセルを用いたが、ブレーナセルやトレンチキャパシタ
セルなど他のセルを用いることもできる。

さらにＤＲＡＭ以外ＳＲＡＭやＲＯＭなどに適用するこ
ともできる。

この第３図（Ａ）〜第３図（Ｈ）に示したこの発明のバ
イポーラトランジスタを複合したＭＩＳメモリ装置の製
造方法の第１実施例によれば、メモリセルＤのビット線
１８ｂをＮＰＮバイポーラトランジスタＡのエミッタ２
２の引き出し線とし、同一工程で形成するようにしたの
で、何ら特別の工程を付加することなしにＭＯ３ＤＲＡ
Ｍにバイポーラトランジスタを複合でき、コスト増大や
製造歩留り低下をまねくことなく、次のような高性能化
を計ることができる。

（１）　　重い負荷容量をドライブする回路にパイＣＭ
ＯＳドライバを適用し、高速化を計る。

（２）　　微小な信号レベルを扱うセンス回路にバイポ
ーラトランジスタを用いてセンス感度を向上させる。

（３）　　バイポーラトランジスタを基準電圧発生回路
に用いることにより、温度特性の優れた電圧変換回路を
実現できる。

第４図はこの発明のバイポーラトランジスタを複合した
ＭＩＳメモリ装置の第２実施例を示す構造断面図で、第
１図と同一部分には同一符号を付すのみにとどめ、その
重複説明を避け、第１図とは異なる部分を主体に述べる
。

この第４図を第１図と比較しても明らかなように、第４
図では、以下に述べる部分が第１図とは異なり、この第
４図の実施例の特徴をなす部分である。

すなわち、この第４図では、メモリセルＤにおいて、ス
トレージノード電極１３はＮＰＮバイポーラトランジス
タＡのエミッタ２２の形成にも用いられている。

エミッタ２２の形成領域上の絶縁膜１６にコンタクトホ
ール１２と同一工程であけられたコンタクトホール１２
ａを介して、ストレージノード電極１３と同一工程で形
成されたポリシリコン１３ａが接続されている。

ポリシリコン１３ａには、Ｎ型不純物がドープされてお
り、シリコン基板１中にもこの不純物が拡散され、エミ
ッタ２２が形成されている。その他の部分は第１図と同
様である。

この第４図の実施例のＤＲＡＭでも、メモリセルＤを駆
動する周辺回路の一部に、上記第２図に示すようなパイ
ＣＭＯＳドライバを用いることができ、第２図で述べた
のと同様の効果が得られる。

次に、第４図の実施例のＤＲＡＭの製造工程の一例につ
いて、第５図（Ａ）〜第５図（）Ｉ）を参照して説明す
る。この第５図（Ａ）〜第５図（Ｈ）の工程において、
第３図（Ａ）〜第３図（Ｈ）の工程と同一工程について
も説明を省略し、第３図（Ａ）〜第３図（Ｈ）とは異な
る部分を主体に述べる。

この第５図（Ａ）〜第５図（Ｈ）の工程において、第５
図（Ａ）〜第５図（Ｅ）までの工程は第３図（Ａ）〜第
３図（Ｅ）　の工程と全く同様である。

第３図（Ｅ）までの工程と同様の第５図（Ａ）〜第５図
（Ｅ）までの工程終了後、第５図（Ｆ）において、メモ
リセルＤのキャパシタを形成する。

まず、第５図（Ｐ）のように、レジスタ２０４を除去し
た後、眉間絶縁のためＣＶＤ酸化膜による絶縁膜１１を
２００ないし４００ｒ＋ｍ堆積させる。

次に、キャパシタのストレージノード電極とスイッチン
グトランジスタＥの拡散層を接続するためのコンタクト
ホール１２を開孔する。このとき、同時にＮＰＮバイポ
ーラトランジスタＡのエミッタ２２の形成領域上にもコ
ンタクトホール１２ａが開孔するようにする。

ストレージノード電極１３およびエミッタ電極の引き出
し１３ａとなるポリシリコンを減圧ＣＶＤにより膜厚１
００ないし２００口Ｉ堆積させ、ポリシリコンに導電性
をもたせるとともに、ＮＰＮバイポーラトランジスタＡ
のエミッタ２２を形成するために、砒素を８Ｘ１０”ｃ
ｍ””程度のドーズ量でイオン注入する。これにより、
ポリシリコンを通して砒素がシリコン基板１に拡散され
、エミッタ２２が形成される。

次に、フォトリソグラフィおよびエツチングにより不要
な部分のポリシリコンを取り除く。

以下、第５図＜Ｇ）におけるコンタクトホール１７ｂの
形成までの工程は第３図（Ｇ）　のコンタクトホール１
７ｂの形成工程と同じである。

次に、第５図（Ｇ）において、ビット線１８ｂとなるポ
リシリコンを減圧ＣＶＤにより膜に３００ないし４００
ｎｍ堆積させ、導電性をもたせるため、リンを高濃度に
ドープする。フォトリソグラフィおよびエツチングによ
り不要部分を取り除き、以下、第５図（Ｈ）において、
第３図（Ｈ）と同様の工程処理を行う。

第６図は第５図（Ａ）〜第５図（Ｈ）の工程による製造
方法によって作成されたバイポーラトランジスタのエミ
ッタ直下の不純物プロファイルをプロセスシミュレーシ
ョンにより求めたものである。

このシミュレーション例では、コレクタとなるＮウェル
インプラドーズ量はＩ　Ｘ１０１３ｃｍ−”、ベースと
なるＰ−インプラドーズ量は５Ｘ１０Ｉ３ｃｍ−”で、
エミッタは膜厚１５０ｎｍのポリシリコンに砒素を８Ｘ
１０′Ｓｃｍ−”のドーズ量でイオン注入している。

以上の適用例では、スタックドキャパシタ型ＤＲＡＭに
特別な工程を付加することなしにバイポーラトランジス
タを複合させたが、バイポーラトランジスタのしゃ断固
波数を高めより高性能化する場合には、通常のエピタキ
シャルプレーナ型のバイポーラトランジスタと同様に、
埋め込みコレクタ屡の形成と、エピタキシャル成長を付
加してもよい。

この場合でも、上記以外の他のバイポーラトランジスタ
形成工程はＤＲＡＭの製造工程に含まれ、大幅なコスト
増大はない。

上記第５図（Ａ）〜第５図（Ｈ）に示したバイポーラト
ランジスタを複合したＭＩＳメモリ装置の製造方法の第
２の実施例においては、メモリセルＤのキャパシタのス
トレージノード電極１３に第２導電型不純物をドープす
ると同時にＮＰＮバイポーラトランジスタＡのエミッタ
２２とを同一工程で形成するようにしているから、第３
図（Ａ）〜第３図（＋１　）の実施例と同様の効果が期
待できる。

（発明の効果） 以上詳細に説明したように、この発明のバイポーラトラ
ンジスタを複合したＭＩＳメモリ装置によれば、メモリ
セルのキャパシタ電極となる導体またはメモリセルのビ
ット線となる導体をバイポーラトランジスタの引き出し
とするとともに、この導体に半導体基板とは逆の導電型
不純物をドープして半導体基板の表面にエミッタ拡散層
を形成するようにしたので、何ら特別な工程を付加する
ことなしに、ＭＯＳＤＲＡＭにバイポーラトランジスタ
を複合でき、コスト増大や製造歩留りを低下させること
なく重い負荷容量をドライブする回路にパイＣＭＯＳド
ライバを適用し高速化を計れる。

また、微小な信号レベルを扱うセンス回路にバイポーラ
トランジスタを用いてセンス感度を向上させることがで
きるとともに、バイポーラトランジスタを基準電圧発生
回路に用いることにより、温度特性の優れた電圧変換回
路を実現できる。

さらに、以上詳細に説明したように、この発明のバイポ
ーラトランジスタを複合したＭＩＳメモリ装置の製造方
法によれば、メモリセルのビット線を導体で形成すると
同時にバイポーラトランジスタのエミッタ引き出し線と
するか、あるいはキャパシタ電極をエミッタ引き出し線
の導体として、このいずれかの導体に第２導電型不純物
をドープしてエミッタ形成領域にエミッタ拡散層を形成
するようにしたので、工程の簡略化が可能となり、それ
にともない歩留りの向上と製造コストダウンが可能とな
るものである。

【図面の簡単な説明】

第１図はこの発明のバイポーラトランジスタを複合した
ＭＩＳメモリ装置の第１実施例の断面図、第２図は同上
実施例におけるメモリセルを駆動する周辺回路の一部に
使用されるパイＣＭＯＳドライバの回路図、第３図（Ａ
）ないし第３図（Ｈ）は第１図のバイポーラトランジス
タを複合したＭＩＳメモリ装置の製造方法の工程断面図
、第４図はこの発明のバイポーラトランジスタを複合し
たＭＩＳメモリ装置の第２実施例の断面図、第５図（Ａ
）ないし第５図（Ｈ）　は第４図のバイポーラトランジ
スタを複合したＭＩＳメモリ装置の製造方法の工程断面
図、第６図は第５図（Ａ）ないし第５図（Ｈ）の製造方
法によって作られたバイポーラトランジスタのエミッタ
直下の不純物プロファイルをプロセスシミュレーション
により求めた特性図、第７図は従来のＤＲＡＭの製造工
程を示す工程フローチャート、第８図は従来のＤＲＡＭ
の構成を示す断面図である。 １・・・シリコン基板、２　ａ　、　　２　ｂ−Ｎウヱ
ル、５・・・ゲート電極、６・・・低濃度Ｎ型拡散層、
７ａ・・・ベース領域、７ｂ・・・低濃度Ｐ−型型数散
層８・・・サイドウオール、９ａ・・・コレクタ引き出
し部、９ｂ・・・高濃度Ｎ型ソース・ドレイン拡散層、
ＩＯａ・・・ペース引き出し部、１０ｂ・・・高濃度Ｐ
型ソース・ドレイン拡散層、１３・・・ストレージノー
ド電極、１４・・・誘電体薄膜、１５・・・セルプレー
ト電極、１８ｂ・・・ビット線、２２・・・エミッタ、
Ａ・・・ＮＰＮバイポーラトランジスタ、Ｂ・・・ＰＭ
Ｏ３トランジスタ、Ｃ・・・ＮＭＯ５トランジスタ、Ｄ
・・・メモリセル、Ｅ・・・スイッチングトランジスタ
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Claims (2)

【特許請求の範囲】
1. （１）（ａ）第１導電型半導体基板に互いに電気的に分
   離された第２導電型の第１および第２のウェル領域と、 （ｂ）この第２のウェル領域中に形成され、ゲート電極
   をマスクにしてゲートエッジ下部に自己整合的にチャン
   ネルの間に形成された第１導電型低濃度拡散層、および
   上記ゲート電極エッジに形成したサイドウォールと自己
   整合的に形成され、上記チャンネルと上記第１導電型低
   濃度拡散層を介在させた第１導電型高濃度ソース・ドレ
   イン拡散層を有するＬＤＤ構造の第１導電チャンネルＭ
   ＩＳトランジスタと、 （ｃ）上記第１導電型半導体基板上に形成され１トラン
   ジスタ１キャパシタからなるダイナミックアクセスメモ
   リセルと、 （ｄ）上記第１導電型半導体基板上に形成されゲート電
   極をマスクにしてゲートエッジ下部に自己整合的にチャ
   ンネル間に第２導電型低濃度拡散層およびこのゲート電
   極エッジに形成したサイドウォールと自己整合的に形成
   され、このチャンネルと上記第２導電型低濃度拡散層を
   介在させた第２導電型高濃度ソース・ドレイン拡散層を
   有するＬＤＤ構造の第２導電チャンネルＭＩＳトランジ
   スタと、 （ｅ）上記第１のウェル領域中に形成され、上記第１、
   第２のウェル領域と同時に形成されたコレクタと上記第
   ２導電型低濃度拡散層と同時に形成されたベースおよび
   上記ダイナミックアクセスメモリセルのビット線となり
   第２導電型不純物がドープされた導体あるいはこのダイ
   ナミックアクセスメモリセルのキャパシタ電極となり第
   ２導電型不純物がドープされた導体を引き出し電極とす
   るエミッタ電極とを有するバイポーラトランジスタと、 よりなるバイポーラトランジスタを複合したＭＩＳメモ
   リ装置。
2. （２）（ａ）第１導電型半導体基板に第２導電型の第１
   および第２のウェル領域を形成すると同時に、この第１
   のウェル領域にバイポーラトランジスタのコレクタを形
   成する工程と、 （ｂ）上記第２のウェル領域に形成する第１導電チャン
   ネルＭＩＳトランジスタおよび上記第１導電型半導体基
   板に形成する第２導電チャンネルＭＩＳトランジスタな
   らびにメモリセルのスイッチングトランジスタのゲート
   絶縁膜上にそれぞれゲート電極を形成する工程と、 （ｃ）上記第２導電チャンネルＭＩＳトランジスタおよ
   び上記スイッチングトランジスタのゲート電極と自己整
   合的に上記第１導電型半導体基板に第２導電型低濃度拡
   散層を形成する工程と、（ｄ）上記第１導電チャンネル
   ＭＩＳトランジスタのゲート電極と自己整合的に上記第
   ２のウェル領域中に第１導電型低濃度拡散領域を形成す
   ると同時にバイポーラトランジスタのベースを形成する
   工程と、 （ｅ）上記第１導電型半導体基板において上記第２導電
   チャンネルＭＩＳトランジスタおよび上記スイッチング
   トランジスタの上記第２導電型低濃度拡散層のゲート電
   極外側にそれぞれ第２導電型高濃度ソース・ドレイン拡
   散を形成すると同時に上記第１のウェル領域に上記バイ
   ポーラトランジスタのコレクタ引き出し用拡散層を形成
   する工程と、 （ｆ）上記第２のウェル領域中の上記第１導電型低濃度
   拡散層の上記ゲート電極外側に第１導電型高濃度ソース
   ・ドレイン拡散層を形成すると同時に上記バイポーラト
   ランジスタのベース引き出し用拡散層を形成する工程と
   、 （ｇ）上記スイッチングトランジスタの上記第２導電型
   高濃度ソース・ドレイン拡散層にストレージノード電極
   を形成してこのストレージノード電極に第２導電型不純
   物をドープすると同時に上記バイポーラトランジスタの
   エミッタを形成するか、あるいは上記ストレージノード
   電極形成後にスイッチングトランジスタの上記第２導電
   型高濃度ソース・ドレイン拡散層に接続するメモリセル
   のビット線を形成すると同時に上記エミッタ引き出し線
   を形成する導体に第２導電型不純物をドープすることに
   より上記第１導電型半導体基板に上記エミッタを形成す
   る工程と、 よりなるバイポーラトランジスタを複合したＭＩＳメモ
   リ装置の製造方法。