JP3376302B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、縦型構造の電界効
果トランジスタを有する半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】従来、チップ面積の有効利用をはかるた
め、図１８に示すような縦型柱状構造の電界効果トラン
ジスタが提案されている。
【０００３】ｐ型シリコン基板８０の表面部に素子領域
を囲むように素子分離領域８１が形成され、素子領域の
一部に柱状のシリコン領域８２が形成されている。柱状
シリコン領域８２の側面には酸化シリコンからなるゲー
ト絶縁膜８３を介して多結晶シリコンからなるゲート電
極８４が形成されている。柱状シリコン領域８２の上面
と基板表面の一部にＡｓイオン等が注入され、これによ
りソース・ドレイン領域８６が形成されている。そし
て、全面に層間絶縁膜８８が堆積され、この層間絶縁膜
８８に設けられた開口にアルミニウム等からなる配線層
８９が形成されている。
【０００４】しかしながら、この種の縦型柱状構造の電
界効果トランジスタにおいては、次のような問題があっ
た。即ち、ソース・ドレイン間の距離を或る程度以下に
短くすると、柱状構造の中央部分でゲート電極による制
御が効かなくなってパンチスルーが起こる、いわゆる短
チャネル効果が顕著に現れてしまう。このため、微細化
が困難であった。
【０００５】また、短チャネル効果を抑制するためにチ
ャネル形成領域の不純物の濃度を高めると、不純物によ
る散乱のためにキャリアのモビリティーが低下する。そ
のため、素子の高速動作は困難であった。さらに、チャ
ネル領域の不純物の濃度を高めることは、素子中でホッ
トキャリアにより生成された電荷の逃げ場所がなくな
り、この電荷がチャネル領域を形成する半導体中に溜ま
ってしまうという問題をも招く。
【０００６】なお、パンチスルーを抑制する方法とし
て、柱状構造の中心付近に絶縁物の領域を設けるＳＯＩ
構造のような構造も考えられるが、このような構造では
ソース・ドレイン領域のチャネルに垂直に切った断面積
が小さくなるために電流路が狭くなり、寄生抵抗が増大
してしまうという問題があった。
【０００７】また、図１９は、従来の技術による半導体
集積回路を示す素子構造断面図であり、９０はｐ型シリ
コン基板、９１は素子分離領域、９２はｐウェル領域、
９３はｎウェル領域、９４はゲート電極、９５はソース
・ドレイン領域、９６は第１の層間絶縁膜、９７は第２
の層間絶縁膜、９８は第１層配線、９９は第２層配線を
示している。
【０００８】このような半導体集積回路においては、電
界効果トランジスタが１つの平面内のみに形成されてい
たために集積度を或る程度以上に上げることはできず、
そのために素子を結ぶ配線長は長くなり、その遅延が高
速動作の妨げとなっていた。
【０００９】
【発明が解決しようとする課題】このように、従来の縦
型柱状構造の電界効果トランジスタにおいては、ソース
・ドレイン間の距離を短くすると短チャネル効果が顕著
に現れてしまうために、微細化にも限度があり、素子の
高速動作は困難であった。また、パンチスルーを抑制す
るために柱状構造の中心付近に絶縁物の領域を設ける
と、ソース・ドレイン領域のチャネルに垂直に切った断
面積が小さくなるために電流路が狭くなり、寄生抵抗が
増大してしまうという問題があった。
【００１０】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、素子の動作速度を損な
うことなく、縦型構造の電界効果トランジスタにおける
短チャネル効果を有効に抑制することのできる半導体装
置を提供することにある。
【００１１】また、本発明の他の目的は、縦型構造の電
界効果トランジスタを用いることにより半導体集積回路
の集積度を上げることができ、且つ配線遅延を抑制して
高速動作を可能にする半導体装置を提供することにあ
る。
【００１２】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は次のような構成を採用している。
【００１３】即ち本発明は、半導体基板上の一部に半導
体層を形成し、この半導体層の側面にゲート電極を形成
して縦型構造の電界効果トランジスタを構成した半導体
装置であって、前記電界効果トランジスタのチャネルが
形成される領域の少なくとも一部に、該チャネルの深さ
を実質的に浅くするための絶縁膜を埋め込み形成してな
ることを特徴とする。ここで、半導体層は柱状構造であ
り、ゲート電極はこの半導体層の側面を囲んで形成され
ていることが望ましい。
【００１４】また本発明は、縦型構造の電界効果トラン
ジスタを有する半導体装置において、半導体基板上に第
１の半導体層，埋め込み絶縁膜及び第２の半導体層が積
層され、且つ埋め込み絶縁膜が第１及び第２の半導体層
よりも内側に後退して形成された柱状構造部と、この柱
状構造部の側面の少なくとも前記埋め込み絶縁膜の後退
部に形成された第３の半導体層と、この第３の半導体層
の表面にゲート絶縁膜を介して形成されたゲート電極と
を具備してなることを特徴とする。
【００１５】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 半導体基板は第１導電型であり、第１及び第２の半
導体層は第２導電型であること。 (2) 第２の半導体層は、埋め込み絶縁膜の後退部と共
に、柱状構造部の側面全体に形成され、ゲート絶縁膜及
びゲート電極は柱状構造部の側面全体及び基板表面上の
一部に形成されていること。
【００１６】(3) ソース領域を形成する半導体領域とド
レイン領域を形成する半導体領域との間の半導体領域
が、ゲート絶縁膜との界面に形成される反転層領域以外
は空乏化されるようなソース，ドレイン，ゲートの電圧
値の組みが存在すること。 (4) チャネル領域を形成する半導体をチャネル方向に垂
直な平面で切った切り口の断面積よりも、ソース，ドレ
イン領域を形成する半導体をチャネル方向に垂直な平面
で切った切り口の断面積が大きいこと。 (5) チャネル領域が単結晶半導体であること。
【００１７】また本発明は、縦型構造の電界効果トラン
ジスタを構成した半導体装置において、半導体基板上に
埋め込み絶縁膜及び第１の半導体層が積層され、且つ埋
め込み絶縁膜が第１の半導体層よりも内側に後退して形
成された柱状構造部と、この柱状構造部の少なくとも前
記埋め込み絶縁膜の後退部分に形成された第２の半導体
層と、この第２の半導体層の表面にゲート絶縁膜を介し
て形成されたゲート電極とを具備してなることを特徴と
する。
【００１８】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 半導体基板は第１導電型であり、第１の半導体層は
第２導電型であること。 (2) 第３の半導体層は、埋め込み絶縁膜の後退部と共
に、柱状構造部の側面全体に形成され、ゲート絶縁膜及
びゲート電極は柱状構造部の側面全体及び基板表面上の
一部に形成されていること。
【００１９】(3) ソース領域を形成する半導体領域とド
レイン領域を形成する半導体領域との間の半導体領域
が、ゲート絶縁膜との界面に形成される反転層領域以外
は空乏化されるようなソース，ドレイン，ゲートの電圧
値の組みが存在すること。 (4) チャネル領域を形成する半導体をチャネル方向に垂
直な平面で切った切り口の断面積よりも、ソース、ドレ
イン領域を形成する半導体をチャネル方向に垂直な平面
で切った切り口の断面積が大きいこと。 (5) チャネル領域が単結晶半導体であること。
【００２０】また本発明は、半導体基板上に複数の横型
構造の電界効果トランジスタを形成した第１の素子形成
層と、第１の素子形成層とは異なる面に複数の横型構造
の電界効果トランジスタを形成した第２の素子形成層
と、第１の素子形成層と第２の素子形成層との間に設け
られ、第１の素子形成層の少なくとも１つのトランジス
タと第２の素子形成層の少なくとも１つのトランジスタ
にを接続された縦型構造の電界効果トランジスタとを具
備した半導体装置において、前記縦型構造の電界効果ト
ランジスタは、半導体基板上に柱状に半導体層を形成
し、この半導体層の側面にゲート電極を形成し、且つチ
ャネルが形成される領域の内部に該チャネルの実質的な
深さを浅くするための埋め込み絶縁膜を形成してなるこ
とを特徴とする。
【００２１】また本発明は、縦型構造の電界効果トラン
ジスタを有する半導体装置の製造方法において、半導体
基板上に第１の半導体層，埋め込み絶縁膜，第２の半導
体層を積層する工程と、前記各半導体層及び絶縁膜を選
択的にエッチングして柱状構造部を形成する工程と、前
記柱状構造部の側面に第３の半導体層を形成する工程
と、第３の半導体層の表面にゲート絶縁膜を介してゲー
ト電極を形成する工程とを含むことを特徴とする。
【００２２】また本発明は、縦型構造の電界効果トラン
ジスタを有する半導体装置の製造方法において、半導体
基板上にマスク用絶縁膜を形成する工程と、前記マスク
用絶縁膜に開口を形成する工程と、前記マスク用絶縁膜
の開口の底部に第１の半導体層を形成する工程と、前記
マスク用絶縁膜の開口の側面に側壁絶縁膜を形成する工
程と、第１の半導体層の露出部上に埋め込み絶縁膜を形
成する工程と、前記側壁絶縁膜を除去する工程と、第１
の半導体層の露出部上に第３の半導体層を形成する工程
と、第３の半導体層及び埋め込み絶縁膜の上に第２の半
導体層を形成する工程と、前記マスク用絶縁膜を除去す
る工程と、第３の半導体層の表面にゲート絶縁膜を介し
てゲート電極を形成する工程とを含むことを特徴とす
る。
【００２３】（作用）本発明（請求項１〜４）によれ
ば、縦型構造の電界効果トランジスタにおけるソース領
域とドレイン領域との間に絶縁物よりなる領域を有する
ことになるので、チャネル領域の半導体中の不純物濃度
を高めなくてもパンチスルーは抑制される。そして、ソ
ース・ドレイン領域は従来構造と同様に絶縁物よりなる
領域を有しないので、素子の寄生抵抗の増大は伴わな
い。従って、素子の動作速度を失わずに短チャネル効果
の抑制をはかることができ、高速動作をする高性能の半
導体装置が実現される。
【００２４】また、本発明（請求項５）によれば、横型
構造の電界効果トランジスタが複数の素子形成層に形成
されているのみならず、それらの層をつなぐ領域に縦型
構造の電界効果トランジスタが形成されている。そのた
め、従来の半導体集積回路と比較すると極めて大きな集
積度を実現することが可能となる。その結果として、配
線の長さを短くすることが可能になり、そのことによっ
て配線遅延に起因する動作速度の低下は抑制され、高速
動作をする高性能の半導体集積回路が実現される。
【００２５】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
【００２６】（第１の実施形態）図１は、本発明の第１
の実施形態に係わる縦型柱状構造の電界効果トランジス
タを示す素子構造断面図である。
【００２７】ｐ型シリコン基板１０の表面に素子領域を
囲むように酸化シリコン膜（素子分離領域）１１が形成
され、素子領域にはｎ型拡散層領域１２が形成されてい
る。ｎ型拡散層領域１２上の一部にはｎ型シリコン層
（第１の半導体層）１３が形成されており、このｎ型シ
リコン層１３とｎ型拡散層１２がソース・ドレイン領域
の一方となる。ｎ型シリコン層１３上には酸化シリコン
膜（埋め込み絶縁膜）１４が形成され、この埋め込み絶
縁膜１４上にはソース・ドレイン領域の他方となるｎ型
シリコン層（第２の半導体層）１５が形成されている。
ここで、ｎ型シリコン層１３，埋め込み絶縁膜１４，及
びｎ型シリコン１５で柱状構造部１６が形成されてお
り、埋め込み絶縁膜１４はシリコン層１３，１５に対し
て内側に後退している。
【００２８】柱状構造部１６の側面及びｎ型拡散層領域
１２の上面にはシリコン層（第３の半導体層）１７が形
成され、このシリコン層１７の上には酸化シリコン膜
（ゲート絶縁膜）１８を介してゲート電極１９が形成さ
れている。そして、これらの上に層間絶縁膜２１が形成
され、この層間絶縁膜に設けられたコンタクト孔及び層
間絶縁膜２１上に配線層２３が形成されている。なお、
図には示さないが、最終的に得られる素子基板の表面に
は、これらを保護するためのパッシベーション膜が形成
されている。
【００２９】次に、この縦型柱状構造の電界効果トラン
ジスタの製造方法について、図２及び図３を参照して説
明する。
【００３０】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１０に対してトレンチ素子分離法等の方法によ
り素子分離領域１１を形成する。そして、基板１０の表
面に砒素（Ａｓ）イオンを５０ｋｅＶ，６．０×１０15
ｃｍ-2で注入し、ｎ型拡散層領域１２を形成する。
【００３１】次いで、図２（ｂ）に示すように、基板上
の全面にＬＰＣＶＤ法等により厚さ１００ｎｍのシリコ
ン層（第１の半導体層）１３を形成した後、このシリコ
ン層１３にＡｓイオンを２０ｋｅＶ，６．０×１０15ｃ
ｍ-2で注入する。その後、ＬＰＣＶＤ法等によりｎ型シ
リコン層１３の上に、厚さ５０ｎｍの酸化シリコン膜
（埋め込み絶縁膜）１４を形成する。続いて、ＬＰＣＶ
Ｄ法等により酸化シリコン膜１４の上に、厚さ１００ｎ
ｍのシリコン層（第２の半導体層）１５を形成した後、
このシリコン層１５にＡｓイオンを２０ｋｅＶ，５．０
×１０15ｃｍ-2で注入する。そして、不純物の活性化の
ために熱工程を加える。
【００３２】ここで、シリコン層１３を形成した後にＡ
ｓイオンを注入する代わりに、ＬＰＣＶＤ法等により燐
（Ｐ）を３．０×１０20ｃｍ-3程度含有するシリコン層
を形成してもよい。同様に、シリコン層１５を形成した
後にＡｓイオンを注入する代わりに、ＬＰＣＶＤ法等に
よりＰを３．０×１０20ｃｍ-3程度含有するシリコン層
を形成してもよい。また、上記いずれの方法でもよい
が、シリコン層１３，酸化シリコン膜１４，及びシリコ
ン層１５を積層した後に、シリコン層１３，１５を再結
晶化してもよい。
【００３３】次いで、図２（ｃ）に示すように、ＲＩＥ
法等によりシリコン層１５、酸化シリコン膜１４、シリ
コン層１３を加工することによって、柱状構造部１６を
形成する。
【００３４】次いで、図２（ｄ）に示すように、弗化ア
ンモニウム処理を行うことにより、酸化シリコン膜１４
を一部除去する。これにより、酸化シリコン膜１４は柱
状構造部１６の側面から僅かに後退したものとなる。酸
化シリコン膜１４を後退させる理由は、後に行うエピタ
キシャル成長を良好に行うためである。
【００３５】次いで、図３（ｅ）に示すように、エピタ
キシャル成長等により柱状構造部１６の周囲及びｎ型拡
散層領域１２の上に、厚さ５ｎｍのシリコン層（第３の
シリコン層）１７を形成する。続いて、８００℃の１０
％ＨＣｌ雰囲気でシリコン層１７の表面を酸化すること
により、厚さ２ｎｍの酸化シリコン膜（ゲート絶縁膜）
１８を形成する。
【００３６】ここで、シリコン層１７の形成に、エピタ
キシャル成長の代わりにＬＰＣＶＤ法等を用いてもよ
い。この場合は、シリコン層が単結晶とならないので、
必要があれば再結晶化すればよい。なお、ＬＰＣＶＤ法
等の方法を用いる場合には、図２（ｄ）に示した酸化シ
リコン膜１４の一部除去の工程は省略することも可能で
ある。
【００３７】次いで、図３（ｆ）に示すように、ＬＰＣ
ＶＤ法等により厚さ２００ｎｍの多結晶シリコン膜を堆
積した後、ＲＩＥ法等の処理を施すことによりゲート電
極１９を形成する。なお、このＲＩＥ工程を行うに先立
って光蝕刻法等の工程を行って然るべくレジストパター
ンを形成しておけば、柱状構造部１６の側壁以外の領域
に多結晶シリコン膜を残存させることは容易である。
【００３８】次いで、図３（ｇ）に示すように、ＣＶＤ
法で酸化シリコン膜（層間絶縁膜）２１を５００ｎｍ堆
積し、コンタクト孔２２をＲＩＥ法にて開孔する。
【００３９】次いで、シリコンを１％含有するアルミニ
ウム膜をスパッタ法で堆積させ、パターニングにより配
線層２３を形成することによって、前記図１に示す構造
が得られる。これ以後は、従来の半導体装置の製造方法
と同様に、パッシベーション膜形成工程等を経て半導体
装置が完成する。
【００４０】このように本実施形態によれば、縦型柱状
構造の電界効果トランジスタにおいて、ソース・ドレイ
ン領域となるｎ型シリコン層１３，１５の間に酸化シリ
コン膜１４を埋め込み形成することにより、チャネル領
域の深さを実質的に浅くすることができる。従って、チ
ャネル領域の半導体中の不純物濃度を高めなくてもパン
チスルーは抑制される。そしてこの場合、ソース・ドレ
イン領域は従来構造と同様に絶縁物よりなる領域を有し
ないので、素子の寄生抵抗の増大は伴わない。このた
め、素子の動作速度を失わずに短チャネル効果の抑制を
はかることができ、動作速度の高速化及び性能向上をは
かることができる。
【００４１】なお、本実施形態においてはｎ型電界効果
トランジスタについて説明したが、不純物の導電型を逆
にすればｐ型電界効果トランジスタも全く同様に構成さ
れ、且つ本実施形態と同様の効果が得られる。さらに、
光蝕刻法等の方法を用いて基板の一部の領域のみに選択
的に不純物の導入等を行うようにすれば、相補型電界効
果トランジスタを構成することができる。また、縦型柱
状構造の電界効果トランジスタを単独で用いる以外に、
平面型電界効果トランジスタやバイポーラ型トランジス
タ等の他の能動素子ないしは抵抗体やインダクタやキャ
パシタ等の受動素子をも含む半導体装置の一部として本
実施形態の縦型柱状構造の電界効果トランジスタを形成
する場合にも、本実施形態と同様の効果が得られる。さ
らに、ＳＯＩ基板を用いて構築したとしても同様であ
る。
【００４２】また、本実施形態においてはｎ型シリコン
層を形成するための不純物としてＡｓを用いたが、ｎ型
シリコン層を形成するための不純物として他のＶ族不純
物を用いてもよい。さらに、不純物を含む化合物の形で
導入したとしても、本実施形態と同様の効果が得られ
る。また、本実施形態においては不純物の導入をイオン
注入の方法を用いて行ったが、イオン注入以外の固相拡
散や気相拡散等の方法を用いて不純物の導入を行っても
よいし、更には不純物を含有する半導体を堆積する等の
方法を用いてもよい。
【００４３】また、本実施形態においてはゲート電極に
は多結晶シリコンを用いたが、他の金属，金属珪化物，
又はそれらの積層構造等の構造を用いたとしても、本実
施形態と同様の効果が得られる。さらに、本実施形態に
おいてはゲート絶縁膜として熱酸化による酸化膜を用い
たが、窒化酸化膜，その他の積層絶縁膜を用いてもよ
い。また、高誘電体膜をゲート絶縁膜として用いても同
様の効果が得られる。さらに、ゲート絶縁膜に強誘電体
膜を用いた素子を形成しても本実施形態と同様の効果が
得られる。
【００４４】また、本実施形態においては、チャネル領
域の内部にある埋め込み絶縁膜としては堆積による酸化
シリコンを用いたが、下にあるシリコン層を酸化するこ
とにより形成したとしても本実施形態と同様の効果が得
られる。さらに、酸化シリコン以外の絶縁物を用いて素
子を形成したとしても本実施形態と同様の効果が得られ
る。
【００４５】また、本実施形態においては、素子分離に
トレンチ素子分離法を用いたが、ＬＯＣＯＳ法やメサ型
素子分離法等の他の方法を用いて素子分離を行ったとし
ても本実施形態と同様の効果が得られる。さらに、本実
施形態においては柱状構造を構築する前に素子分離を行
っているが、先に柱状構造を構築してその後に素子分離
を行ってもよい。
【００４６】また、本実施形態においては、縦型柱状構
造の電界効果トランジスタ形成領域にウェルを形成して
はいないが、縦型柱状構造の電界効果トランジスタ形成
領域にウェルを形成したとしても本実施形態と同等の効
果が得られる。さらに、本実施形態においては、シリサ
イド化には言及していないが、シリサイド化工程を行っ
たとしても本実施形態と同様の効果が得られる。
【００４７】また、本実施形態においては、配線金属の
膜を形成する際にバリアメタルには言及していないが、
配線金属とシリコンとの間にバリアメタルの層を設けた
としても本実施形態と同様の効果が得られる。さらに、
配線孔の内部に設けたシリコン層の表面に金属珪化物を
形成した後に配線の金属ないしはバリアメタルの層を設
けたとしても同様の効果が得られる。
【００４８】また、本実施形態においては、配線形成工
程には金属膜を形成した後にそれをパターニングすると
いう方法を用いているが、配線をダマシン法で形成した
としても同様の効果が得られる。さらに、コンタクト孔
の中に高融点金属を成長させる等のコンタクト孔の埋め
込み工程の特殊な工程を行った場合も同様である。ま
た、本実施形態においては層間絶縁膜として酸化シリコ
ン膜を用いているが、低誘電率材料等の酸化シリコン以
外の物質を層間絶縁膜に用いたとしても、本実施形態と
同様の効果が得られる。
【００４９】（第２の実施形態）図４は、本発明の第２
の実施形態に係わる縦型柱状構造の電界効果トランジス
タを示す素子構造断面図である。なお、図１と同一部分
には同一符号を付して、その詳しい説明は省略する。
【００５０】本実施形態が先に説明した第１の実施形態
と異なる点は、ｎ型シリコン層１３を省略し、基板１０
のｎ型拡散層領域１２のみをソース領域として用いたこ
とにある。即ち、ｎ型拡散層領域１２上に酸化シリコン
膜１４及びｎ型シリコン層（第１の半導体層）３５を積
層した柱状構造部１６’が形成され、この柱状構造部１
６’の周囲にシリコン層（第２の半導体層）３７が形成
されている。これ以外の構成は図１と実質的に同じであ
る。
【００５１】本実施形態における縦型柱状構造の電界効
果トランジスタの製造方法を、図５を参照して以下に説
明する。
【００５２】まず、第１の実施形態と同様に前記図２
（ａ）に示すように、ｐ型シリコン基板１０に対して素
子分離領域１１を形成した後、Ａｓイオンの注入により
ｎ型拡散層領域１２を形成する。
【００５３】次いで、図５（ａ）に示すように、基板上
の全面にＬＰＣＶＤ法等により厚さ５０ｎｍの酸化シリ
コン膜（埋め込み絶縁膜）１４を形成する。続いて、Ｌ
ＰＣＶＤ法等により酸化シリコン膜１４の上に厚さ１０
０ｎｍのシリコン層（第１の半導体層）３５を形成した
後、このシリコン層３５にＡｓイオンを２０ｋｅＶ，
５．０×１０15ｃｍ-2で注入する。そして、不純物活性
化のために熱工程を加える。
【００５４】ここで、シリコン層３５を形成した後にＡ
ｓイオンを注入する代わりに、ＬＰＣＶＤ法等によりＰ
を３．０×１０20ｃｍ-3程度含有するシリコン層を形成
してもよい。また、上記いずれの方法でもよいが、酸化
シリコン膜１４及びシリコン層３５を積層した後に、こ
のシリコン層３５を再結晶化してもよい。
【００５５】次いで、図５（ｂ）に示すように、ＲＩＥ
法等によりシリコン層３５と酸化シリコン膜１４とを加
工することにより柱状構造部１６’を形成する。続い
て、弗化アンモニウム処理を行うことにより、酸化シリ
コン膜１４を一部除去する。これにより、酸化シリコン
膜１４は柱状構造部１６’の側面から僅かに後退したも
のとなる。酸化シリコン膜１４を後退させる理由は、後
に行うエピタキシャル成長を良好に行うためである。
【００５６】次いで、図５（ｃ）に示すように、エピタ
キシャル成長等により柱状構造部１６’の周囲に、厚さ
５ｎｍのシリコン層（第２の半導体層）３７を形成す
る。続いて、８００℃の１０％ＨＣｌ雰囲気でシリコン
層３７の表面を酸化することにより、厚さ２ｎｍの酸化
シリコン膜１８を形成する。
【００５７】ここで、シリコン層３７の形成に、エピタ
キシャル成長の代わりに、ＬＰＣＶＤ法等を用いてもよ
い。この場合は、シリコン層が単結晶とならないので、
必要があれば再結晶化してもよい。なお、ＬＰＣＶＤ法
等の方法を用いる場合には、図５（ｂ）に示した酸化シ
リコン膜１４の一部除去の工程は省略することも可能で
ある。
【００５８】次いで、図５（ｄ）に示すように、ＬＰＣ
ＶＤ法により厚さ２００ｎｍの多結晶シリコン膜を堆積
した後、ＲＩＥ等の処理を施すことにより、ゲート電極
１９を形成する。なお、このＲＩＥ工程を行うに先立ち
光蝕刻法等の工程を行って然るべくレジストパターンを
形成しておけば、柱状構造部１６’の側壁以外の領域に
多結晶シリコン膜を残存させることは容易である。
【００５９】これ以後は、第１の実施形態と同様に、層
間絶縁膜としての酸化シリコン膜２１を堆積し、コンタ
クト孔２２をＲＩＥ法にて開孔し、さらにシリコンを１
％含有するアルミニウム膜からなる配線層２３を形成す
ることによって、前記図４に示す構造が得られる。
【００６０】このような構成であっても、柱状構造部１
６’に酸化シリコン膜１４を埋め込み形成することによ
り、ソース・ドレイン領域を浅くすることなく、チャネ
ル領域の深さを実質的に浅くすることができ、第１の実
施形態と同様の効果が得られる。また、第１の実施形態
で説明したのと同様の変形例を適用することが可能であ
る。
【００６１】（第３の実施形態）図６及び図７は、本発
明の第３の実施形態に係わる縦型柱状構造の電界効果ト
ランジスタの製造工程を示す断面図である。なお、前記
図２及び図３と同一部分には同一符号を付して、その詳
しい説明は省略する。
【００６２】まず、第１の実施形態と同様に前記図２
（ａ）に示すように、ｐ型シリコン基板１０に対して素
子分離領域１１を形成した後、Ａｓイオンの注入により
ｎ型拡散層領域１２を形成する。
【００６３】次いで、図６（ａ）に示すように、基板上
の全面にＬＰＣＶＤ法により厚さ２００ｎｍの酸化シリ
コン膜３１を形成した後、ＲＩＥ法により酸化シリコン
膜３１の一部を除去し、縦型柱状構造の電界効果トラン
ジスタを形成する領域に開口部を形成する。
【００６４】次いで、図６（ｂ）に示すように、基板上
の全面にＬＰＣＶＤ法により厚さ３００ｎｍのシリコン
層（第１の半導体層）１３を形成した後、このシリコン
層１３にＡｓイオンを２０ｋｅＶ，５．０×１０15ｃｍ
-2で注入する。そして、ＣＭＰ法により表面を平坦化す
る。
【００６５】ここで、シリコン層１３を形成した後にＡ
ｓイオンを注入する代わりに、ＬＰＣＶＤ法等によりＰ
を３．０×１０20ｃｍ-3程度含有する厚さ３００ｎｍの
シリコン層を形成してもよい。
【００６６】次いで、図６（ｃ）に示すように、ＲＩＥ
法等によりシリコン層１３を途中までエッチングし、酸
化シリコン膜３１に設けた開口部の底部に残す。
【００６７】次いで、図６（ｄ）に示すように、ＬＰＣ
ＶＤ法等により厚さ１０ｎｍの窒化シリコン膜を堆積し
た後、ＲＩＥ法等でエッチバックすることにより、酸化
シリコン膜３１の開口部の側面に側壁絶縁膜３２を形成
する。
【００６８】次いで、図７（ｅ）に示すように、９００
℃の１０％ＨＣｌ雰囲気でシリコン層１３の表面を酸化
することにより、厚さ５０ｎｍの酸化シリコン膜１４を
形成する。その後、熱燐酸処理等の方法により側壁絶縁
膜３２を除去する。
【００６９】次いで、図７（ｆ）に示すように、エピタ
キシャル成長等によりシリコン層１３の露出部上にシリ
コン層（第３半導体層）１７を成長させる。
【００７０】次いで、図７（ｇ）に示すように、ＬＰＣ
ＶＤ法により酸化シリコン膜１４及びシリコン層１７の
上に、厚さ１００ｎｍのシリコン層（第２の半導体層）
１５を形成する。続いて、Ａｓイオンを２０ｋｅＶ，
５．０×１０15ｃｍ-2で注入した後、熱工程を加える。
そして、シリコン層１５を平坦化した後に、弗化アンモ
ニウム処理等の処理を施すことにより酸化シリコン膜３
１を除去する。この状態で、第１の実施形態と同様に柱
状構造部１６が形成されることになる。
【００７１】ここで、シリコン層１５を形成した後にＡ
ｓイオンを注入する代わりに、ＬＰＣＶＤ法等により酸
化シリコン膜１４の上にＰを３．０×１０20ｃｍ-3程度
含有する厚さ１００ｎｍのシリコン層を形成してもよ
い。また、上記いずれの方法でもよいが、シリコン層１
３，絶縁膜１４，シリコン層１５，及びシリコン層１７
を形成した後に、シリコン層１３，１５，１７を再結晶
化してもよい。
【００７２】次いで、図７（ｈ）に示すように、８００
℃の１０％ＨＣｌ雰囲気でシリコン層１３，１５，１７
の表面を酸化することにより、厚さ２ｎｍの酸化シリコ
ン膜（ゲート絶縁膜）１８を形成する。
【００７３】これ以降は、第１の実施形態の図３（ｆ）
以降に示される工程と同様であり、ゲート電極１９，層
間絶縁膜２１，配線層２３を形成することにより、前記
図１に示すような構造が得られる。但し、第３の半導体
層としてのシリコン層１７は、柱状構造部１６の側面全
体ではなくシリコン酸化膜１４の後退部、即ち電界効果
トランジスタのチャネル領域のみに形成されている。こ
のような構成であっても、第１の実施形態と同様の効果
が得られるのは勿論のことである。
【００７４】（第４の実施形態）図８及び図９は、本発
明の第４の実施形態に係わる縦型柱状構造の電界効果ト
ランジスタの製造工程を示す断面図である。なお、前記
図２及び図３と同一部分には同一符号を付して、その詳
しい説明は省略する。
【００７５】まず、第１の実施形態と同様に前記図２
（ａ）に示すように、ｐシリコン基板１０に対して素子
分離領域１１を形成した後、Ａｓイオンの注入によりｎ
型拡散層領域１２を形成する。
【００７６】次いで、図８（ａ）に示すように、基板上
の全面にＬＰＣＶＤ法により厚さ２００ｎｍの酸化シリ
コン膜３１を形成した後、ＲＩＥ法等により酸化シリコ
ン膜３１の一部を除去し、縦型柱状構造の電界効果トラ
ンジスタを形成する領域に開口部を設ける。
【００７７】次いで、図８（ｂ）に示すように、基板上
の全面にＬＰＣＶＤ法により厚さ１０ｎｍの窒化シリコ
ン膜を形成した後、ＲＩＥ法等の方法でエッチバックす
ることにより、酸化シリコン膜３１の開口部の側部に側
壁絶縁膜３２を形成する。
【００７８】次いで、図８（ｃ）に示すように、９００
℃の１０％ＨＣｌ雰囲気でｎ型拡散層領域１２の表面を
酸化することにより、厚さ５０ｎｍの酸化シリコン膜
（埋め込み絶縁膜）１４を形成する。そして、熱燐酸処
理等の方法により、側壁絶縁膜３２を除去する。
【００７９】次いで、図９（ｄ）に示すように、エピタ
キシャル成長等によりｎ型拡散層領域１２の露出部上に
シリコン層（第２の半導体層）３７を成長させる。
【００８０】次いで、図９（ｅ）に示すように、ＬＰＣ
ＶＤ法等により酸化シリコン膜１４及びシリコン層３７
の上に厚さ１００ｎｍのシリコン層（第１の半導体層）
３５を形成した後、このシリコン層３５にＡｓイオンを
２０ｋｅＶ，５．０×１０15ｃｍ-2で注入する。続い
て、不純物活性化のための熱工程を加える。そして、Ｃ
ＭＰ法等の方法を用いることによりｎ型シリコン層３５
を平坦化した後、弗化アンモニウム処理等の処理を施す
ことにより酸化シリコン膜３１を除去する。
【００８１】ここで、シリコン層３５を形成した後にＡ
ｓイオンを注入する代わりに、ＬＰＣＶＤ法により酸化
シリコン膜１４の上にＰを３×１０20ｃｍ-3程度含有す
る厚さ１００ｎｍのシリコン層を形成してもよい。ま
た、上記いずれの方法でもよいが、シリコン層３５を形
成した後にシリコン層３５を再結晶化してもよ。
【００８２】次いで、図９（ｆ）に示すように、８００
℃の１０％ＨＣｌ雰囲気でｎ型拡散層領域１２，ｎ型シ
リコン層３５，シリコン層３７の表面を酸化することに
よって、厚さ２ｎｍの酸化シリコン膜（ゲート絶縁膜）
１８を形成する。
【００８３】これ以降は、第１の実施形態の図３（ｆ）
以降に示される工程と同様であり、ゲート電極１９，層
間絶縁膜２１，配線層２３を形成することにより、前記
図１に示すような構造が得られる。この場合も、第３の
実施形態と同様に、第２の半導体層としてのシリコン層
３７は、柱状構造部１６’におけるシリコン酸化膜１４
の後退部のみに形成されている。このような構成であっ
ても、第１の実施形態と同様の効果が得られるのは勿論
のことである。
【００８４】（第５の実施形態）図１０は、本発明の第
５の実施形態に係わる半導体集積回路を示す素子構造断
面図である。
【００８５】この半導体集積回路は、複数の面の上に電
界効果トランジスタが形成されており、且つそれらの面
を結んで縦型柱状構造の電界効果トランジスタが形成さ
れている。即ち、第１の素子形成層にゲート電極６１を
有するｐ型電界効果トランジスタとゲート電極６２を有
するｎ型電界効果トランジスタが形成され、第２の素子
形成層にゲート電極７９を有するｎ型電界効果トランジ
スタが形成されている。そして、第１及び第２の素子形
成層間に縦型柱状構造のｎ型電界効果トランジスタが形
成され、このトランジスタは第１の素子形成層のｎ型電
界効果トランジスタと第２の素子形成層のｎ型電界効果
トランジスタに接続されている。
【００８６】次に、本実施形態に係わる半導体集積回路
の製造方法について、図１１〜図１３を参照して説明す
る。
【００８７】まず、図１１（ａ）に示すように、ｐ型シ
リコン基板５０に対してトレンチ素子分離法等の方法に
より、酸化シリコンからなる素子分離領域５１を形成す
る。そして、ｐウェル形成領域にボロン（Ｂ）イオンを
１ｋｅＶ，２．０×１０13ｃｍ-2で注入し、ｎウェル形
成領域にＰイオンを１６０ｋｅＶ，６．０×１０12ｃｍ
-2で注入する。その後に、縦型柱状構造の電界効果トラ
ンジスタ形成領域にＡｓイオンを５０ｋｅＶ、５．０×
１０15ｃｍ-2で注入する。そして、１０５０℃，３０秒
の熱工程を経ることにより、ｎウェル領域５２，ｐウェ
ル領域５３，及びｎウェル領域（ｎ型拡散層領域）５４
を形成する。
【００８８】次いで、図１１（ｂ）に示すように、基板
上の全面にＬＰＣＶＤ法等により厚さ１００ｎｍのシリ
コン層５５を形成した後、このシリコン層５５にＡｓイ
オンを２０ｋｅＶ，５．０×１０15ｃｍ-2で注入する。
その後、ＬＰＣＶＤ法等によりシリコン層５５の上に厚
さ５０ｎｍの酸化シリコン膜５６を形成する。続いて、
ＬＰＣＶＤ法等により酸化シリコン膜５６の上に厚さ１
００ｎｍのシリコン層５７を形成した後、このシリコン
層５７にＡｓイオンを２０ｋｅＶ，５．０×１０15ｃｍ
-2で注入する。そして、不純物の活性化のための熱工程
を加える。
【００８９】ここで、シリコン層５５を形成した後にＡ
ｓイオンを注入する代わりに、ＬＰＣＶＤ法等によりＰ
を３．０×１０20ｃｍ-3程度含有する厚さ１００ｎｍの
シリコン層を形成してもよい。同様に、シリコン層５７
を形成した後にＡｓをイオン注入する代わりに、ＬＰＣ
ＶＤ法等により酸化シリコン膜５６の上にＰを３．０×
１０20ｃｍ-3程度含有する厚さ１００ｎｍのシリコン層
を形成してもよい。また、上記いずれの方法でもよい
が、シリコン層５５，５７を形成した後に、これらを再
結晶化してもよい。
【００９０】次いで、図１１（ｃ）に示すように、ＲＩ
Ｅ法等の方法によりシリコン層５７、酸化シリコン膜５
６、シリコン層５５を加工することにより柱状構造部を
形成する。続いて、弗化アンモニウム処理を行うことに
より、酸化シリコン膜５６を一部除去する。
【００９１】次いで、図１１（ｄ）に示すように、エピ
タキシャル成長等により柱状構造部の周囲に厚さ５ｎｍ
のシリコン層５８を形成する。続いて、ｐウェル領域５
３中に、所望のしきい値電圧を得るためにＢイオン１２
を３０ｋｅＶ、１．０×１０13ｃｍ-2で注入することに
よりチャネル表面の濃度を調節し、ｎウェル領域５２中
に所望のしきい値電圧を得るためにＰイオン１２を１５
０ｋｅＶ、１．５×１０13ｃｍ-2で注入することにより
チャネル表面の濃度を調節する。
【００９２】ここで、シリコン層５８をエピタキシャル
で形成する代わりに、ＬＰＣＶＤ法等の方法により柱状
構造部の周囲に厚さ５ｎｍのシリコン層を形成してもよ
い。この場合は、シリコン層が単結晶とならないので、
必要があれば再結晶化してもよい。なお、ＬＰＣＶＤ法
等の方法を用いる場合には、図１１（ｃ）に示した酸化
シリコン膜５６の一部除去の工程は省略することも可能
である。
【００９３】次いで、図１１（ｅ）に示すように、８０
０℃の１０％ＨＣｌ雰囲気でシリコン基板５０及びシリ
コン層５８の表面を酸化することにより、ゲート絶縁膜
として厚さ３ｎｍの酸化シリコン膜５９を形成する。そ
して、ＬＰＣＶＤ法等により厚さ２００ｎｍの多結晶シ
リコン膜を堆積した後、ＲＩＥ法等の処理を施すことに
よりゲート電極６１，６２，６３を形成する。なお、こ
のＲＩＥ工程を行うに先立って、例えば光蝕刻法等の工
程を行って然るべくレジストパターンを形成しておけ
ば、柱状構造部の側壁以外の領域に多結晶シリコン膜を
残存させることは容易である。
【００９４】次いで、図１２（ｆ）に示すように、ｎ型
電界効果トランジスタ形成領域に例えばＡｓイオンを３
０ｋｅＶ，５．０×１０15ｃｍ-2で注入し、熱工程を経
ることにより、ソース・ドレイン領域６５を形成する。
さらに、ｐ型電界効果トランジスタ形成領域にＢイオン
を２０ｋｅＶ，５．０×１０15ｃｍ-2で注入し、熱工程
を経ることにより、ソース・ドレイン領域６４を形成す
る。
【００９５】次いで、図１２（ｇ）に示すように、層間
絶縁膜としてＣＶＤ法で酸化シリコン膜７１を６００ｎ
ｍ堆積した後、配線との接続のためのコンタクト孔７２
をＲＩＥ法にて開孔する。
【００９６】次いで、図１２（ｈ）に示すように、酸化
シリコン膜７１のコンタクト孔７２内及び酸化シリコン
膜７１上にシリコンを１％含有するアルミニウム膜をス
パッタ法で堆積させ、パターニングにより配線層７３を
形成する。
【００９７】次いで、図１２（ｉ）に示すように、基板
上の全面にＣＶＤ法により厚さ７００ｎｍのＴＥＯＳ膜
７４を形成した後、ＣＭＰ等の方法を用いることにより
平坦化を行う。
【００９８】次いで、図１３（ｊ）に示すように、ＴＥ
ＯＳ膜７４の上にＣＶＤ法等により厚さ１００ｎｍのシ
リコン層７６を形成し、このシリコン層７６を再結晶化
する。そして、ＣＭＰ法等を用いることによりシリコン
層７６を平坦化する。
【００９９】次いで、図１３（ｋ）に示すように、ＲＩ
Ｅ法等の方法を用いることにより、シリコン層７６をパ
ターニングする。続いて、シリコン層７６上のｐウェル
形成領域にＢイオンを３０ｋｅＶ，２．０×１０13ｃｍ
-2で注入し、ｎウェル形成領域にＰイオンを３０ｋｅ
Ｖ，６．０×１０12ｃｍ-2で注入する。なお、図ではｐ
ウェル領域のみ示している。
【０１００】次いで、シリコン層７６のｐウェル領域中
に、所望のしきい値電圧を得るためにＢイオンを３０ｋ
ｅＶ，１．０×１０13ｃｍ-2で注入することによりチャ
ネル表面の濃度を調節し、さらにｎウェル領域１１中
に、所望のしきい値電圧を得るためにＰイオンを１６０
ｋｅＶ，１．５×１０13ｃｍ-2で注入することによりチ
ャネル表面の濃度を調節する。そして、レーザアニール
等の方法を用いて熱工程を加える。
【０１０１】次いで、図１３（ｌ）に示すように、ＣＶ
Ｄ法等を用いることによりシリコン層７６の上にゲート
絶縁膜として厚さ５ｎｍの酸化シリコン膜７８を形成す
る。続いて、ＣＶＤ法等の方法により厚さ２００ｎｍの
多結晶シリコン膜を堆積した後、ＲＩＥ法等の処理を施
すことによりゲート電極７９を形成する。そして、ｎチ
ャネル電界効果トランジスタ形成領域にＡｓイオンを３
０ｋｅＶ，５．０×１０15ｃｍ-2で注入し、ｐチャネル
電界効果トランジスタ形成領域にＢイオンを２０ｋｅ
Ｖ，５．０×１０15ｃｍ-2で注入し、熱工程を経ること
によりソース・ドレイン領域７７を形成する。
【０１０２】これ以降は、ＣＶＤ法により厚さ７００ｎ
ｍのＴＥＯＳ膜８１を形成し、ＣＭＰ等の方法を用いる
ことにより平坦化を行う。その後に、ＲＩＥ法によりＶ
ＩＡ８２を開口する。続いて、シリコンを１％含有する
アルミニウム膜をスパッタ法で堆積させ、パターニング
により配線層８３を形成することにより、前記図１０に
示す構造が得られる。そして、従来の半導体装置の製造
方法と同様にパッシベーション膜形成工程等を経て半導
体装置が完成する。
【０１０３】このように本実施形態によれば、第１の素
子形成層と第２の素子形成層に横型構造の電界効果トラ
ンジスタを形成するのみならず、第１及び第２の素子形
成層をつなぐ領域に縦型柱状構造の電界効果トランジス
タを形成しているので、従来の半導体集積回路と比較す
ると集積度の大幅な向上をはかり得る。そして、配線の
長さを短くすることが可能になり、そのことによって配
線遅延に起因する動作速度の低下は抑制され、高速動作
をする高性能の半導体集積回路が実現される。
【０１０４】また、縦型柱状構造の電界効果トランジス
タを第１の実施形態と同様に、チャネル部に埋め込み絶
縁膜を有する構造としているので、素子の動作速度を失
わずに短チャネル効果の抑制をはかることができ、縦型
柱状構造トランジスタの動作速度の高速化及び性能向上
をはかることができる。
【０１０５】なお、本実施形態においては、第１の実施
形態で説明したような各種変形が可能であるのは勿論の
こと、次のような変形も可能である。実施形態において
は、電界効果トランジスタないし配線の金属が２層の場
合の例を示したが、電界効果トランジスタないし配線の
金属が２層ではない場合にも本実施形態と同様の効果が
得られる。
【０１０６】また、本実施形態においては１層目の配線
の金属よりも２層目の電界効果トランジスタが基板表面
から離れた位置に形成されているが、これらが同一の面
内に形成される、ないしは１層目の配線の金属の方が２
層目の電界効果トランジスタよりも基板表面から離れた
位置に有ったとしても本実施形態と同様の効果が得られ
る。
【０１０７】また、本実施形態においては縦型柱状構造
の電界効果トランジスタは１層目の電界効果トランジス
タ層のみにあるが、縦型柱状構造の電界効果トランジス
タのある層は１層目に限るものではなく、他の層にも縦
型柱状構造の電界効果トランジスタがある場合、さらに
電界効果トランジスタが３層以上形成されている半導体
集積回路において、１層目には縦型柱状構造の電界効果
トランジスタがない場合でも本実施形態と同様の効果が
得られる。
【０１０８】また、本実施形態においては、縦型トラン
ジスタはｎ型の横型トランジスタとのみ接続されてい
る。しかし、ｎ型の横型トランジスタであることは本質
的ではなく、接続される相手はｐ型でもよいし、バイポ
ーラトランジスタ等の他の素子でもよい。
【０１０９】また、本実施形態においてはｎ型半導体層
を形成するための不純物としてＡｓを、ｐ型半導体層を
形成するための不純物としてはＢを用いたが、ｎ型半導
体層を形成するための不純物として他のＶ族不純物を、
ｐ型半導体層を形成するための不純物として他の III族
不純物を用いたとしても本実施形態と同様の効果が得ら
れる。さらに、III 族やＶ族の不純物を含む化合物の形
で導入したとしても、本実施形態と同様の効果が得られ
る。
【０１１０】また、本実施形態においては平面型電界効
果トランジスタがシングルドレイン構造を有する場合の
みを示したが、平面型電界効果トランジスタがＬＤＤ構
造等の他のソース・ドレイン構造を有する場合に於いて
も本実施形態と同様の効果が得られる。さらに、ポケッ
ト構造やエレベート構造の素子の場合も同様である。
【０１１１】また、本実施形態においては縦型柱状構造
の電界効果トランジスタ形成領域にウェルを形成しては
いないが、縦型柱状構造の電界効果トランジスタ形成領
域にウェルを形成したとしても本実施形態と同様の効果
が得られる。
【０１１２】（第６の実施形態）図１４は、本発明の第
６の実施形態に係わる半導体集積回路の製造工程を示す
断面図である。なお、図１１〜図１３と同一部分には同
一符号を付して、その詳しい説明は省略する。
【０１１３】まず、第５の実施形態と同様に前記図１１
（ａ）に示すように、ｐ型シリコン基板５０に対して素
子分離領域５１を形成した後、イオン注入と熱工程を経
ることにより、ｎウェル領域５２，ｐウェル領域５３，
及びｎウェル領域（ｎ型拡散層領域）５４を形成する。
【０１１４】次いで、図１４（ａ）に示すように、ＬＰ
ＣＶＤ法等により基板上の全面に厚さ５０ｎｍの酸化シ
リコン膜５６を形成する。続いて、ＬＰＣＶＤ法等によ
り酸化シリコン膜５６の上に厚さ１００ｎｍのシリコン
層５７を形成した後、このシリコン層５７にＡｓイオン
を２０ｋｅＶ、５．０×１０15ｃｍ-2で注入する。そし
て、不純物の活性化のために熱工程を加える。
【０１１５】ここで、シリコン層５７を形成した後にＡ
ｓイオンを注入する代わりに、ＬＰＣＶＤ法等により酸
化シリコン膜５６の上にＰを３．０×１０20ｃｍ-3程度
含有するシリコン層を形成してもよい。また、上記いず
れの方法でもよいが、シリコン層５７を再結晶化しても
よい。
【０１１６】次いで、図１４（ｂ）に示すように、ＲＩ
Ｅ法等の方法によりシリコン層５７及び酸化シリコン膜
５６を加工することにより、縦型電界効果トランジスタ
を作成するための柱状構造部を形成する。
【０１１７】次いで、図１４（ｃ）に示すように、弗化
アンモニウム処理を行うことによって、酸化シリコン膜
５６を一部除去する。これにより、柱状構造部において
酸化シリコン膜５６は内側に後退することになる。これ
は、その後のエピタキシャル成長に有利な構造である。
【０１１８】次いで、図１４（ｄ）に示すように、エピ
タキシャル成長等により柱状構造部の周囲に厚さ５ｎｍ
のシリコン層５８を形成する。そして、ｐウェル領域５
３中に、所望のしきい値電圧を得るためにＢイオン１２
を３０ｋｅＶ，１．０×１０13ｃｍ-2で注入することに
よりチャネル表面の濃度を調節し、ｎウェル領域５２中
に所望のしきい値電圧を得るためにＰイオン１２を１５
０ｋｅＶ，１．５×１０13ｃｍ-2で注入することにより
チャネル表面の濃度を調節する。
【０１１９】ここで、シリコン層５８をエピタキシャル
で成長する代わりに、ＬＰＣＶＤ法等により柱状構造部
の周囲に厚さ５ｎｍのシリコン層を形成してもよい。こ
の場合は、シリコン層が単結晶とならないので、必要が
あれば再結晶化してもよい。なお、ＬＰＣＶＤ法等の方
法を用いる場合には、図１４（ｃ）に示した酸化シリコ
ン膜５６の一部除去の工程は省略することも可能であ
る。
【０１２０】次いで、図１４（ｅ）に示すように、８０
０℃の１０％ＨＣｌ雰囲気でシリコン基板５０及びシリ
コン層５８の表面を酸化することにより、ゲート絶縁膜
として厚さ３ｎｍの酸化シリコン膜５９を形成する。そ
して、ＬＰＣＶＤ法等により厚さ２００ｎｍの多結晶シ
リコン膜を堆積した後、ＲＩＥ法等の処理を施すことに
より、ゲート電極６１，６２，６３を形成する。なお、
このＲＩＥ工程を行うに先立って光蝕刻法等の工程を行
って然るべくレジストパターンを形成しておけば、柱状
構造部の側壁以外の領域に多結晶シリコン膜を残存させ
ることは容易である。
【０１２１】これ以降は、第５の実施形態の前記図１２
（ｆ）以降に示される工程と同様である。即ち、ｎ型電
界効果トランジスタ形成領域にＡｓイオン注入及び熱工
程によりソース・ドレイン領域６５を形成し、ｐ型電界
効果トランジスタ形成領域にＢイオン注入及び熱工程に
よりソース・ドレイン領域６４を形成する。続いて、層
間絶縁膜としての酸化シリコン膜７１の堆積、コンタク
ト孔７２の形成、配線層７３の形成を行い、これらの上
にＴＥＯＳ膜７４を堆積した後にシリコン層７６を形成
する。その後、このシリコン素子７６上に横型構造のｎ
型電界効果トランジスタを形成する。そして、ＴＥＯＳ
膜８１の形成、平坦化の後に、ＶＩＡ８２を開口し、配
線層８３を形成することにより、前記図１０に示す構造
が得られる。
【０１２２】このような実施形態であっても、第１の素
子形成層と第２の素子形成層に横型構造の電界効果トラ
ンジスタを形成するのみならず、第１及び第２の素子形
成層をつなぐ領域に縦型柱状構造の電界効果トランジス
タを形成しているので、従来の半導体集積回路と比較す
ると集積度の大幅な向上をはかり得る。従って、第５の
実施形態と同様な効果が得られる。
【０１２３】（第７の実施形態）図１５及び図１６は、
本発明の第７の実施形態に係わる半導体集積回路の製造
工程を示す断面図である。なお、図１１〜図１３と同一
部分には同一符号を付して、その詳しい説明は省略す
る。
【０１２４】まず、第５の実施形態と同様に前記図１１
（ａ）に示すように、ｐ型シリコン基板５０に対して素
子分離領域５１を形成した後、イオン注入と熱工程を経
ることにより、ｎウェル領域５２，ｐウェル領域５３，
及びｎウェル領域（ｎ型拡散層領域）５４を形成する。
【０１２５】次いで、図１５（ａ）に示すように、基板
上の全面にＬＰＣＶＤ法等により厚さ２００ｎｍの酸化
シリコン膜１０１を堆積した後、ＲＩＥ法等の方法を用
いることにより酸化シリコン膜１０１の一部を除去し
て、縦型柱状構造の電界効果トランジスタを形成する領
域に開口部を設ける。
【０１２６】次いで、図１５（ｂ）に示すように、基板
上の全面にＬＰＣＶＤ法等により厚さ３００ｎｍのシリ
コン層５５を形成した後、このシリコン層５５にＡｓイ
オンを２０ｋｅＶ，５．０×１０15ｃｍ-2で注入する。
そして、ＣＭＰ法等の方法を用いることにより表面を平
坦化する。
【０１２７】ここで、シリコン層５５を形成した後にＡ
ｓイオンを注入する代わりに、ＬＰＣＶＤ法等によりＰ
を３．０×１０20ｃｍ-3程度含有する厚さ３００ｎｍの
シリコン層を形成してもよい。
【０１２８】次いで、図１５（ｃ）に示すように、ＲＩ
Ｅ法等によりシリコン層５５を途中までエッチングする
ことにより、酸化シリコン膜１０１の開口の底部にシリ
コン層５５を残す。
【０１２９】次いで、図１５（ｄ）に示すように、ＬＰ
ＣＶＤ法等を用いることにより厚さ１０ｎｍの窒化シリ
コン膜を形成し、ＲＩＥ法等の方法でエッチバックする
ことにより側壁絶縁膜１０２を形成する。
【０１３０】次いで、図１６（ｅ）に示すように、９０
０℃の１０％ＨＣｌ雰囲気でシリコン層５５の表面を酸
化することにより厚さ５０ｎｍの酸化シリコン膜５６を
形成する。そして、熱燐酸処理等の方法により側壁絶縁
膜１０２を除去する。
【０１３１】次いで、図１６（ｆ）に示すように、エピ
タキシャル成長等の方法によりシリコン層５５の露出部
上にシリコン層５８を成長させる。
【０１３２】次いで、図１６（ｇ）に示すように、ＬＰ
ＣＶＤ法等により酸化シリコン膜５６及びシリコン層５
８の上に厚さ１００ｎｍのシリコン層５７を形成した
後、Ａｓイオンを２０ｋｅＶ，５．０×１０15ｃｍ-2で
注入する。そして、ＣＭＰ法等の方法を用いることによ
りシリコン層５７を平坦化する。その後に、弗化アンモ
ニウム処理等を施すことにより酸化シリコン膜１０１を
除去する。
【０１３３】そして、ｐウェル領域５３中に、所望のし
きい値電圧を得るためにＢイオン１２を３０ｋｅＶ，
１．０×１０13ｃｍ-2で注入することによりチャネル表
面の濃度を調節する。さらに、ｎウェル領域５２中に、
所望のしきい値電圧を得るためにＰイオン１２を１６０
ｋｅＶ，１．５×１０13ｃｍ-2で注入することによりチ
ャネル表面の濃度を調節する。
【０１３４】ここで、シリコン層５７を形成した後にＡ
ｓイオンを注入する代わりに、ＬＰＣＶＤ法等の方法に
より酸化シリコン膜５６の上にＰを３．０×１０20ｃｍ
-3程度含有する厚さ１００ｎｍのシリコン層を形成して
もよい。この場合は、シリコン層が単結晶とならないの
で、必要があれば再結晶化してもよい。
【０１３５】次いで、図１６（ｈ）に示すように、８０
０℃の１０％ＨＣｌ雰囲気でシリコン基板５０、シリコ
ン層５５，５７，５８の表面を酸化することにより、ゲ
ート絶縁膜として厚さ３ｎｍの酸化シリコン膜５９を形
成する。そして、ＬＰＣＶＤ法等の方法により厚さ２０
０ｎｍの多結晶シリコンを堆積した後、ＲＩＥ法等の処
理を施すことによって、ゲート電極６１，６２，６３を
形成する。なお、このＲＩＥ工程を行うに先立って光蝕
刻法等の工程を行って然るべくレジストパターンを形成
しておけば、シリコン層５５，５７，５８及び酸化シリ
コン膜５６よりなる柱状構造部の側壁以外の領域に多結
晶シリコン膜を残存させることは容易である。
【０１３６】これ以降は、第５の実施形態の前記図１２
（ｆ）以降に示される工程と同様であり、このようにし
て作成された集積回路においても、第５の実施形態と同
様な効果が得られる。
【０１３７】（第８の実施形態）図１７は、本発明の第
８の実施形態に係わる半導体集積回路の製造工程を示す
断面図である。なお、図１１〜図１３と同一部分には同
一符号を付して、その詳しい説明は省略する。
【０１３８】この実施形態が先に説明した第７の実施形
態と異なる点は、シリコン層５５を省略し、基板５０の
ｎ型拡散層領域５４のみをソース領域として用いたこと
にある。
【０１３９】まず、第５の実施形態と同様に前記図１１
（ａ）に示すように、ｐ型シリコン基板１に対して素子
分離領域５１を形成した後、イオン注入と熱工程を経る
ことにより、ｎウェル領域５２，ｐウェル領域５３，及
びｎウェル領域（ｎ型拡散層領域）５４を形成する。
【０１４０】次いで、図１７（ａ）に示すように、基板
上の全面にＬＰＣＶＤ法等により厚さ２００ｎｍの酸化
シリコン膜１０１を形成した後、ＲＩＥ法等の方法を用
いることにより酸化シリコン膜１０１の一部を除去し
て、縦型柱状構造の電界効果トランジスタを形成する領
域に開口部を設ける。
【０１４１】次いで、図１７（ｂ）に示すように、ＬＰ
ＣＶＤ法等を用いることにより厚さ１０ｎｍの窒化シリ
コン膜を形成し、ＲＩＥ法等の方法でエッチバックする
ことにより側壁絶縁膜１０２を形成する。
【０１４２】次いで、図１７（ｃ）に示すように、９０
０℃の１０％ＨＣｌ雰囲気でシリコン基板５０の表面を
酸化することにより厚さ５０ｎｍの酸化シリコン膜５６
を形成する。そして、熱燐酸処理等の方法により側壁絶
縁膜１０２を除去する。
【０１４３】次いで、図１７（ｄ）に示すように、エピ
タキシャル成長等の方法によりシリコン基板５０の露出
部上にシリコン層５８を成長させる。
【０１４４】次いで、図１７（ｅ）に示すように、ＬＰ
ＣＶＤ法等により酸化シリコン膜５６及びシリコン層５
８の上に厚さ１００ｎｍのシリコン層５７を形成した
後、このシリコン層５７にＡｓイオンを２０ｋｅＶ，
５．０×１０15ｃｍ-2で注入し、さらに熱工程を加え
る。そして、ＣＭＰ法等の方法を用いることによりシリ
コン膜層５７を平坦化する。その後に、弗化アンモニウ
ム処理等を施すことにより酸化シリコン膜１０１を除去
する。
【０１４５】そして、ｐウェル領域５３中に、所望のし
きい値電圧を得るためにＢイオン１２を３０ｋｅＶ，
１．０×１０13ｃｍ-2で注入することによりチャネル表
面の濃度を調節する。さらに、ｎウェル領域５２中に、
所望のしきい値電圧を得るためにＰイオン１２を１５０
ｋｅＶ，１．５×１０13ｃｍ-2で注入することによりチ
ャネル表面の濃度を調節する。
【０１４６】ここで、シリコン層５７を形成した後にＡ
ｓイオンを注入する代わりに、ＬＰＣＶＤ法により酸化
シリコン膜５６の上にＰを３．０×１０20ｃｍ-3程度含
有する厚さ１００ｎｍのシリコン層を形成してもよい。
この場合は、シリコン層が単結晶とならないので、必要
があれば再結晶化してもよい。
【０１４７】次いで、図１７（ｆ）に示すように、８０
０℃の１０％ＨＣｌ雰囲気でシリコン基板５０，シリコ
ン層５７，５８の表面を酸化することにより、ゲート絶
縁膜として厚さ２ｎｍの酸化シリコン膜５９を形成す
る。そして、ＬＰＣＶＤ法等により厚さ２００ｎｍの多
結晶シリコン膜を堆積した後、ＲＩＥ法等の処理を施す
ことによって、ゲート電極６１，６２，６３を形成す
る。なお、このＲＩＥ工程を行うに先立って光蝕刻法等
の工程を行って然るべくレジストパターンを形成してお
けば、シリコン層５７，５８及び酸化シリコン膜５６よ
りなる柱状構造部の側壁以外の領域に多結晶シリコン膜
を残存させることは容易である。
【０１４８】これ以降は、第５の実施形態の図１２
（ｆ）以降に示される工程と同様であり、このようにし
て作成された集積回路においても、第５の実施形態と同
様な効果が得られる。
【０１４９】なお、本発明は上述した各実施形態に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。
【０１５０】
【発明の効果】以上詳述したように本発明の縦型構造の
電界効果トランジスタにおいては、ソース領域とドレイ
ン領域との間に絶縁物よりなる層を有するので、チャネ
ル領域を形成する半導体層中の不純物濃度を高めずに素
子のパンチスルーを抑制することができる。さらに、ソ
ース・ドレイン領域は従来構造と同様に絶縁物よりなる
領域を有しないので、素子の寄生抵抗の増大は伴わな
い。従って、素子の微細化が可能となり高速動作をする
高性能の半導体装置が実現される。
【０１５１】また、本発明の縦型構造の電界効果トラン
ジスタを用いて半導体集積回路を構成すれば、トランジ
スタを複数の面内に形成するのみならず、それらの面を
結ぶ領域にもトランジスタを形成できるため、従来に比
べて素子の集積度を大幅に向上させることができる。従
って、配線長を短くすることが可能となり、その結果と
して配線遅延に起因する動作速度の低下が低減され、高
速動作をする高性能の半導体集積回路が実現される。
【図面の簡単な説明】
【図１】第１の実施形態に係わる縦型柱状構造の電界効
果トランジスタを示す素子構造断面図。
【図２】第１の実施形態に係わる電界効果トランジスタ
の製造工程を示す断面図。
【図３】第１の実施形態に係わる電界効果トランジスタ
の製造工程を示す断面図。
【図４】第２の実施形態に係わる縦型柱状構造の電界効
果トランジスタを示す素子構造断面図。
【図５】第２の実施形態に係わる電界効果トランジスタ
の製造工程を示す断面図。
【図６】第３の実施形態に係わる電界効果トランジスタ
の製造工程を示す断面図。
【図７】第３の実施形態に係わる電界効果トランジスタ
の製造工程を示す断面図。
【図８】第４の実施形態に係わる電界効果トランジスタ
の製造工程を示す断面図。
【図９】第４の実施形態に係わる電界効果トランジスタ
の製造工程を示す断面図。
【図１０】第５の実施形態に係わる半導体集積回路を示
す素子構造断面図。
【図１１】第５の実施形態に係わる半導体集積回路の製
造工程を示す断面図。
【図１２】第５の実施形態に係わる半導体集積回路の製
造工程を示す断面図。
【図１３】第５の実施形態に係わる半導体集積回路の製
造工程を示す断面図。
【図１４】第６の実施形態に係わる半導体集積回路の製
造工程を示す断面図。
【図１５】第７の実施形態に係わる半導体集積回路の製
造工程を示す断面図。
【図１６】第７の実施形態に係わる半導体集積回路の製
造工程を示す断面図。
【図１７】第８の実施形態に係わる半導体集積回路の製
造工程を示す断面図。
【図１８】従来の縦型柱状構造の電界効果トランジスタ
を示す素子構造断面図。
【図１９】従来の技術による半導体集積回路を示す素子
構造断面図。
【符号の説明】
１０…ｐ型シリコン基板 １１…素子分離領域 １２…ｎ型拡散層領域 １３…ｎ型シリコン層（第１の半導体層） １４…酸化シリコン膜（埋め込み絶縁膜） １５…ｎ型シリコン層（第２の半導体層） １６，１６’…柱状構造部 １７…シリコン層（第３の半導体層） １８…酸化シリコン膜（ゲート絶縁膜） １９…ゲート電極 ２１…層間絶縁膜 ２２…コンタクト孔 ２３…配線層 ３１…酸化シリコン膜（マスク用絶縁膜） ３２…側壁絶縁膜 ３５…ｎ型シリコン層（第１の半導体層） ３７…シリコン層（第２の半導体層）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上の一部に半導体層を形成し、
    この半導体層の側面にゲート電極を形成して縦型構造の
    電界効果トランジスタを構成した半導体装置であって、 前記電界効果トランジスタのチャネルが形成される領域
    の少なくとも一部に、該チャネルの深さを実質的に浅く
    するための絶縁膜を形成してなることを特徴とする半導
    体装置。
  2. 【請求項２】前記半導体層は柱状構造であり、前記ゲー
    ト電極はこの半導体層の側面を囲んで形成されているこ
    とを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】半導体基板上に第１の半導体層，埋め込み
    絶縁膜及び第２の半導体層が積層され、且つ埋め込み絶
    縁膜が第１及び第２の半導体層よりも内側に後退して形
    成された柱状構造部と、この柱状構造部の側面の少なく
    とも前記埋め込み絶縁膜の後退部に形成された第３の半
    導体層と、この第３の半導体層の表面にゲート絶縁膜を
    介して形成されたゲート電極とを具備してなることを特
    徴とする半導体装置。
  4. 【請求項４】半導体基板上に埋め込み絶縁膜及び第１の
    半導体層が積層され、且つ埋め込み絶縁膜が第１の半導
    体層よりも内側に後退して形成された柱状構造部と、こ
    の柱状構造部の少なくとも前記埋め込み絶縁膜の後退部
    分に形成された第２の半導体層と、この第２の半導体層
    の表面にゲート絶縁膜を介して形成されたゲート電極と
    を具備してなることを特徴とする半導体装置。
  5. 【請求項５】半導体基板上に複数の横型構造の電界効果
    トランジスタを形成した第１の素子形成層と、第１の素
    子形成層とは異なる面に複数の横型構造の電界効果トラ
    ンジスタを形成した第２の素子形成層と、第１の素子形
    成層と第２の素子形成層との間に設けられ、第１の素子
    形成層の少なくとも１つのトランジスタと第２の素子形
    成層の少なくとも１つのトランジスタとに接続された縦
    型構造の電界効果トランジスタとを具備し、 前記縦型構造の電界効果トランジスタは、半導体基板上
    に柱状に半導体層を形成し、この半導体層の側面にゲー
    ト電極を形成し、且つチャネルが形成される領域の内部
    に該チャネルの実質的な深さを浅くするための埋め込み
    絶縁膜を形成してなることを特徴とする半導体装置。
  6. 【請求項６】半導体基板上に第１の半導体層，埋め込み
    絶縁膜，第２の半導体層を積層する工程と、前記各半導
    体層及び絶縁膜を選択的にエッチングして柱状構造部を
    形成する工程と、前記柱状構造部の側面に第３の半導体
    層を形成する工程と、第３の半導体層の表面にゲート絶
    縁膜を介してゲート電極を形成する工程とを含むことを
    特徴とする半導体装置の製造方法。
  7. 【請求項７】半導体基板上にマスク用絶縁膜を形成する
    工程と、前記マスク用絶縁膜に開口を形成する工程と、
    前記マスク用絶縁膜の開口の底部に第１の半導体層を形
    成する工程と、前記マスク用絶縁膜の開口の側面に側壁
    絶縁膜を形成する工程と、第１の半導体層の露出部上に
    埋め込み絶縁膜を形成する工程と、前記側壁絶縁膜を除
    去する工程と、第１の半導体層の露出部上に第３の半導
    体層を形成する工程と、第３の半導体層及び埋め込み絶
    縁膜の上に第２の半導体層を形成する工程と、前記マス
    ク用絶縁膜を除去する工程と、第３の半導体層の表面に
    ゲート絶縁膜を介してゲート電極を形成する工程とを含
    むことを特徴とする半導体装置の製造方法。
  8. 【請求項８】第１の半導体層および第２の半導体層が積
    層して配置されるとともに、その積層方向に対して垂直
    な面内において前記第１および第２の半導体層よりも小
    さな面積を有して前記第１および第２の半導体層の間に
    配置され、前記第１および第２の半導体層の間に凹部を
    形成する埋め込み絶縁膜を含む柱状構造部と、 少なくともこの柱状構造部の側面の前記凹部内に設けら
    れる第３の半導体層と、 この第３の半導体層上に設けられるゲート絶縁膜と、 このゲート絶縁膜の表面上に設けられるゲート電極と、 を具備することを特徴とする半導体装置。
  9. 【請求項９】半導体基板と、 この半導体基板上の一部に設けられた第１の半導体層
    と、 この第１の半導体層上の一部に設けられ、チャネルの深
    さを実質的に浅くする絶縁膜と、 この絶縁膜よりも広い面積を有して該絶縁膜上に設けら
    れ、前記第１の半導体層との間で前記絶縁膜の側面に隣
    接する部分に後退領域を形成する第２の半導体層と、前記第１の半導体層、前記第２の半導体層、および前記
    絶縁膜の少なくとも側面を囲んで、かつ、前記後退領域
    を埋め込んで設けられ、前記後退領域にチャネルが形成
    される第３の半導体層と、 この第３の半導体層の外側で前記第１の半導体層、前記
    第２の半導体層、および前記絶縁膜を少なくともそれら
    の側方から囲んで設けられたゲート絶縁膜と このゲート
    絶縁膜に設けられたゲート電極と、 を具備することを特徴とする縦型柱状構造の電界効果ト
    ランジスタ。
  10. 【請求項１０】前記ゲート電極は、前記第１および第２
    の半導体層の側面を囲んで形成されていることを特徴と
    する請求項９に記載の電界効果トランジスタ。
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