KR101313473B1 - 역 ｔ 채널 트랜지스터를 포함하는 다수의 디바이스 타입및 그 방법 - Google Patents

역 ｔ 채널 트랜지스터를 포함하는 다수의 디바이스 타입및 그 방법 Download PDF

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Abstract

반도체 디바이스(10) 제조 방법이 제공된다. 방법은, 수직 능동 영역(56)과 수직 능동 영역(56)의 양쪽으로 확장하는 수평 능동 영역(54)을 갖는 제1 트랜지스터(94)를 형성하는 단계를 포함한다. 방법은, 수직 능동 영역(58)을 갖는 제2 트랜지스터(96)를 형성하는 단계를 더 포함한다. 방법은, 수직 능동 영역(60)의 단지 한 면 상에서 확장하는, 수직 능동 영역(60) 및 수평 능동 영역(54)을 갖는 제3 트랜지스터(98)를 형성하는 단계를 더 포함한다.
트랜지스터, 측벽 스페이서, 게이트 전극, 측방향 반도체 층

Description

역 Ｔ 채널 트랜지스터를 포함하는 다수의 디바이스 타입 및 그 방법{MULTIPLE DEVICE TYPES INCLUDING AN INVERTED-T CHANNEL TRANSISTOR AND METHOD THEREFOR}
본 발명은 집적 회로에 관한 것이며, 좀더 구체적으로는, 역 T 채널 트랜지스터 제조 방법에 관한 것이다.
FinFET의 사용은, MOS 트랜지스터의 밀도 및 전기적 특성을 증가시키기 위한 제조에 있어서 상당히 매력적이다. 핀(fin)은 트랜지스터의 주요 부분이 수직이며 측면이 아니도록 채널로서 기능하는 기판 위로 올라온다. 채널 방향은 측면이지만, 기판 표면 위의 구조 내에 있다. 그러나, 어려움 중의 하나는 트랜지스터의 전류 구동을 조정하는 능력, 특히 전류 구동을 증가시키는 능력을 갖는 것이다. 측면 트랜지스터에서, 전류 구동은 채널 폭을 변경함으로써 쉽게 조정된다. 채널 폭을 증가시키는 한가지 방법은 핀 높이를 증가시키는 것이지만, 핀 높이는 일반적으로 최대의 실제 높이로 선택되고 핀 높이를 변경할 수 있는 방법에는 어려움이 있기 때문에 일반적으로 실용적이지 않다. 일반적으로 수용되는 전류 구동 증가 방법은 하나 이상의 핀을 사용하는 것이다. 따라서, 채널 폭의 증가는 핀 높이의 증분에서만 편리하게 사용가능하고, 각각의 부가적인 핀을 위한 부가적인 공간을 필요로 한다. 핀들 사이의 공간은 바람직하게는 작지만, 얼마나 작은지는 리소그래피의 피치 제한에 의해 한정된다.
동일한 일부 이유로, FinFETs는 메모리 어레이로 설계하는데 어려움이 있다. 메모리 어레이는 특히 효율적으로 배치되어야한다. 이것은 컴팩트 메모리 셀을 갖는 것으로 시작한다. FinFETs에서 다른 구동 요구에 공간의 효율적 사용을 제공하는데 어려움이 있기 때문에, 컴팩트 메모리 셀은 특히 FinFETs에 있어서 어렵다.
따라서, 보다 제조가능한 FinFET에 조정가능한 전류 구동을, 바람직하게는 핀 높이의 증가 없이 제공하기 위한 기술에 대한 요구가 있다. 게다가, FinFets는 메모리 어레이 내의 효율적인 배치를 위해서 충분한 유연성을 제공해야 한다.
본 발명의 전술한 보다 구체적인 대상은, 이하의 도면과 함께 주어진 바람직한 실시예의 뒤따르는 상세한 설명으로부터 당업자에게 자명해질 것이다.
도 1은 본 발명의 일 실시예에 따른 프로세스의 한 스테이지에서의 반도체 디바이스의 단면도이다.
도 2는 도 1에 도시된 프로세스에 후속하는 프로세스의 한 스테이지에서의 도 1의 반도체 디바이스의 단면도이다.
도 3은 도 2에 도시된 프로세스에 후속하는 프로세스의 한 스테이지에서의 반도체의 단면도이다.
도 4는 도 3에 도시된 프로세스에 후속하는 프로세스의 한 스테이지에서의 반도체의 단면도이다.
도 5는 도 4에 도시된 프로세스에 후속하는 프로세스의 한 스테이지에서의 반도체 디바이스의 단면도이다.
도 6은 도 5에 도시된 프로세스에 후속하는 프로세스의 한 스테이지에서의 반도체 디바이스의 단면도이다.
도 7은 도 6에 도시된 반도체 디바이스의 정면도이다.
도 8은 본 발명의 대안적인 실시예에 따른 프로세스의 한 스테이지에서의 반도체 디바이스 구조의 단면도이다.
도 9는 프로세스의 후속하는 스테이지에서의 도 8의 반도체 디바이스 구조의 단면도이다.
도 10은 프로세스의 후속하는 스테이지에서의 도 9의 반도체 디바이스 구조의 단면도이다.
도 11은 프로세스의 후속하는 스테이즈에서의 도 10의 반도체 디바이스 구조의 단면도이다.
도 12는 프로세스의 후속하는 스테이지에서의 도 11의 반도체 디바이스 구조의 단면도이다.
도 13은 프로세스의 후속하는 스테이지에서의 반도체 디바이스 구조의 단면도이다.
도 14는, 도 8 내지 도 13의 프로세스가 제조시에 유용한 6 트랜지스터 SRAM 셀의 회로도이다.
도 15는, 도 8 내지 도 13의 프로세스가 제조시에 유용한 도 14의 6 트랜지 스터 SRAM 셀 일부의 정면도이다.
일 형태에서, FinFET는 FinFET의 전류 구동을 증가시키도록 채널의 측방향 연장(lateral extension)으로 만들어진다. 측방향 연장은 기판의 표면을 따라서 FinFET의 핀에 인접하여 연장한다. 핀 위에 놓인 게이트는 또한 측방향 연장 위에 놓인다. 측방향 연장은 측벽 스페이서로 정의된다. 핀 이외에, 기판 위에 남겨진 반도체 재료의 플로어(floor)를 남기는 에치(etch)에 의해서, 핀이 형성된다. 측벽 스페이서는 핀의 양쪽에 형성되어 반도체 재료 플로어의 에치에서 마스크로서 작용하여 측방향 연장을 남긴다. 측방향 연장은 측벽 스페이서 폭의 범위 내에서 선택가능하다. 종래의 측벽 형성 기술을 이용하면, 폭은 50 내지 1000 Å으로 쉽게 조정할 수 있다. 따라서, 측방향 연장은, 선택가능하지만 핀 높이에 따른 증분에 한정되지 않는 전류 구동의 증가를 가져온다. 이것은 도면과 이하의 설명을 참조하면 보다 더 잘 이해된다.
도 1에는 기판(12), 기판(12) 위의 측방향 반도체 층(14), 핀(16), 및 핀(16) 위에 놓인 하드 마스크(18)를 갖는 반도체 디바이스 구조(10)가 도시된다. 기판(12)은 바람직하게는 실리콘 옥사이드이지만, 다른 절연재나 합성 재료이어도 된다. 기판(12)의 상부는 전기 절연체이어야 한다. 핀(16)은 마스크로서 하드 마스크(18)를 사용하는 에치에 의해 형성된다. 하드 마스크(18)는 바람직하게는 실리콘 니트라이드이지만, 다른 재료 또는 에치 마스크로서 반도체 재료에 효과적인 재료의 조합일 수 있다. 포토레지스트는, 포트레지스트에 필요한 비교적 큰 두께 로 인해서 하드 마스크에 대해서는 충분하기 쉽지 않다. 이러한 예에서, 반도체 재료는 바람직하게는 실리콘이지만, 실리콘 게르마늄(silicon germanium) 또는 갈륨 비소(gallium arsenide)와 같은 다른 재료일 수 있다. 측방향 반도체 층(14)은 필요한 두께를 남기도록 에치백된다. 선택된 두께는, SOI 기판 내의 반도체 두께를 선택하는 것과 일반적으로 유사한 다양한 공지된 기준에 기초하는 설계 선택이다. 기판(12)의 표면은, 핀(16)이 수직 능동 영역으로 기능하도록 수평 표면으로 고려될 수 있다. 마찬가지로, 측방향 반도체층은 수평 능동 영역으로서 기능할 것이다.
도 2에는, 측방향 반도체 층(20) 위의 라이너(20), 하드마스크(18) 및 핀(20) 형성과, 핀(16) 주변의 측벽 스페이서(22)의 형성 후의 반도체 디바이스 구조(10)가 도시된다. 도 2에서 명확한 바와 같이, 측벽 스페이서(22)는 라이너(20) 이후에 형성된다. 라이너(20)는, 바람직하게는 열적으로 성장한 실리콘 옥사이드이지만, 또한 피착될 수도 있다. 측벽 스페이서(22)는 바람직하게는 실리콘 니트라이드이지만 에치 마스크로서 기능할 수 있는 다른 재료일 수 있다. 에치 마스크는 제거될 것이므로 반드시 절연체일 필요는 없다.
도 3에는, 마스크로서 측벽 스페이서(22)를 사용하는 측방향 반도체 층(14)을 에칭한 후의 반도체 디바이스(10)이다. 이것은 바람직하게는 염소 플라즈마와 같은 이방성(anisotropic) 에치가 바람직하다. 이러한 에치는 남아있는 측방향 반도체 층(14)의 측면을 노출시킨다.
도 4에는, 측방향 반도체 층(14)의 측면 상에 옥사이드 층(24)을 성장시킨 후의 반도체 디바이스(10)가 도시된다. 후속하는 측벽 스페이서 제거 프로세스 동안 측방향 반도체 층(14)을 보호하는 것이 목적이다.
도 5에는, 측벽 스페이서(22), 옥사이드 층(24), 라이너(20), 및 하드 마스크(18)를 제거한 후의 반도체 디바이스(10)이다. 이러한 제거된 모든 특징들은 실리콘에 대해서 선택가능하게 에칭할 수 있다. 이방성 에치에 대한 필요가 없으므로, 에치는 바람직하게는 습식 에치이다. 또한, 등방성이거나 이방성인 건식 에치가 사용되어도 된다.
도 6에는, 게이트 유전체(26) 및 게이트 유전체(26) 상의 게이트(28) 형성 후의 반도체 디바이스(10)이다. 게이트 유전체(26)는, 바람직하게 게이트 유전체를 형성하는 공통적인 접근인 실리콘 옥사이드의 고온 성장에 의해 형성된다. 하프늄 옥사이드와 같은 높은 k 유전체와 같은 다른 게이트 유전체가 또한 사용될 수 있다. 그러한 높은 k 유전체는 성장보다는 피착될 것이다. 반도체 디바이스(10)의 소스 및 드레인은 FinFET에 대한 종래 방식으로 형성된다.
도 7에는, 기존의 융기 부분을 갖지만 본 예에서는 측면 반도체 층(14)의 일부를 포함하는 게이트(28)의 한쪽 위에 소스/드레인 영역(30)을 도시하는 도 6의 반도체 디바이스(10)의 직교투영도(orthogonal view)이다. 마찬가지로 다른 측 게이트(28) 상에 있는 소스/드레인 영역(32)은 기존의 융기 부분뿐만 아니라, 또한 측방향 반도체 층(14)의 일부를 갖는다. 이것은 측방향 반도체 층(14)의 수평 능동 영역의 양상이 소스, 드레인 및 채널에 대한 것임을 나타낸다. 도 7에서 따로 분리해서 도시되지 않았지만, 게이트 유전체(26)는 소스/드레인(30 및 32), 측방향 반도체 층(14), 및 핀(16)을 커버한다.
따라서, 도 6 및 도 7은 채널을 위한 핀과 채널로서의 측방향 부분을 모두 갖는 트랜지스터를 도시한다. 측방향 부분은 측벽 스페이서(22)의 폭을 조정함으로써 조정가능하다. 에치 후에 남아있는 측방향 반도체 층(14)의 폭이 클수록, 그에 따른 트랜지스터의 전류 구동 능력도 커진다. 따라서, 이렇게 만들어진 트랜지스터는 단지 단일 핀 디바이스보다는 더 큰 게인을 갖지만, 추가적인 핀을 부가함으로써 요구될 기판(12) 위의 모든 영역을 필요로 하지는 않는다. 게다가 게인 및 그에 따른 전류 구동은 사용가능한 측벽 스페이서 폭 중의 어느 것이라도 선택할 수 있다. 실질적으로, 추가적인 핀이 선택된 폭을 갖는 측방향 반도체 층을 구비한 특정한 하나의 핀만이나 또는 특정한 핀들이 추가될 수 있기 때문에, 어떠한 게인도 선택가능하다.
도 8에는, 기판(52), 측방향 반도체 층(54); 핀(56);핀(58); 핀(60); 핀(56) 상의 하드 마스크(62); 핀(58) 상의 하드 마스크(64); 핀(60) 상의 하드 마스크(66); 핀(56, 58 및 60) 상의 라이너(68), 측방향 반도체 층(54), 및 하드 마스크(62, 64 및 66); 핀(56) 주위의 측벽 스페이서(70); 핀(58) 주위의 측벽 스페이서(72), 및 핀(60) 주위의 측벽 스페이서(74)를 갖는 반도체 디바이스(50)가 도시된다. 도 8의 반도체 디바이스(50)에 대한 바람직한 재료 및 옵션은 반도체 디바이스(10)에 대해서와 마찬가지로 기술된다. 실제로 처리시 이런 점에서, 도 2에 도시된 것과 동일한 3개의 디바이스가 존재한다.
도 9에는, 도 2에서 도 3으로의 천이(transition)와 유사한 마스크로서 측벽 스페이서(70, 72 및 74)을 이용하는 에치를 실행한 후의 반도체 디바이스 구조(50)가 도시된다. 이 결과, 이 구조는 각각 측방향 반도체 층(54)의 분리된 부분을 갖는 3개의 디바이스 구조가 된다. 에치가 3개의 디바이스 구조를 분리하지만, 포토레지스트 마스크는 도시되지 않은 다른 위치 내의 측방향 반도체 층(54)의 에치를 방지하는데 사용될 수 있다. 예를 들면, 측방향 반도체 층(54)이 소스/드레인 영역에 접촉하는 영역은, 다른 트랜지스터의 소스/드레인 영역에 접촉할 영역일 수 있다. 그 영역에서, 포토레지스트 마스크는 그 접촉을 유지하는데 적용될 수 있다. 후속하는 실리사이드 처리(silicide treatment)는 결합된 소스/드레인들간의 효과적인 전기 접촉을 확보하는데 효과적이다.
도 10에는, 마스크(76)와 마스크(78)를 형성한 후의 반도체 디바이스 구조(10)가 도시된다. 마스크(76)는, 핀(56) 양 측면 상의 측벽 스페이서(70)가 커버되도록 핀(56) 및 핀 아래의 측방향 반도체 층(54) 위에 형성된다. 마스크(78)는, 핀(60)으로부터 측방향 반도체 층(54) 및 커버된 측면상의 측벽 스페이서(74) 위로 확장된 핀(60)의 한 측면까지에 있다. 따라서 핀(60)의 다른 측면 상의 측벽 스페이서(74)는 노출된다. 측벽 스페이서(72)가 노출되도록 핀(58) 위에는 어떠한 마스크도 없다. 핀(60)은, 핀에 대한 정렬이 반복적으로 달성될 수 있도록 바람직하게는 약 200Å정도이다.
도 11은, 측벽 스페이서(72)와, 핀(60)의 측면(80) 상의 측벽 스페이서(74)의 일부를 제거한 후의 반도체 디바이스 구조(40)를 도시한다. 측벽 스페이서(72)를 제거한 후, 라이너(68)가 제거되고 측벽 스페이서(72) 아래 있었던 측방향 반도 체 층(54)은 이후 에칭으로 제거된다. 마찬가지로, 측면(80)에 인접한 측벽 스페이서의 일부 아래에 있는 라이너(68)가 제거되고, 측면(80)에 인접한 측벽 스페이서의 일부 아래에 있는 측방향 반도체 층(54)이 제거된다. 다른 마스크들이 측방향 반도체 층(54) 일부의 에치로부터 보호되는 도 11에 도시되지 않은 다른 위치에 있을 수 있기 때문에, 마스크(76 및 80)는 라이너(68)와 측방향 반도체 층(54)의 에치동안 유지된다.
도 12에는, 측벽 스페이서(70), 남아있는 측벽 스페이서(74), 및 라이너(68)를 제거한 후의 반도체 디바이스 구조(50)가 도시된다. 따라서, 핀(56, 58, 및 60)과 남아있는 측방향 반도체 층(54)이 노출된다.
도 13에는, 게이트 유전체(84, 86 및 88)을 성장시키고 게이트(90 및 92)을 형성한 후의 반도체 디바이스 구조(50)가 도시된다. 이 결과, 트랜지스터(94, 96 및 98)가 형성된다. 트랜지스터(94)는 핀(56)을 수직 능동 영역으로서 사용하며, 핀(56)에 접속되는 측방향 반도체 층(54)은 도 6 및 도 7의 반도체 디바이스(10)와 유사한 역 T 채널 트랜지스터가 된다. 게이트 유전체(84)는 트랜지스터(94)의 반도체 구조를 코팅한다. 게이트 유전체(86)는 핀(58)을 코팅한다. 게이트 유전체(88)는 트랜지스터(98)의 반도체 구조를 코팅한다. 트랜지스터(96)는 트랜지스터(94 및 96)의 형성으로 통합된 프로세스에 의해서 만들어진 종래의 FinFET의 결과로서 생긴 구조를 갖는다. 트랜지스터(94 및 96)는 양쪽 모두에 대해서 게이트로 서빙하는 동일한 게이트 층(90)을 공유한다. 트랜지스터(98)는 트랜지스터(94)의 절반인 수평 능동 영역을 갖는다. 이것은 특히 SRAM 셀로서 사용되는 종래의 조합이다.
도 14에는, 트랜지스터(94, 96, 및 98)와 같은 트랜지스터를 사용하여 만들어진 트랜지스터를 사용하는 SRAM 셀(100)의 회로도가 도시된다. SRAM 셀(100)은 N 채널 트랜지스터(102, 104, 110 및 112) 및 P 채널 트랜지스터(106 및 108)을 포함한다. 회로 구성은 종래의 것이다. 트랜지스터(102 및 104)는 풀다운 트랜지스터이고, 트랜지스터(106 및 108)는 풀업 트랜지스터이고, 트랜지스터(110 및 112)는 패스 트랜지스터이다. 트랜지스터(102 및 106)는 하나의 스토리지 노드로서 서로 결합되고, 트랜지스터(104 및 108)는 다른 스토리지 노드에서 서로 결합된다. 스토리지 노드를 공유하는 트랜지스터의 각 쌍은 인버터를 형성한다. 1비트가 유지되는, SRAM 셀(100)의 스토리지 부분은 래칭 정렬(latching arrangement)에서 크로스-커플되는(cross-coupled) 2개의 인버터를 포함한다. 패스 트랜지스터(110 및 112)는 양쪽 모두 워드 라인(111)에 접속되고, 워드 라인(111)이 이용가능할 때, 비트 라인(114 및 116)을 SRAM 셀(100)의 스토리지 부분에 접속시킨다. 트랜지스터(110 및 112)는 도 13의 트랜지스터(98)와 유사하게 만들어진다. 트랜지스터(106 및 108)는 트랜지스터(96)와 유사하게 만들어진다. 트랜지스터(102 및 104)는 트랜지스터(94)와 유사하게 만들어진다.
도 15는, 도 14의 회로도에 도시된 바와 같이 접속된 트랜지스터(102, 106 및 110)를 도시하는 SRAM 셀(100) 일부(120)의 정면도이다. 부분(120)은 핀(122, 124, 및 130)을 포함한다. 핀(122 및 130)들은 평행하다. 핀(124)은 핀(122)에 접속된 일 단부와 접촉 영역(128)이 있는 핀(130)의 한 단부에 접속된 다른 단부를 갖는다. 이 예에서, 핀에 대한 접촉 영역들은 핀과 높이는 동일하지만 더 넓다. 도 13의 게이트 전극(92)과 유사한 게이트 전극(138)은 접촉 영역(134)과, 핀(124)이 핀(122)과 결합하는 위치 사이의 핀(122) 위로 지나간다. 이 게이트 전극은, 부분(120) 위의 상호접속 층 내의 금속선 안을 흐르는 워드 라인(111)에 접속되며, 이것은 도 15에 도시되지 않는다. 게이트 전극(138)이 핀(122) 위로 지나가는 위치에서, 측방향 반도체층(142)은 핀(122)의 바닥에서 핀(122)으로부터 측방향으로 확장한다. 측방향 반도체 층(142)은 도 13의 핀(60)에 인접하는 측방향 반도체 층(54)과 유사하다. 따라서, 핀(122), 게이트 전극(138), 및 측방향 반도체 층(142)은 트랜지스터(98)와 유사한 트랜지스터(110)를 형성하는데 사용된다. 접촉 영역(134)은, 도 14에 도시된 바와 같이 비트 라인(114)에 접촉하는데 사용된다. 비트 라인(114)은 부분(120) 위의 상호접속 층 내의 금속선으로서 가로지르며, 이것은 도 15에 도시되지 않는다.
트랜지스터(102 및 106)는, 각각 트랜지스터(94 및 96)의 형태를 달성하는 것과 유사하게 구성된다. 핀(124) 아래 영역 내의 핀(122)은 양측면 상에서 측방향 반도체 층(142)을 갖는다. 한편, 핀(130)은 이와 결합하는 측방향 반도체 층(142)을 갖지 않는다. 도 13의 게이트 전극(90)과 유사한 게이트 전극(140)은 핀(130 및 122) 위로 지나간다. 게이트 전극(140)은 핀(124)과 접촉 영역(136) 사이의 위치에서 핀(122) 위로 지나가서, 핀(122)의 양측면 상의 측방향 반도체 층(142) 위로 지나간다. 게이트 전극(140)은 접촉 영역(128)과 접촉 영역(132) 사이의 핀(130) 위로 지나간다. 핀(122) 위로 지나가는 게이트 전극(140)과 핀(122) 의 양측면 상의 측방향 반도체 층(142)은, 도 13 내의 트랜지스터(94)와 같은 트랜지스터 구조로 된다. 측방향 반도체 층을 갖지 않는, 핀(130) 위를 지나가는 게이트 전극(140)은 도 13 내의 트랜지스터(96)와 같은 트랜지스터 구조로 된다. 접촉 영역(136)은 접지 전위에 접촉하는데 사용된다. 접점(132)은 양의 전원, VDD를 접촉하는데 사용된다. 접점(128)은 트랜지스터(104 및 108)의 게이트에 접촉하는데 사용된다. 핀(124)은 트랜지스터(102 및 106)의 드레인들 사이에 접점을 제공한다. 따라서, 부분(120)은 도 14의 트랜지스터(102, 106 및 110)에 대한 회로 접속을 효율적으로 제공한다. 게다가 이러한 배치는, 부분(120)의 대칭 표현을 이용하여 SRAM 배치를 형성하도록 전달될 수 있다.
부분(120)은, 도 13에 도시된 3개의 트랜지스터 형태를 이용하여 부가적인 전류 구동을 달성하는데 부가적인 핀을 사용하도록 하는 것을 막는 것이다. 부분(120)의 일례에서, N 채널 패스 트랜지스터(106 및 108)는, 핀의 한 측면 상의 측방향 반도체 층을 추가함으로써 단일 핀의 한 측면으로부터 전류 구동이 증가된다. 일반적으로, 풀다운 트랜지스터(102 및 104)가 패스 트랜지스터보다 많은 전류 구동을 갖는 것이 바람직한 것으로 고려된다. 패스 트랜지스터가 풀 다운과 비교해서 훨씬 적은 전류 구동을 가질 필요가 있는 경우, 측방향 반도체 층은 제거될 수 있다. 마찬가지로, P 채널 풀업 트랜지스터가 더 많은 전류 구동을 필요로 하는 경우, 측방향 반도체 층은 일측 또는 양측면 상의 P 채널 핀에 추가될 수 있다. 따라서, 도 13의 3개 트랜지스터 형태는, SRAM 셀을 형성하여 그 전류 구동의 필요한 비율을 달성하는 3가지 트랜지스터 형태(풀다운, 풀업, 및 패스)의 전류 구동을 조정하는데 유연성을 준다. 도 13의 3가지 트랜지스터 형태의 유연성은 핀들을 평행하게 배치할 필요를 경감시킬 수 있지만, 전류 구동 요구가 다수의 핀을 필요로 하도록 높은 경우라도, 도 13의 3가지 트랜지스터 형태는 다수의 핀을 필요로 하는 트랜지스터와 함께 사용되어, 이상적인 비율에 가까운 전류 구동 비율을 추가 및/또는 제공하는데 필요한 핀의 수를 감소시킬 수 있다.
설명의 목적으로 본 명세서에서 선택된 실시예에 대한 다양한 다른 변화 및 수정은 당업자에게는 이미 자명할 것이다. 예를 들면, 특정한 이점이 SRAM 셀에 대해서 도시되었지만, 다른 회로 형태도 또한 이점이 될 수 있다. 그러한 수정 및 변화가 본 발명의 취지를 벗어나지 않는 정도로, 이하의 특허청구범위의 적절한 해석에 의해서만 평가되는 본 발명의 그 범위 내에 포함되어야 한다.

Claims (20)

  1. 풀다운 트랜지스터(pull-down transistor), 풀업 트랜지스터(pull-up transistor) 및 패스 게이트 트랜지스터를 갖는 SRAM(static random access memory) 셀을 제조하는 방법으로서,
    수직 능동 영역과, 상기 수직 능동 영역의 양측면 상에서 확장되는 수평 능동 영역을 갖는 풀다운 트랜지스터를 형성하는 단계와,
    수직 능동 영역을 갖되 어떠한 수평 능동 영역도 갖지 않는 풀업 트랜지스터를 형성하는 단계와,
    수직 능동 영역과, 상기 수직 능동 영역의 한쪽 측면 상에서만 확장되는 수평 능동 영역을 갖는 패스 게이트 트랜지스터를 형성하는 단계
    를 포함하는 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 풀업 트랜지스터는 p-채널 트랜지스터인 방법.
  7. 제6항에 있어서,
    상기 풀다운 트랜지스터와 풀업 트랜지스터는 공통 게이트 전극을 공유하는 방법.
  8. 제1항에 있어서, 상기 풀다운 트랜지스터에 대한 제1 측벽 스페이서, 상기 풀업 트랜지스터에 대한 제2 측벽 스페이서, 및 상기 패스 게이트 트랜지스터에 대한 제3 측벽 스페이서를 형성하는 단계를 더 포함하는 방법.
  9. 제8항에 있어서,
    상기 제1 측벽 스페이서를 마스킹(masking)하는 단계와, 상기 제3 측벽 스페이서의 일부를 마스킹하는 단계를 더 포함하는 방법.
  10. 제9항에 있어서,
    상기 제2 측벽 스페이서, 상기 풀업 트랜지스터에 대응하는 수평 능동 영역, 상기 제3 측벽 스페이서의 논 마스크드(non-masked) 부분, 및 상기 패스 게이트 트랜지스터에 대응하는 수평 능동 영역의 일부를 에칭하는 단계를 더 포함하는 방법.
  11. SRAM 비트셀로서,
    수직 능동 영역과, 상기 수직 능동 영역의 양측면 상에서 확장되는 수평 능동 영역을 갖는 풀다운 트랜지스터와,
    수직 능동 영역을 갖되 수평 능동 영역을 갖지 않는 풀업 트랜지스터와,
    수직 능동 영역과, 상기 수직 능동 영역의 한쪽 측면 상에서만 확장되는 수평 능동 영역을 갖는 패스 게이트 트랜지스터
    를 포함하는 SRAM 비트셀.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제11항에 있어서,
    상기 풀다운 트랜지스터와 풀업 트랜지스터는 공통 게이트 전극을 공유하는 SRAM 비트셀.
  17. 제11항에 있어서,
    상기 풀업 트랜지스터는 p-채널 트랜지스터인 SRAM 비트셀.
  18. 삭제
  19. 삭제
  20. 삭제
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