JP2007536740A - 半導体構成のための電気的接続を形成する方法 - Google Patents

半導体構成のための電気的接続を形成する方法 Download PDF

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Abstract

本発明は、半導体構成に関連して電気的接続を形成する方法を含む。その上に導電線路を有し、導電線路に隣接して少なくとも２つの拡散領域を有する半導体基板が設けられる。パターン化されるエッチ・ストップが拡散領域の上に形成される。パターン化されるエッチ・ストップは、開口を貫通して延びる１対の開口を有し、開口は導電線路の軸に実質的に平行に一列に並んでいる。絶縁材料がエッチ・ストップ上に形成される。絶縁材料は、絶縁材料内にトレンチを形成し且つ開口をエッチ・ストップから拡散領域まで延ばすために、エッチングに対して露出される。トレンチの少なくとも一部分は開口の直上にあり、線路の軸に沿って延びる。導電材料が開口内とトレンチ内に形成される。

Description

本発明は、半導体構成のための電気的接続を形成する方法に関係する。特定の態様では、本発明はソース／ドレイン領域に電気的接続を形成する方法及び相補型金属酸化膜半導体構成を形成する方法に関係する。
発明の背景
電気的相互接続は、多数の半導体素子及び組立品に使用される。相互接続は、例えばｐ型金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ又はｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果半導体のソース／ドレイン領域を電気的に接続するのに使用され得る。電気的接続は、相補型金属酸化膜半導体（ＣＭＯＳ）構造においてＰＭＯＳトランジスタ素子をＮＭＯＳトランジスタ素子と連結するのに使用されてもよい。ＣＭＯＳ構造を使用することがある例示的素子は、ＣＭＯＳインバータ及び様々なスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）構成である。
半導体素子処理の継続的目標は、集積規模を上げ、処理を単純化し、コストを低減することである。そのような１つ以上の継続的目標に向けて発展させる電気的相互接続の新しい方法を創造することが望まれる。
本明細書で説明される発明の態様は、電界効果トランジスタに係わるソース／ドレイン領域に電気的相互接続を形成するのに特に有用である。しかし、本発明はそのような応用に関して本明細書では主に説明されるが、当業者によって理解されるように、本発明は他の半導体製造用途に利用され得ることを理解すべきである。
発明の概要
一つの態様においては、本発明は、半導体構成のための電気的接続を形成する方法を含む。半導体基板が設けられる。基板はその上に導電線路を有し、導電線路に隣接して基板内に少なくとも１つの拡散領域を有する。線路は第１軸に沿って延びる。パターン化されるエッチ・ストップが、少なくとも１つの拡散領域上に形成される。パターン化されるエッチ・ストップは、そこを通って拡がる複数の開口を有する。少なくとも幾つかの開口は、第１軸に実質的に平行な軸に沿って延びる列に沿い且つ拡散領域の直上にある。電気的絶縁材料が、パターン化されるエッチ・ストップ上に形成される。電気的絶縁材料は、電気的絶縁材料を貫通してパターン化されるエッチ・ストップまで延びるトレンチを形成するエッチングにさらされ、エッチングは２つ以上の開口を拡散領域まで延ばす。トレンチの少なくとも一部分は開口の直上にある。導電材料が開口内とトレンチ内に形成される。導電材料は拡散領域と電気的に接続している。
一つの態様では、本発明は、複数のソース／ドレイン領域との電気的接続を形成する方法を包む。半導体基板が設けられ、トランジスタ・ゲート線が基板上に設けられる。トランジスタ・ゲート線は１対の対向する側辺を有する。複数のソース／ドレイン拡散領域がトランジスタ・ゲート線の少なくとも１つの側辺に沿って且つ基板内に設けられる。第１電気絶縁材料がソース／ドレイン拡散領域上に形成される。パターン化されるエッチ・ストップが第１電気絶縁材料上に形成される。パターン化されるエッチ・ストップは、そこを貫通して延びる複数の開口を有し、少なくとも幾つかの開口は少なくとも幾つかのソース／ドレイン拡散領域の直上にある。第２電気絶縁材料が、パターン化されるエッチ・ストップ上に形成される。第１電気絶縁性材料及び第２電気絶縁材料は、第２電気絶縁材料からパターン化されるエッチ・ストップまで延びるトレンチを形成するように、また、パターン化されるエッチ・ストップ内の幾つかの開口を第１電気絶縁材料へ延ばすようにエッチングされる。トレンチの少なくとも一部分は開口の直上にある。導電材料が開口内とトレンチ内に形成される。導電材料はソース／ドレイン拡散領域と電気的に接続している。
一つの態様では、本発明は、ＣＭＯＳ構成を形成する方法を包む。半導体基板が設けられる。基板は、ＮＭＯＳ領域及びＰＭＯＳ領域を有する基部と、ＮＭＯＳ領域上の第１導電線路と、ＰＭＯＳ領域上の第２導電線路と、第１導電線路の側辺に沿い且つ基部内にある複数のＮＭＯＳソース／ドレイン拡散領域と、第２導電線路の側辺に沿い且つ基部内にある複数のＰＭＯＳソース／ドレイン拡散領域とを備える。パターン化されるエッチ・ストップがＮＭＯＳソース／ドレイン領域上に及びＰＭＯＳソース／ドレイン領域上に形成される。パターン化されるエッチ・ストップは、そこを貫通して延びる複数の開口を有する。第１組の開口はＮＭＯＳソース／ドレイン拡散領域と１対１に対応し、第２組の開口はＰＭＯＳソース／ドレイン拡散領域と１対１に対応する。電気絶縁材料が、パターン化されるエッチ・ストップ上に形成される。エッチングを使用して、電気絶縁材料を貫通してパターン化されるエッチ・ストップまで延びるトレンチを形成して、また、第１組の開口をＮＭＯＳソース／ドレイン拡散領域の近傍まで、第２組の開口をＰＭＯＳソース／ドレイン拡散領域の近傍まで延ばす。トレンチは、第１組の開口の直上の第１部分と第２組の直上の第２部分とを有する。導電材料が第１組の開口内、第２組の開口内及びトレンチ内に形成される。導電材料はＰＭＯＳ及びＮＭＯＳソース／ドレイン拡散領域と電気的に接続している。
以下、本発明の好ましい実施の形態を添付図面を参照しながら説明する。
好ましい実施の形態の詳細な説明
本発明は、活性領域がトレンチ・エッチングを用いてストラップされ得る（すなわち導電的に相互接続され得る）方法を含む。活性領域は互いに同じ導電線路に沿っても、異なる導電線路に沿ってもよい。共通導電線路に沿った活性領域が互いにストラップされた本発明の一つの態様が図１〜図１５を参照して説明され、異なる導電線路に関連する活性領域が互いにストラップされた幾つかの態様が図１６〜図３０及び図３２を参照して説明される。
まず図１〜図３を参照すると、本発明の例示的な第１態様の準備処理段階における半導体ウェーハ断片１０が図示されている。ウェーハ断片１０は、その上に導電線路１４を有する半導体基部１２を含むように図１に示されている。導電線路１４はＴ字構造１８で終端するように図示されている、水平に延びる直線セグメント１６を有する。直線セグメント１６は軸１９に沿って延びる。軸１９は、以下で述べる他の軸と区別するため、後続の説明の中では第１軸として参照される。
活性領域２０は線路１４の直線セグメント１６の周りに延びる。活性領域２０の境界は線路２１により境界を規定される。本発明の示された態様では、活性領域２０は長方形又はボックス状の形状を有する。活性領域は線路１４に隣接して延び、また、線路１４の下に位置する基部１２内に延びる。
図２及び図３は、それぞれ図１の線２−２及び線３−３に沿った断面図を示す。図２は、線路１４が下部電気絶縁領域２２、中間電気絶縁領域２４及び上部電気絶縁領域２６を含むことを示す。
電気絶縁領域２２は任意の適切な絶縁材料を含むことができ、特定の態様では、二酸化ケイ素、窒化ケイ素又は高ｋ誘電体材料を含み又はそれらから本質的に構成され、或いは二酸化ケイ素、窒化ケイ素又は高ｋ誘電体材料から成る。
導電領域２４は任意の適切な導電材料を含むことができ、特定の態様では、金属（例えば、タングステンなど）、金属化合物（例えば、窒化タングステン及び／又は窒化チタンなど）及び導電性ドープ半導体材料（例えば、導電性にドープされた多結晶シリコン及び／又は導電性にドープされたアモルファス・シリコン）のうちの１つ又は複数を含み、又はそれらの１つ又は複数から本質的に構成され、或いはそれらの１つ又は複数から成る。特定の態様では、導電材料２４は、導電性にドープされた多結晶シリコンから成る下の部分と、タングステン・シリサイド、コバルト・シリサイド、ニッケル・シリサイド、チタン・シリサイド、タンタル・シリサイドなどの導電性シリサイドのうちの１つ又は複数或いはタングステンから成る上の部分とから成ってよい。
上部電気絶縁領域２６は任意の適切な材料を含むことができ、特定の態様では、窒化シリコンと二酸化シリコンのうちの一方又は両方を含み、又はそれらのうちの一方又は両方から本質的に構成され、或いはそれらのうちの一方又は両方から成る。
線路１４は、図示されたように、導電材料に加えて絶縁材料をも含むことができるとしても、導電線路と称される。線路１４は、１対の対向する横方向の側壁１５、１７を有する。スペーサ２８が、対向する側壁に沿って形成される。スペーサ２８は、異方性エッチングされた電気絶縁材料を含むことができる。電気絶縁材料は、例えば、窒化シリコンと二酸化シリコンのうちの一方又は両方を含み又はそれらのうちの一方又は両方から構成され或いはそれらのうちの一方又は両方から成る任意の適切な材料を包含することができる。絶縁スペーサ２８は図を単純化するために図１の概略図には示されていない。
図２は、半導体基部１２中に延びる、導電性にドープされた拡散領域３０、３２を示す。当業者には明らかなように、領域３０、３２はｎ型にドープされた領域又はｐ型にドープされた領域を含むことができる。拡散領域３０、３２は導電線路１４に隣接し、互いに対して導電線路の両側にある。チャネル領域３５は、線路１４の下側に且つソース／ドレイン領域３０、３２の間に延びる。ソース／ドレイン領域及びチャネル領域は、共に活性領域２０によって構成される。導電線路１４は、図２の断面において電界効果トランジスタのゲートを構成すると考えられ、こうしたゲートはチャネルをターンオン／ターンオフするように構成され、したがってソース／ドレイン領域３０、３２を相互接続し又は接続を断つ。
図３は、拡散領域３２が導電線路１４に沿って形成された幾つかの拡散領域うちの１つであることを示す。特に、図３は、基部１２内に延びる複数の分離領域３４を示し、さらに、領域３２に加えて複数の拡散領域４０、４２、４４を示しており、領域４０、４２、３２、４４は分離領域３４によって互いに電気的に分離される。分離領域３４は、例えば浅いトレンチ分離構造を含む任意の適切な構造を含むことができる。分離構造３４が浅いトレンチ分離構造を含む場合、その構造は例えば二酸化ケイ素を含み又は二酸化ケイ素から本質的に構成され或いは二酸化ケイ素から成ることができる。
図１と図３を比較すると分かるように、拡散領域４０、４２、３２、４４は、軸１９に沿って延びる。なお、導電線路１４は、図３の断面の面の後方にあるものとして図３では見えるはずであるが、図面を単純化するためと、図３の断面が線路１４の面とは別の面に沿っていることを強調するために、図３には導電線路１４は図示されていない。
拡散領域４０、４２、３２、４４はそれぞれ、線路１４によって構成されるトランジスタ素子に関連する個別のソース／ドレイン領域と見なされてよく、図２はソース／ドレイン領域３２を含む例示的トランジスタ素子を示している。
拡散領域４０、４２、３２、４４は、基部１２の半導体材料中に適切な導電性向上ドーパントを注入することによって形成することができる。基部１２は、例えば、適宜のドーパント（ｐ型又はｎ型のドーパント）で低濃度にバックグラウンド・ドープされた単結晶シリコンを含む任意の適切な半導体材料を包むことができる。基部１２は、この開示の説明及び特許請求の範囲では半導体基板と称されるが、用語「基板」は基部１２に加えて又は基部１２に代えて他の構造を包むほど十分広義であると理解されるべきである。添付の特許請求の範囲の理解に役立てるために、用語「半導電性基板」及び「半導体基板」は、例えば半導電性ウェーハ（単独又はその上の他の材料を含む組合せで）のようなバルク半導電性材料や半導電性材料層（単独又は他の材料を含む組合せで）を含む半導電性材料を包含するがこれに限定されない任意の構成を意味するものと定義される。用語「基板」は、前述された半導電性基板を含むがこれに限定されない任意の支持構造を指す。
図４〜図６を参照すると、電気絶縁材料５０が基部１２の上に、特に拡散領域３０、３２、４０、４２、４４の上に形成される。絶縁材料５０は任意の適切な材料を含むことができ、特定の態様では、例えば、ホウリンケイ酸塩ガラス（ＢＰＳＧ）及びスピンオン誘電体（ＳＯＤ）であるドープされ又は非ドープの二酸化ケイ素を含む。したがって、特定の態様では、絶縁材料５０はＢＰＳＧ及び／又はＳＯＤを含み、又はＢＰＳＧ及び／又はＳＯＤから本質的に構成され、或いはＢＰＳＧ及び／又はＳＯＤから成る。
パターン化される層５２が絶縁材料５０の上に形成される。パターン化される層５２は、典型的には、絶縁材料５０が選択的にエッチングされる材料を含む。換言すると、材料５２は、特定の条件の下で材料５０よりも低速でエッチングされる材料を含む。本発明の例示的態様では、材料５２は、アルミニウム、シリコン、酸素及び窒素のうちの１つ又は複数を含み、又はそれらのうちの１つ又は複数から本質的に構成され、或いはそれらのうちの１つ又は複数から成る。例えば、材料５２は、酸化アルミニウム、二酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素のうちの１つ又は複数を含み、又はそれらのうちの１つ又は複数から構成され、或いはそれらのうちの１つ又は複数から成る。そのような態様においては、材料５０は、ドープされた酸化物、例えば、材料５２に比べて選択的にエッチング可能であるＢＰＳＧなどから成ることができる。特に、酸化アルミニウム、窒化ケイ素、酸窒化ケイ素及び／又は非ドープの二酸化ケイ素に対して、ドープされたシリコン酸化物を選択的にエッチングするエッチング条件は、当業者に公知である。用語「非ドープの」は、ホウ素及び／又はリン及び／又は他の不純物の少ない二酸化ケイ素を、ドープされたシリコン酸化物（ＢＰＳＧなど）と区別するのに使用される。非ドープの酸化物は、完全に非ドープである（すなわち、測定可能なドーパントを含まない）か、又は、ドープされたシリコン酸化物のエッチング速度の方が非ドープの二酸化ケイ素のエッチング速度より速くなるよう、ドープされたシリコン酸化物よりも少なくドープされるだけである。
層５２はほぼ平坦な上面を有するように図示されている。図示の構造は次のように形成され得る。まず、絶縁材料５０が基部１２上に形成される。次いで、材料５０の上面が（例えば化学機械研磨を用いて）平坦化される。続いて、層５２が、材料５０の平坦化された上面の上に共形となるように形成される。
パターン化される層５２は貫通する開口５４を有するが、こうした開口は線路１４に沿う拡散領域（例えば拡散領域３０、３２、４０、４２、４４）の直上にある。層５２は、任意の適切な方法を使用して図示のパターンに形成され得る。例示的方法はフォトリソグラフィ処理である。具体的には、パターン化されてない層５２が層５０の上に形成され、次いで、図示されたパターンの開口が、開口の位置を規定するよう層５２上にフォトリソグラフィによってフォトレジストマスクを形成し、層５２の適切なエッチングを用いて所望の位置に開口をエッチングし、次いでフォトレジストマスクを除去することによって層５２内に形成される。
開口５４は、水平に延びる線路１４の直線セグメント１６の両側に沿って形成されるように図示されている。特に、４つの開口が線路の両側に示されている。線路の一方の側辺に沿う４つの開口は、線路１４の直線セグメント１６の軸１９に実質的に平行な軸に沿って延びる列に沿っている。用語「実質的に平行な」は、参照される２つの軸が特定のプロセスの処理及び測定の許容誤差内で互いに平行であることを指すのに使用され、これは、それらの軸が互いに厳密に平行である態様を含むが、これに限定されない。複数の４つの開口は線路の両側に形成されるように示されているが、理解されるように、各組の開口は単一の長い開口（すなわちスロット又はトレンチ）に置き換え可能である。したがって、線路の両側の４つの開口の２つの組は、線路の両側にある１対の細長いスロットに置き換えら得る。本発明のそのような態様が図３３に示されており、細長いスロットには符号５５が付けられている。
図４は、窓５４を除いて断片１０の頂面全体を覆う材料５２を示す。導電線路１４及び活性領域２０は、そのような構造が層５２の下に埋め込まれていることを示す図４に仮想図で示されている。
次に図７〜図９を参照すると、絶縁材料６０が、パターン化される層５２及び絶縁材料５０の上に形成される。材料を互いに区別するために、絶縁材料５０は第１電気絶縁材料と呼ばれ、絶縁材料６０は第２電気絶縁材料と呼ばれる。第１絶縁材料５０及び第２電気絶縁材料６０は、互いに異なる組成を含み又は互いに同じ組成を含むことができる。特定の態様では、絶縁材料５０、６０はドープされた二酸化ケイ素を含む。態様によっては、絶縁材料５０、６０は例えばＢＰＳＧなどの同じドープされた二酸化ケイ素から本質的に構成され、又は同じドープされた二酸化ケイ素から成る。
図１０〜図１２を参照すると、エッチングが使用され、絶縁材料６０にトレンチ６２、６４が形成される。エッチングは開口５４を基部１２の上面まで、したがって拡散領域３０、３２、４０、４２、４４まで延ばす。図示されたトレンチ６２、６４は開口５４の直上の部分を有し、そのような部分は導電線路１４の軸１９実質的に平行である軸に沿って延びる。トレンチは、軸１９に実質的に平行ではない別の方向に延びる別の部分（図１０には図示せず）を有し得る。ともかく、本発明の典型的な態様では、トレンチの少なくとも幾つかの部分は直線状であり、導電線路１４の軸１９に実質的に平行な軸に沿って延びる。トレンチ６２、６４がそって延びる軸は、導電線路１４が沿って延びる第１軸と区別するために、それぞれ第２軸及び第３軸と称される。
トレンチ６２、６４の周辺が開口５４の周りに完全に拡がっているように図示されているが、本発明は、開口５４がトレンチ６２、６４の周辺によって囲まれない他の態様を包含することも理解されたい。
トレンチ６２、６４を形成するのに使用されるエッチングは、材料５２に比較して材料６０に対して選択的である。言い換えると、エッチングは材料５２を除去するよりも速く材料６０を除去する。態様によっては、材料６０の大きな部分が除去されても材料５２が実質的にエッチングによって除去されないよう、エッチングは材料５２に比べて材料６０に対してずっと選択的であってよい。
材料６０、５０が互いに同じ組成である用途では、開口５４に材料５０を貫通して延在させるために使用されたものと同じエッチング条件が、トレンチ６２、６４を形成するために使用され得る。材料６０と材料５０が互いに異なる場合、トレンチ６２、６４を形成し、その後に開口５４を延長させるのに使用されるエッチングは、トレンチ（６２、６４）の形成と開口（５４）の材料５０への延長との間にエッチング条件の変更を含むことがある。
材料５２は、本発明の態様によっては、絶縁材料６０を貫通するエッチングが実質的に層５２で停止することを示すために、「エッチ・ストップ」と呼ぶことができる。言い換えると、用語「エッチ・ストップ」は、絶縁材料６０のエッチングが材料５２に比べて材料６０に対して選択的であることを示す。用語「エッチ・ストップ」は、材料６０に対するエッチングが材料５２で完全に停止する用途（すなわち、材料６０に対するエッチングが材料５２に比べて１００％選択的である用途）を含むが、これに限定されない。したがって、用語「エッチ・ストップ」は、材料５２のエッチング速度が材料６０のエッチング速度よりも十分遅い用途を含む、材料５２に比べて材料６０の除去が材料６０に選択的である任意の用途を包含するが、これに限定されないと理解されるべきである。
開口５４は基部１２の上面まで延びるように図示されているが、別の態様では、開口は基部１２の上面の方に延びるが、完全には上面まで延びないことも理解されるべきである。その代わり、開口は、基部１２の拡散領域３０、３２、４０、４２、４４まで完全に延びることなく、当該拡散領域の近傍まで延びてもよい。開口が拡散領域まで完全に延びていること又は単に拡散領域の近傍まで延びていることを示すために、開口は拡散領域に「少なくとも近傍まで」延ばされていると言ってもよい。本発明の態様によっては、導電構造（例えば導電ペデスタル。図１〜図１２には図示されていない）が拡散領域上にある。したがって、開口内に形成された適切な材料によって導電構造に電気的接続が形成され得るように、開口５４は導電構造まで延び、又は導電構造に十分に少なくとも近傍まで延びる。
絶縁材料６０は図１２には示されていないが、図１２の断面図の面の後側に見えるはずである。材料６０が図示されていないのは、図面を単純化するため、及び、図１２の断面図の面に沿っては存在しないことを強調するためである。
次に図１３〜図１５を参照すると、導電材料７０がトレンチ６２、６４内及び開口５４内に形成される。導電材料７０は拡散領域３０、３２、４０、４２、４４に電気的に接続される。導電材料７０は、例えば、金属、金属化合物、及び／又は導電性にドープされたシリコンなどの導電性にドープされた半導体材料を含む任意の適切な材料を包むことができる。特定の態様では、導電材料７０は薄い金属窒化物層（例えば、窒化チタン又は窒化タングステン）及び厚いタングステン層を含む。薄い金属窒化物層はトレンチ６２、６４内及び開口５４内で厚い層を接着するのに使用される。
本発明の図示された態様においては、トレンチ６２内の導電材料は、トレンチ６４内の材料から電気的に分離され、導電材料７０は絶縁材料６０と共通の平らな上面７４を含む。図示された構成は、例えば、トレンチ内及び開口内と絶縁材料６０の上面の上に導電材料７０を堆積させ、その後に、材料６０の最上層の残留表面から導電材料を除去して平らな上面７４を形成するように、導電材料７０を単独で又は材料６０と組合せて平坦化することによって形成され得る。平坦化は例えば化学機械研磨を用いて達成され得る。
図１〜図１５の本発明の態様においては、複数の個別の拡散領域が導電線路１４の両側に沿って形成される。個別の拡散領域は、個別のトランジスタ・デバイスに関連するソース／ドレイン拡散領域に対応することができる。したがって、導電線路１４は、例えばメモリ・アレイに関連するワード線のようなトランジスタ・ゲート線に対応することができる。トランジスタ・ゲート線は軸１９によって規定される列に沿って連続的に延びる一連のトランジスタ・ゲートを含むことができる。図３、図６、図９、図１２及び図１５に示された別個の拡散領域は、図２、図５、図８、図１１及び図１４に示されるように、導電線路１４の反対側にミラーリングされる。トレンチ６２を第１トレンチと見なし、トレンチ６４を、導電線路１４を横切ってトレンチ６２を鏡映する第２トレンチと見なすことができる。トレンチ６２と該トレンチの直下の開口５４に関して生じる前述された処理は、トレンチ６４とその直下の開口５４に関して同時に生じることができる。本発明の態様によっては、トレンチ６２の下の開口５４を、導電線路１４の第１の側辺に沿う列の第１組の開口と見なし、トレンチ６４の下の開口５４を、線路１４の第１の側辺と対向する関係にある線路１４の第２の側辺に沿う列の第２組の開口と見なすことができる。
図１〜図１５の処理では、開口は複数の拡散領域と１対１対応で形成されるように示されているが、本発明は２つ以上の開口が単一の拡散領域に関連する別の態様を含むことを理解すべきである。例えば、本発明の態様によっては、拡散領域４０、４２、３２、４４が線路１４の一側辺に沿って延びる単一の連続的な拡散領域に合体するよう、図示された分離領域３４は削除され得る。別の同様の拡散領域を線路１４の対向する側辺に沿って形成することができる。線路の側辺に沿って延びる開口５４の図示された列のそれぞれを、単一の拡散領域に対する複数の接点を形成するように、単一の連続的な拡散領域の上に形成することができる。
図１６〜図３０は、本発明の第２の態様を示している。図１６及び図１７は、第２の態様の準備処理段階にある半導体ウェーハ断片１００を示す。ウェーハ断片１００は基部１０２を有する基板を備える。適切な半導体材料基部は、例えば、バックグラウンドｐ型ドーパントで低濃度にドープされた単結晶シリコンである。
基部１０２は、その中に規定されたＮＭＯＳ領域１０４とＰＭＯＳ領域１０６を有する。ＮＭＯＳ領域１０４はバックグラウンドｐ型ドーパント（図１７にｐ−で示す）を含み、ＰＭＯＳ領域１０６はバックグラウンドｎ型ドーパント（図１７にｎ−で示す）を含む。ｎ−領域は、典型的には、半導体材料基部にｎウェルとして形成される。
更に、断片１００は、ＮＭＯＳ領域上の第１導電線路１０８、ＰＭＯＳ領域上の第２導電線路１１０、及び第１導電線路と第２導電線路との間の第３導電線路１１２を備える。第１導電線路及び第２導電線路はワード線に対応するので、一連のトランジスタ・ゲートを構成することができる。ゲートは、互いに線路の両側のソース／ドレイン領域を相互接続する。
活性領域１１４は線路１０８の一部分を囲むボックスとして概略的に図示され、別の活性領域１１６は線路１１０の一部分を囲むボックスとして概略的に図示されている。活性領域１１４は複数のＮＭＯＳソース／ドレイン拡散領域を含み、活性領域１１６は複数のＰＭＯＳソース／ドレイン拡散領域を含む。ＮＭＯＳソース／ドレイン領域は、個々のＮＭＯＳソース／ドレインの間の分割を表す破線１３５によって概略的に図示され、ＰＭＯＳソース／ドレイン領域は、個々のＰＭＯＳソース／ドレインの間の分割を表す破線１３７によって概略的に図示されている。
導電線路１０８は１対の対向する側辺１０７、１０９を含む。ＮＭＯＳソース／ドレイン拡散領域は、線路１０８の側辺１０７に沿う第１列の拡散領域と、線路１０８の側辺１０９に沿う第２列の拡散領域とを備える。第１列の拡散領域及び第２列の拡散領域は、図１〜図１５を参照して前述された個々のソース／ドレイン領域の相互接続と同様に、線路１０８によって構成されるトランジスタ・ゲートを介して互いに接続される。
導電線路１１０は１対の対向する側辺１１１、１１３を含む。第１列のＰＭＯＳソース／ドレイン拡散領域は側辺１１１に沿って形成され、第２列のＰＭＯＳソース／ドレイン拡散領域は側辺１１３に沿って形成される。側辺１１１に沿う第１列の拡散領域は、図１〜図１５を参照して前述された相互接続と同様に、線路１１０によって構成されるトランジスタ・ゲートを介して側辺１１３に沿う第２列の拡散領域に接続される。
図１６及び図１７に図示された断片内には、線路１１２に関連するソース／ドレイン領域がないが、線路１１２は別の回路（図示せず）へ延びる導電性相互接続である。
図１７は、図１６の断面１７−１７に沿う例示的ソース／ドレイン拡散領域を示す。具体的には、ＮＭＯＳソース／ドレイン拡散領域１３２、１３４が線路１０８の対向する側辺に沿って図示され、ＰＭＯＳソース／ドレイン拡散領域１３６、１３８が線路１１０の対向する側辺に沿って図示されている。ＮＭＯＳソース／ドレイン領域は適切なｎ型導電性増強ドーパントを含み、ＰＭＯＳソース／ドレイン領域は適切なｐ型導電性増強ドーパントを含む。
線路１０８、１１０、１１２は、図２の線路１４について前述したと同様の構成を含むように図示されている。したがって線路１０８、１１０、１１２は下部絶縁材料１２０と上部絶縁材料１２４を備える。さらに、線路は上部絶縁材料と下部絶縁材料の間に導電材料を備え、線路１０８の導電材料には符号１２２が付され、線路１１０の導電材料には符号１２８が付され、線路１１２の導電材料には符号１３０が付されている。絶縁材料１２０、１２４は、それぞれ図２の絶縁材料２２、２６に対して前述したのと同じ材料を含むことができる。導電材料１２２、１２８、１３０は、それぞれ図２の導電材料２４に対して前述したのと同じ導電材料を含むことができ、又は互いに同じ導電材料を含むことができ、或いは互いに異なる材料を含むことができる。
図１７は、線路１０８、１１０、１１２の側壁に隣接する側壁スペーサ１２６を示す。側壁スペーサは、図２のスペ―サ２８と同様の材料を含むことができる。スペーサ１２６は、図面を単純化するために図１６には示されていない。
絶縁領域１４０は基部１０２内に拡がる。領域１４０は浅いトレンチ分離領域に対応することができ、したがって二酸化シリコンを含み、又は二酸化ケイ素から本質的に構成され、或いは二酸化ケイ素から成る。図１７の中間分離領域１４０は、線路１１０に関連する活性領域（図１６の活性領域１１６）から線路１０８に関連する活性領域（図１６の活性領域１１４）を電気的に分離する。分離領域１４０は図面を単純化するために図１６の上面図には示されていない。
以後の説明のために、線路１０８は第１導電線路と、線路１１０は第２導電線路と呼ばれる。線路１０８の側辺１０７、１０９は、それぞれ線路１０８の第１測辺及び第２側辺と呼ばれ、側辺１１１、１１３は、それぞれ側辺１１０の第１測辺及び第２側辺と呼ばれる。第１側辺１０７に沿って形成されるＮＭＯＳソース／ドレイン領域（例えば、図１７の領域１３４）は第１ＮＭＯＳソース／ドレイン領域と呼ばれ、第２側辺１０９に沿って形成されるＮＭＯＳソース／ドレイン領域（例えば、図１７の領域１３２）は第２ＮＭＯＳソース／ドレイン領域と呼ばれる。線路１１０の第１側辺１１１に沿って形成されるＰＭＯＳソース／ドレイン拡散領域（例えば、図１７の拡散領域１３６）は第１ＰＭＯＳソース／ドレイン拡散領域と呼ばれ、線路１１０の第２側辺１１３に沿って形成されるＰＭＯＳソース／ドレイン拡散領域（例えば、図１７の拡散領域１３８）は第２ＰＭＯＳソース／ドレイン拡散領域と呼ばれる。
次に図１８及び図１９を参照すると、絶縁材料１５０が基部１００上に形成される。絶縁材料１５０は、図５の絶縁材料５０に対して前に説明されたのと同じ組成を含むことができる。絶縁材料１５０は、線路１０８、１１０、１１２の絶縁材料１２４の上面とほぼ同一面になるように平坦化された上面を含むように図示されている。これは、線路１０８、１１０、１１２の最上面全体にわたって（すなわち絶縁材料１２４の上に）拡がるように絶縁材料１５０を形成し、その後に線路１０８、１１０、１１２の上から絶縁材料を除去するように絶縁材料１５０を平坦化することによって達成され得る。そのような平坦化は例えば化学機械研磨によって達成され得る。
活性領域１１４、１１６は、絶縁材料１５０の下側にあることを強調するために図１８に破線で示されている。個々のソース／ドレイン領域を区別するよう図１６で用いられている線１３５及び１３７は、図面を単純化するために図１８では示されていない。
次に、図２０及び図２１を参照すると、パターン化される層１５２が絶縁材料１５０の上に形成される。パターン化される材料１５２は、図５の材料５２に対して前に説明されたのと同じ組成を含むことができる。したがって、パターン化される材料１５２は、酸素と窒素のうちの一方又は両方とシリコンとを含み、又は酸素と窒素のうちの一方又は両方とシリコンとから本質的に構成され、或いは酸素と窒素のうちの一方又は両方とシリコンとから成る。パターンは、図５の材料５２にパターンを形成するのに前に説明されたように、例えば、フォトリソグラフィ処理と適切なエッチングを用いて材料１５２内に形成可能である。一連の開口１５４が材料１５２を貫通して延び、開口１５５が材料１５２を貫通して延びる。開口１５４は、線路１０８の第１側辺１０７に沿うＮＭＯＳソース／ドレイン領域の直上に、及び線路１１０の第１測辺１１１及び第２側辺１１３に沿うＰＭＯＳソース／ドレイン領域の直上にある。開口１５５は線路１１２上にある。代替の処理では、線路１１２上の開口は、ソース／ドレイン領域上の開口とは異なる処理段階で形成され得る。
特定の態様では、開口１５４は、導電線路１０８の第１側辺に沿うＮＭＯＳソース／ドレイン拡散領域と１対１に対応する第１組と、導電線路１１２の第１側辺に沿うＰＭＯＳソース／ドレイン領域と１対１に対応する第２組と、線路１１２の第２側辺に沿うＰＭＯＳソース／ドレイン領域と１対１に対応する第３組とを含むと考えることができる。
層１５２内の開口１５４の図示されたパターンは、線路１０８の第２側辺１０９に沿うＮＭＯＳ拡散領域の上には開口を含まない。
複数の開口１５４が一連のＮＭＯＳ拡散領域上に形成されるよう図示されているが、単一の開口がソース／ドレイン領域の全体にわたって形成されてもよいことを理解すべきである。そのような開口は、線路１０８の側辺１０７に沿う活性領域の長さに延びるトレンチの形を取る。同様にして、線路１１２の側辺１１１、１１３に沿って延びる複数の開口１５４は、線路１１２の側辺１１１に沿って延びるトレンチ様の開口と、線路１１２の側辺１１３に沿って延びる別のトレンチ様の開口に置換できる。パターン化される層１５２は、図５の層５２に対して前述したと同様の理由でエッチ・ストップと呼ばれる。
開口１５５は、層１２４を貫通して線路１１２の導電材料１３０まで延びるように図示されている。該開口は材料１２４の適切なエッチングで達成可能であり、幾つかの態様では、材料１２４のエッチングには、パターン化される層１５２に使用されたものと同じエッチングを使用する。
図２２及び図２３を参照すると、電気絶縁材料層１６０が、パターン化される層１５２の上と、パターン化される層１５２を貫通して延びる開口１５４、１５５内とに形成される。絶縁材料１６０は、図７〜図９の絶縁材料６０に対して前に説明したと同じ組成を含むことができる。したがって絶縁材料１６０は絶縁材料１５０と同じ組成を含むことができ、特定の態様では、両方の絶縁材料はドープ酸化物を含み、又はドープ酸化物から本質的に構成され、或いはドープ酸化物から成る。絶縁材料１５０、１６０は、互いに区別するために、それぞれ第１絶縁材料及び第２絶縁材料と呼ばれる。
次に図２４及び図２５を参照すると、１対のトレンチ１７０、１７２が第２絶縁材料１６０内に形成される。トレンチ１７０、１７２は、それぞれ第１トレンチ及び第２トレンチと呼ばれる。なお、図面を単純化するために、図２５は断面の面に沿う材料のみを示すように描かれており、断面の面から外れた材料は示されていない。
トレンチ１７０、１７２を形成するのに用いられるエッチングは、材料１５２に比べて材料１６０に対して選択的であり、したがって層１５２上で実質的に停止する。その後のエッチング又は同じエッチングの継続においては、開口１５４を貫通して露出された絶縁材料１５０の領域は、開口を基部１０２まで延ばすように除去される。開口１５４を延ばすために使用されるエッチングは、材料１５２に比べて材料１５０に対して選択的であることが好ましい。材料１５０を貫通して基部１０２まで延びる開口１５４は、ＮＭＯＳ活性領域１１４（拡散領域１３４など）及びＰＭＯＳ活性領域１１６（拡散領域１３６及び１３８など）内の導電性にドープされた拡散領域まで延びる。開口は、（図示されたように）完全に拡散領域まで延びることができ、又は、例えば、導電材料が拡散領域上にある、図３２を参照して以下で説明するような応用においては、拡散領域の近傍まで延びることができる。
第１トレンチ１７０の一部分は、線路１０８の第１側辺１０７に沿うＮＭＯＳ拡散領域の直上に（及び、該ＮＭＯＳ拡散領域の直上の開口１５４の直上に）ある。また、第１トレンチの一部分は、線路１１０の側辺１１１に沿うＰＭＯＳ拡散領域の直上に（及び、該ＰＭＯＳ拡散領域の直上の開口１５４の直上に）ある。さらに、第１トレンチは、線路１１２の導電材料１３０まで延びる開口１５４の直上に一部分を有する。
第２トレンチ１７２は、線路１１０の側辺１１３に沿うＰＭＯＳ拡散領域の直上に（及び、該ＰＭＯＳ拡散領域の直上の開口１５４の直上に）一部分を有する。
２つのトレンチだけが形成されるように図示されているが、本発明は、３つ以上のトレンチが同時に形成される別の態様も包含することを理解すべきである。
図２６及び図２７を参照すると、導電材料１８０が、絶縁材料１６０の上、開口１５４内及びトレンチ１７０、１７２内に形成される。導電材料１８０は任意の適切な組成又は組成の組合せを含むことができる。例えば、導電材料１８０は高融点金属を含むことができ、特定の態様では薄い金属窒化物層（例えば、窒化タンタル、窒化タングステン）及び厚いタングステン層を含み得る。別の例として、材料１８０は銅の層を含み、又は銅から本質的に構成され、或いは銅から成る。銅含有層は、活性領域を銅汚染から保護する１つ又は複数の銅拡散障壁層と共に使用され得る。線路１０８、１１０、１１２は、材料１８０の下にあることを表すよう、図２６では活性領域１１４、１１６と共に仮想的に図示されている。
次に図２８及び図２９を参照すると、材料１８０は平坦化され、材料全体にわたって平らな上面１８１を形成するとともに、絶縁材料１６０の上から材料１８０が除去される。適切な平坦化は例えば化学機械研磨を使用して達成可能である。特定の態様では、平坦化は、図２９の処理段階での材料１６０の上部の高さ水準が図２７の処理段階の水準の下になるように、材料１６０の一部が除去される。
材料１６０の上面の上からの材料１８０の除去により、トレンチ１７０内の材料１８０はトレンチ１７２内の材料１８０から電気的に分離される。トレンチ１７０内の材料１８０は、線路１０８の第１側辺１０７に沿うＮＭＯＳソース／ドレイン領域を、線路１１０の第１側辺１１１に沿うＰＭＯＳソース／ドレイン領域に電気的に接続する。さらに、導電材料１８０は、ＮＭＯＳソース／ドレイン領域とＰＭＯＳソース／ドレイン領域を線路１１２の導電材料１３０に接続する（すなわち、フィールド上のゲート又はトランジスタ・ゲート接続を形成する）。
次に図３０を参照すると、電気絶縁キャップ１９０が材料１８０の平らな上面１８１と絶縁材料１６０の上に形成される。キャップ１９０は、例えば窒化ケイ素を含む任意の適切な電気絶縁材料を包むことができる。
図３０の構成は、例えば、ＣＭＯＳインバータ及びスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを含む多数のＣＭＯＳ構成に組み込まれ得、及び／又は、シフトレジスタや算術演算ユニットなどの繰り返される論理セルに組み込まれ得る。また、図３０の構成は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）及びＳＲＡＭが共通の回路に集積される用途に組み込まれ得る。例えば、その構成は、システム・オン・チップ（ＳＯＣ）集積回路、デジタル信号プロセッサ（ＤＳＰ）、マイクロプロセッサ及び埋め込み型特定用途向け集積回路（ＡＳＩＣ）チップに組み込むことができる。
図３１は、従来技術の６トランジスタＳＲＡＭセル７１０の回路図を示す。セルは、双安定フリップフロップを形成するように交差結合された第１インバータ７１２及び第２インバータ７１４を備える。インバータ７１２、７１４は、ｎチャネル・ドライバ・トランジスタ７１６、７１７とｐチャネル負荷トランジスタ７１８、７１９によって形成される。ドライバ・トランジスタ７１６、７１７のソース領域は、符号ＶＳＳで示されていて典型的には「アース」と称される低い参照電圧又は低い電源電圧に接続される。負荷トランジスタ７１８、７１９は、対応するドライバ・トランジスタ７１６、７１７のドレインと符号ＶＣＣで示される高い参照電圧又は高い電源電圧との間に直列に接続される。負荷トランジスタ７１８、７１９のゲートは、対応するドライバ・トランジスタ７１６、７１７のゲートに接続される。
インバータ７１２は、デバイス・トランジスタ７１６のドレインによって形成されるインバータ出力７２０を有し、同様に、インバータ７１４は、ドライバ・トランジスタ７１７のドレインによって形成されるインバータ出力７２２を有する。インバータ７１２は、ドライバ・トランジスタ７１６のゲートによって形成されるインバータ入力７２４を有し、インバータ７１４は、デバイス・トランジスタ７１７のゲートによって形成されるインバータ入力７２６を有する。インバータ７１２、７１４の入力と出力は、１対の相補的２状態出力を有するフリップフロップを形成するように交差結合される。具体的には、インバータ出力７２０はインバータ入力７２６に交差結合し、インバータ出力７２２はインバータ入力７２４に交差結合する。この構成では、インバータ出力７２０、７２２がフリップフロップの相補的２状態出力を形成する。
説明したようなメモリ・フリップフロップが、典型的には、集積されたアレイのスタティック・メモリ要素の一つのメモリ要素を形成する。アクセス・トランジスタ７３０、７３２など複数のアクセス・トランジスタが、アレイ内の個々のメモリ要素を選択的にアドレス指定してアクセスするのに使用される。アクセス・トランジスタ７３０は、交差結合インバータ出力７２０に接続された一つの活性端子を有する。アクセス・トランジスタ７３２は、交差結合インバータ出力７２２に接続された一つの活性端子を有する。図示された１対の相補的なコラム線７３４、７３６などの複数の相補的なコラム線対が、それぞれアクセス・トランジスタ７３０、７３２の残りの活性端子に接続される。行線７３８がアクセス・トランジスタ７３０、７３２のゲートに接続される。
スタティック・メモリ・セル７１０の読み出しは、インバータ出力７２０、７２２をコラム線７３４、７３６に接続するよう行線７３８を活性化することを伴う。スタティック・メモリ・セル７１０の書き込みは、まず選択的にコラム線７３４、７３６上に相補的論理電圧を置き、次いでこれらの論理電圧をインバータ出力７２０、７２２に接続するよう行線７３８を活性化することを伴う。これにより、出力電圧は選択された論理電圧になり、電力がメモリ・セルに供給されている限り、又はメモリ・セルが書き換えられるまで、その論理電圧が維持される。図３０の構造は、図３１に示された種類のＳＲＡＭセルに組み込み可能である。
次に図３２を参照すると、図２９の態様に対する代替的本発明の態様が、半導体ウェーハ断片２００に関して図示されている。ウェーハ断片２００の幾つかの構成要素は図２９に示されたものと同じであり、そのような構成要素は、図２９に関して用いられた符号と同じ符号で表示される。図３２の断片２００と図２９の断片１００の相違は、線路１１２の導電材料１３０まで延びる開口がないことである。代わりに、パターン化される材料１５２が、図２０及び図２１に関連して説明されたものと同じ処理段階で導電材料１３０まで延びる開口がないように線路１１２全体を覆って形成される。導電材料１８０と線路１１２の材料１３０との電気的接続が望まれる場合は、そのような接続は追加の処理段階で形成される。
図３２の構造２００と図２９の構造１００との間のもう１つの相違は、構造２００がＮＭＯＳソース／ドレイン領域及びＰＭＯＳソース／ドレイン領域の上に導電ペデスタル２０２を有することである。導電ペデスタルは、例えばエピタキシャル成長シリコン及び／又は金属及び／又は金属シリサイド化合物を含む任意の適切な材料を包むことができる。絶縁材料１５０（図１９）の形成より前にペデスタル２０２を設けることができるので、開口を材料１５０を貫通して材料１５０の下に位置する拡散領域まで延ばす段階（図２５に関して前述したのと類似の処理などの）は、導電材料１８０がペデスタル２０２に電気的接続されるように形成されるよう、ペデスタル２０２の上面まで、又は少なくともペデスタルの上面近傍まで開口を延ばすように実行される。材料１８０とペデスタル２０２との電気的接続は、ペデスタル２０２がその下に位置する拡散領域に電気的に接続される点で、ペデスタル２０２の下に位置する拡散領域との電気的接続でもある。
本明細書で説明された発明は、活性領域を互いに接続（つまりストラップ）することが望ましい多数の用途に対して使用され得る。本発明は、ＰＭＯＳ領域をＮＭＯＳ領域にストラップするため、ＰＭＯＳ領域を互いに接続するため、及び／又は、ＮＭＯＳ領域を互いに相互接続するために使用され得る。本発明の様々な態様は、トレンチの下側の開口を通して所望の領域までエッチングすることと共に、トレンチ・エッチングを使用する。本発明の方法を使用して形成された素子は低寄生抵抗に対して適切に分岐され、本発明の方法は、別の方法よりも少ないマスク段階で相互接続を形成するよう使用され得る。特定の態様では、本発明は、他の方法よりも低いシート抵抗材料を使用してトランジスタのソース／ドレイン領域のストラッピングを可能にする。相互接続導電材料の高さは、トレンチの深さとエッチバック量の調整とによって調整可能である。本発明の方法は、通常では使用されることになる追加的なマスク段階なしに様々な相互接続を設けるよう使用され得る。さらに、本発明の方法は、メモリ領域（ＳＲＡＭを含む領域など）及びメモリ領域の周辺の領域で一層薄い導電材料を使用することを可能にし、また、メモリ・アレイ及びメモリ・アレイの周辺領域内の交差結合容量を低減するために低ｋ誘電体材料を使用することを可能にする。
本発明の方法は、タイトなピッチの金属ビット線が使用される用途を含む多数の用途に使用され得る。本発明の方法は、例えばＤＲＡＭアレイ、ＳＲＡＭアレイ、フラッシュ・メモリ・アレイ、不揮発メモリ・アレイ及び相変化メモリ・アレイを含む多数の記憶装置及び／又は論理素子を例えば形成するのに使用され得る。
本発明の例示的な態様の準備処理段階にある半導体ウェーハ断片の概略上面図である。 本発明の例示的な態様の準備処理段階にある半導体ウェーハ断片の図１の線２−２に沿う概略断面図であり、図３の線２−２に沿う断面図を示す。 本発明の例示的な態様の準備処理段階にある半導体ウェーハ断片の図１の線３−３に沿った概略断面図である。 図１〜図３の処理に引き続く処理段階で示される図１の断片の図である。 図１〜図３の処理に引き続く処理段階で示される図２の断片の図であって、図４の線５−５に沿う断面図且つ図６の線５−５に沿う断面図を示す。 図１〜図３の処理に引き続く処理段階で示される図３の断片の図であって、図４の線６−６に沿う断面図且つ図５の線６−６に沿う断面図を示す。 図４〜図６の処理に引き続く処理段階で示される図１の断片の上面図である。 図４〜図６の処理に引き続く処理段階で示される図２の断片の図であって、図７の線８−８に沿う断面図且つ図９の線８−８に沿う断面図を示す。 図４〜図６の処理に引き続く処理段階で示される図２の断片の図であって、図７の線９−９に沿う断面図且つ図８の線９−９に沿う断面図を示す。 図７〜図９の処理に引き続く処理段階で示される図１の断片の上面図である。 図７〜図９の処理に引き続く処理段階で示される図２の断片の図であって、図１０の線１１−１１に沿う断面図且つ図１２の線１１−１１に沿う断面図を示す。 図７〜図９の処理に引き続く処理段階で示される図２の断片の図であって、図１０の線１２−１２に沿う断面図且つ図１１の線１２−１２に沿う断面図を示す。 図１０〜図１２の処理に引き続く処理段階で示される図１の断片の上面図である。 図１０〜図１２の処理に引き続く処理段階で示される図２の断片の図であって、図１３の線１４−１４に沿う断面図且つ図１５の線１４−１４に沿う断面図を示す。 図１０〜図１２の処理に引き続く処理段階で示される図３の断片の図であって、図１３の線１５−１５に沿う断面図且つ図１４の線１５−１５に沿う断面図を示す。 本発明の第２態様による準備処理段階にある半導体ウェーハ断片の断片的な上面図である。 本発明の第２態様による準備処理段階にある半導体ウェーハ断片の図であって、図１６の線１７−１７に沿う断片的な断面図である。 図１６〜図１７の処理に引き続く処理段階で示される図１６の断片の上面図である。 図１６〜図１７の処理に引き続く処理段階で示される図１７の断片の図であって、図１８の線１９−１９に沿う断面図である。 図１８〜図１９の処理に引き続く処理段階で示される図１６の断片の上面図である。 図１８〜図１９の処理に引き続く処理段階で示される図１７の断片の図であって、図２０の線２１−２１に沿う断面図である。 図２０〜図２１の処理に引き続く処理段階で示される図１６の断片の上面図である。 図２０〜図２１の処理に引き続く処理段階で示される図１７の断片の図であって、図２２の線２３−２３に沿う断面図である。 図２２〜図２３の処理に引き続く処理段階で示される図１６の断片の上面図である。 図２２〜図２３の処理に引き続く処理段階で示される図１７の断片の図であって、図２４の線２５−２５に沿う断面図である。 図２４〜図２５の処理に引き続く処理段階で示される図１６の断片の上面図である。 図２４〜図２５の処理に引き続く処理段階で示される図１７の断片の図であって、図２６の線２７−２７に沿う断面図である。 図２６〜図２７の処理に引き続く処理段階で示される図１６の断片の上面図である。 図２６〜図２７の処理に引き続く処理段階で示される図１７の断片の図であって、図２８の線２９−２９に沿う断面図である。 図２９の処理に引き続く処理段階で示される図１７のウェーハ断片の断面図である。 従来技術のＳＲＡＭセルの概略構成図である。 図２０〜図３０を参照して説明した態様に対する本発明の代替の態様に係る、図１９の処理に引き続く処理段階で示される図１６のウェーハ断片の断面図である。 図４の態様に対する本発明の代替の態様に係る、図４の処理段階に類似の処理段階にある半導体のウェーハ断片の上面図である。

Claims (83)

  1. 半導体構成のための電気的接続を形成する方法であって、
    半導体基板を設けるステップであって、前記半導体基板の上に導電線路を有し、前記半導体基板の中に且つ前記導電線路に隣接して１つ又は複数の拡散領域を有し、前記導電線路が第１軸に沿って延びるステップと、
    １つ又は複数の前記拡散領域の上にパターン化される層を形成するステップであって、前記パターン化される層が、その中に延びる複数の開口を有し、少なくとも幾つかの前記開口が第１軸に実質的に平行な第２軸に沿って延びる列に沿って少なくとも１つの前記拡散領域の直上にあるステップと、
    前記パターン化される層の上に電気絶縁材料を形成するステップと、
    前記電気絶縁材料を貫通して前記パターン化される層まで延びるトレンチを形成し、少なくとも１つの前記拡散領域に向かって前記列に沿って少なくとも幾つかの前記開口を延ばすエッチングに前記電気絶縁材料をさらすステップであって、前記エッチングが、前記パターン化される層に比べて前記電気絶縁材料を除去するのに選択的であり、前記トレンチの少なくとも一部分が前記開口の直上にあり且つ前記第２軸に沿って延びるステップと、
    前記開口内及びトレンチ内に導電材料を形成するステップであって、前記導電材料が前記拡散領域の少なくとも１つと電気的に接続しているステップと、
    を含む方法。
  2. 前記拡散領域の少なくとも１つと前記導電材料をＤＲＡＭアレイに組み込むステップを更に含む、請求項１に記載の方法。
  3. 前記拡散領域の少なくとも１つと前記導電材料をＳＲＡＭアレイに組み込むステップを更に含む、請求項１に記載の方法。
  4. 前記拡散領域の少なくとも１つと前記導電材料をフラッシュ・メモリ・アレイに組み込むステップを更に含む、請求項１に記載の方法。
  5. 前記拡散領域の少なくとも１つと前記導電材料を不揮発性メモリ・アレイに組み込むステップを更に含む、請求項１に記載の方法。
  6. 前記拡散領域の少なくとも１つと前記導電材料を相変化メモリ・アレイに組み込むステップを更に含む、請求項１に記載の方法。
  7. 前記開口が２つ以上の前記拡散領域まで延びる、請求項１に記載の方法。
  8. 前記拡散領域の少なくとも１つの上にあり且つ前記拡散領域の少なくとも１つと電気的に接続された少なくとも１つの導電構造を含み、前記開口が少なくとも１つの前記導電構造まで延びる、請求項１に記載の方法。
  9. 前記電気絶縁材料が第２電気絶縁材料であり、
    前記１つ又は複数の拡散領域の上に第１電気絶縁材料を形成するステップと、
    前記第１電気絶縁材料の上に前記パターン化される層を形成するステップと
    を備え、
    前記エッチングが、前記トレンチを形成するために前記第２電気絶縁材料を貫通して行われ、且つ、前記開口を延ばすために前記第１電気絶縁材料へ行われる、請求項１に記載の方法。
  10. 前記第１電気絶縁材料が或る組成から成り、前記第２電気絶縁材料が前記組成から成る、請求項９に記載の方法。
  11. 前記組成が、ドープされた二酸化ケイ素である、請求項１０に記載の方法。
  12. 前記１つ又は複数の拡散領域が２つ以上の拡散領域である、請求項１に記載の方法。
  13. 前記パターン化される層が、酸素及び窒素のうちの一方又は両方とシリコンとを含む、請求項１に記載の方法。
  14. 前記パターン化される層が、酸素及び窒素のうちの一方又は両方とシリコンとから本質的に構成される、請求項１に記載の方法。
  15. 前記パターン化される層が、酸素及び窒素のうちの一方又は両方とシリコンとから成る、請求項１に記載の方法。
  16. 前記電気絶縁材料が、ドープされた酸化ケイ素から成る、請求項１５に記載の方法。
  17. 前記パターン化される層が二酸化ケイ素を含む、請求項１に記載の方法。
  18. 前記パターン化される層が窒化ケイ素を含む、請求項１に記載の方法。
  19. 前記パターン化される層が酸窒化ケイ素を含む、請求項１に記載の方法。
  20. 前記導電線路が１対の対向する側辺を有し、前記対向する側辺が第１側辺及び第２側辺であり、前記１つ又は複数の拡散領域が前記第１側辺に沿っており、前記パターン化される層を貫通して延びる前記開口の列が第１列であり、前記トレンチが第１トレンチであり、さらに、
    前記導電線路の前記第２側辺に沿った前記基板内に、少なくとも１つの第２拡散領域を形成するステップと、
    前記パターン化される層を、前記第１軸に実質的に平行な第３軸に沿って延びる第２列に沿って前記パターン化される層を貫通して延び、且つ、前記少なくとも１つの第２拡散領域の直上にある少なくとも幾つかの前記開口を有するように形成するステップであって、前記少なくとも１つの第２拡散領域の直上にある前記開口が第２開口であるステップと、
    前記電気絶縁材料を前記エッチングにさらすことが、前記第２電気絶縁材料を貫通して前記パターン化される層まで延び且つ前記第２開口を前記少なくとも１つの第２拡散領域の方へ延ばす第２トレンチを形成するステップであって、前記第２トレンチの少なくとも一部分が前記第２開口の直上にあり且つ前記第３軸に沿って延びるステップと、
    前記第２開口内及び前記第２トレンチ内に前記導電材料を形成するステップと、
    を含む、請求項１に記載の方法。
  21. 前記第１トレンチ内の前記導電材料が、前記第２トレンチ内の前記導電材料から電気的に分離されている、請求項２０に記載の方法。
  22. 前記少なくとも１つの第１拡散領域が単一の第１拡散領域であり、前記少なくとも１つの第２拡散領域が単一の第２拡散領域である、請求項２０に記載の方法。
  23. 前記単一の第１拡散領域が、前記導電線路によって構成されるトランジスタ・ゲートを介して前記単一の第２拡散領域に接続される、請求項２２に記載の方法。
  24. 前記少なくとも１つの第１拡散領域が複数の第１拡散領域であり、前記少なくとも１つの第２拡散領域が複数の第２拡散領域である、請求項２０に記載の方法。
  25. 前記第１拡散領域が、前記導電線路によって構成される複数のトランジスタ・ゲートを介して前記第２拡散領域に接続される、請求項２４に記載の方法。
  26. 複数のソース／ドレイン領域に電気的接続を形成する方法であって、
    半導体基部を設けるステップと、
    前記基部の上に、１対の対向する側辺を有するワード線を設けるステップと、
    前記基部内に且つ前記ワード線の前記側辺の１つに沿って、複数のソース／ドレイン拡散領域を設けるステップと、
    前記ソース／ドレイン拡散領域の上に第１電気絶縁材料を形成するステップと、
    パターン化されるエッチ・ストップを前記第１電気絶縁材料の上に形成するステップであって、前記パターン化されるエッチ・ストップが、そこを貫通して延びる少なくとも１つの開口を有し、前記少なくとも１つの開口が、２つ以上の前記ソース／ドレイン拡散領域の直上にあるステップと、
    前記パターン化されるエッチ・ストップの上に第２電気絶縁材料を形成するステップと、
    前記第２電気絶縁材料を貫通して前記パターン化されるエッチ・ストップまで延びるトレンチを形成して、前記パターン化されるエッチ・ストップ内の前記少なくとも１つの開口を前記第１電気絶縁材料へ延ばすために前記第１絶縁材料及び前記第２電気絶縁材料をエッチングするステップであって、前記トレンチの少なくとも一部分が前記開口の直上にあるステップと、
    前記少なくとも１つの開口内及び前記トレンチ内に導電材料を形成するステップであって、前記導電材料が前記２つ以上のソース／ドレイン拡散領域と電気的に接続しているステップと、
    を含む方法。
  27. 前記少なくとも１つの開口が、前記少なくとも２つのソース／ドレイン拡散領域の直上に単一の開口を備える、請求項２６に記載の方法。
  28. 前記パターン化されるエッチ・ストップが、酸素及び窒素のうちの一方又は両方とシリコンとを含む、請求項２６に記載の方法。
  29. 前記パターン化されるエッチ・ストップが、酸素及び窒素のうちの一方又は両方とシリコンとから本質的に構成される、請求項２６に記載の方法。
  30. 前記パターン化されるエッチ・ストップが、酸素及び窒素のうちの一方又は両方とシリコンとから成る請求項２６に記載の方法。
  31. 前記パターン化されるエッチ・ストップが二酸化ケイ素を含む、請求項２６に記載の方法。
  32. 前記パターン化されるエッチ・ストップが窒化ケイ素を含む、請求項２６に記載の方法。
  33. 前記パターン化されるエッチ・ストップが酸窒化ケイ素を含む、請求項２６に記載の方法。
  34. 前記第１電気絶縁材料が或る組成から成り、前記第２電気絶縁材料が前記組成から成る、請求項２６に記載の方法。
  35. 前記組成がドープされた酸化ケイ素であり、前記パターン化されるエッチ・ストップが酸素及び窒素のうちの一方又は両方とシリコンから成る、請求項３４に記載の方法。
  36. 複数のソース／ドレイン領域に電気的接続を形成する方法であって、
    半導体基板を設けるステップと、
    前記基部の上に、１対の対向する側辺を有するワード線を設けるステップと、
    前記基部内且つ前記ワード線の前記対向する側辺の１つに沿って、複数のソース／ドレイン拡散領域を設けるステップと、
    前記ソース／ドレイン拡散領域の上に第１電気絶縁材料を形成するステップと、
    パターン化されるエッチ・ストップを前記第１電気絶縁材料の上に形成するステップであって、前記パターン化されるエッチ・ストップが、そこを貫通して延びる複数の開口を有し、少なくとも幾つかの前記開口が、前記ソース／ドレイン拡散領域の内の少なくとも幾つかの直上にあるステップと、
    前記パターン化されるエッチ・ストップの上に第２電気絶縁材料を形成するステップと、
    前記第２電気絶縁材料を貫通して前記パターン化されるエッチ・ストップまで延びるトレンチを形成して、前記パターン化されるエッチ・ストップ内の前記開口の少なくとも幾つかを前記第１電気絶縁材料へ延ばすために前記第１絶縁材料及び前記第２電気絶縁材料をエッチングするステップであって、前記トレンチの少なくとも一部分が前記開口の直上にあるステップと、
    前記開口内及び前記トレンチ内に導電材料を形成するステップであって、前記導電材料が前記ソース／ドレイン拡散領域と電気的に接続しているステップと、
    を含む方法。
  37. 前記開口が前記ソース／ドレイン拡散領域まで延びる、請求項３６に記載の方法。
  38. 前記ソース／ドレイン拡散領域が、その上にある導電ペデスタルに電気的に接続され、前記開口が前記導電ペデスタルまで延場される、請求項３６に記載の方法。
  39. 前記パターン化されるエッチ・ストップが、酸素及び窒素のうちの一方又は両方とシリコンとを含む、請求項３６に記載の方法。
  40. 前記パターン化されるエッチ・ストップが、酸素及び窒素のうちの一方又は両方とシリコンとから本質的に構成される、請求項３６に記載の方法。
  41. 前記パターン化されるエッチ・ストップが、酸素及び窒素のうちの一方又は両方とシリコンとから成る請求項３６に記載の方法。
  42. 前記パターン化されるエッチ・ストップが二酸化ケイ素を含む、請求項３６に記載の方法。
  43. 前記パターン化されるエッチ・ストップが窒化ケイ素を含む、請求項３６に記載の方法。
  44. 前記パターン化されるエッチ・ストップが酸窒化ケイ素を含む、請求項３６に記載の方法。
  45. 前記第１電気絶縁材料が或る組成から成り、前記第２電気絶縁材料が前記組成から成る、請求項３６に記載の方法。
  46. 前記組成が、ドープされた酸化ケイ素であり、前記パターン化されるエッチ・ストップが酸素及び窒素のうちの一方又は両方とシリコンから成る、請求項４５に記載の方法。
  47. 前記ワード線の前記対向する側辺が第１側辺及び第２側辺であり、前記対向する側辺の１つが前記第１側辺であり、
    前記複数のソース／ドレイン拡散領域が第１ソース／ドレイン拡散領域であり、前記トレンチが第１トレンチであり、
    前記ワード線の前記第２側辺に沿う前記基板内に複数の第２ソース／ドレイン拡散領域を形成するステップと、
    前記第２ソース／ドレイン拡散領域の上に前記第１電気絶縁材料を形成するステップと、
    前記第２ソース／ドレイン領域の少なくとも幾つかの直上に、そこを貫通して延びる前記開口の幾つかを有する前記パターン化されるエッチ・ストップを形成するステップであって、前記第２ソース／ドレイン拡散領域の直上にある前記開口が第２開口であるステップと、
    前記第２電気絶縁材料を貫通して前記パターン化されるエッチ・ストップまで延びる第２トレンチを形成して、前記パターン化されるエッチ・ストップ内の前記第２開口を前記第１電気絶縁材料内へ延ばすために前記第１絶縁材料及び前記第２電気絶縁材料をエッチングするステップであって、前記第２トレンチの少なくとも一部分が前記第２開口の直上にあるステップと、
    前記導電材料を前記第２開口内及び前記第２トレンチ内に且つ前記第２ソース／ドレイン拡散領域と電気的に接続して形成するステップと、
    を更に含む請求項３６に記載の方法。
  48. 前記第１トレンチ内の前記導電材料が、前記第２トレンチ内の前記導電材料から電気的に分離されている、請求項４７に記載の方法。
  49. 前記第２開口が前記第２ソース／ドレイン拡散領域まで延びる、請求項４７に記載の方法。
  50. 前記ソース／ドレイン拡散領域が、その上にある導電ペデスタルに電気的に接続され、前記第２開口が前記導電ペデスタルまで延ばされる、請求項４７に記載の方法。
  51. ＣＭＯＳ構成を形成する方法であって、
    半導体基板を設けるステップであって、該半導体基板が、ＮＭＯＳ領域及びＰＭＯＳ領域を有する半導体基部と、前記ＮＭＯＳ領域の上の第１導電線路と前記ＰＭＯＳ領域の上の第２導電線路と、前記基部内且つ前記第１導電線路の側辺に沿う複数のＮＭＯＳソース／ドレイン拡散領域と、前記基部内且つ前記第２導電線路の側辺に沿う複数のＰＭＯＳソース／ドレイン拡散領域とを含むステップと、
    パターン化されるエッチ・ストップを前記ＮＭＯＳソース／ドレイン拡散領域及び前記ＰＭＯＳソース／ドレイン拡散領域の上に形成するステップであって、前記パターン化されるエッチ・ストップが、そこを貫通して延びる複数の開口を有し、第１組の前記開口がＮＭＯＳソース／ドレイン拡散領域と１対１に対応し、第２組の前記開口がＰＭＯＳソース／ドレイン拡散領域と１対１に対応するステップと、
    前記パターン化されるエッチ・ストップの上に電気絶縁材料を形成するステップと、
    前記電気絶縁材料を貫通し前記パターン化されるエッチ・ストップまで延びるトレンチを形成して、前記第１組の開口及び前記第２組の開口を前記ＮＭＯＳソース／ドレイン拡散領域及び前記ＰＭＯＳソース／ドレイン拡散領域のそれぞれ少なくとも近傍まで延ばすためにエッチングを使用するステップであって、前記トレンチが前記第１組の開口の直上に第１部分を有し、前記第２組の開口の直上に第２部分を有するステップと、
    前記第１の開口及び前記第２組の開口内且つ前記トレンチ内に導電材料を形成するステップであって、前記導電材料が前記ＰＭＯＳソース／ドレイン拡散領域及び前記ＮＭＯＳソース／ドレイン拡散領域と電気的に接続しているステップと、
    を含む方法。
  52. 前記エッチングが、前記第１組の開口及び前記第２組の開口を前記ＮＭＯＳソース／ドレイン拡散領域及び前記ＰＭＯＳソース／ドレイン拡散領域まで延ばさせる、請求項５１に記載の方法。
  53. 導電ピラーが、前記ＮＭＯＳソース／ドレイン拡散領域及び前記ＰＭＯＳソース／ドレイン拡散領域の上で前記ＮＭＯＳソース／ドレイン拡散領域及び前記ＰＭＯＳソース／ドレイン拡散領域と電気的に接続しており、前記エッチングが前記開口を導電ピラーまで延ばす、請求項５１に記載の方法。
  54. 前記パターン化されるエッチ・ストップが、酸素及び窒素のうちの一方又は両方とシリコンとを含む、請求項５１に記載の方法。
  55. 前記パターン化されるエッチ・ストップが、酸素及び窒素のうちの一方又は両方とシリコンとから本質的に構成される、請求項５１に記載の方法。
  56. 前記パターン化されるエッチ・ストップが、酸素及び窒素のうちの一方又は両方とシリコンとから成る、請求項５１に記載の方法。
  57. 前記パターン化されるエッチ・ストップが二酸化ケイ素を含む、請求項５１に記載の方法。
  58. 前記パターン化されるエッチ・ストップが窒化ケイ素を含む、請求項５１に記載の方法。
  59. 前記パターン化されるエッチ・ストップが酸窒化ケイ素を含む、請求項５１に記載の方法。
  60. 前記第１導電線路が１対の対向する側辺を有し、前記第２導電線路が１対の対向する測辺を有しており、
    前記ＮＭＯＳソース／ドレイン拡散領域が、前記第１導電線路の前記対向する測辺の両側に沿っており、前記ＰＭＯＳソース／ドレイン拡散領域が、前記第２導電線路の前記対向する測辺の両側に沿っており、
    前記第１導電線路の前記対向する測辺の１つに沿う前記ＮＭＯＳソース／ドレイン拡散領域が第１ＮＭＯＳソース／ドレイン拡散領域であり、前記第１導電線路の前記対向する測辺の別の１つに沿う前記ＮＭＯＳソース／ドレイン拡散領域が第２ＮＭＯＳソース／ドレイン拡散領域であり、
    前記第２導電線路の前記対向する測辺の１つに沿う前記ＰＭＯＳソース／ドレイン拡散領域が第１ＰＭＯＳソース／ドレイン拡散領域であり、前記第２導電線路の前記対向する測辺の別の１つに沿う前記ＰＭＯＳソース／ドレイン拡散領域が第２ＰＭＯＳソース／ドレイン拡散領域であり、
    前記第１組の開口が、前記第１ＮＭＯＳソース／ドレイン拡散領域と１対１に対応し、前記第２組の開口が、前記第１ＰＭＯＳソース／ドレイン拡散領域と１対１に対応しており、
    前記トレンチが第１トレンチであり、
    前記第２ＰＭＯＳソース／ドレイン拡散領域と１対１に対応する第３組の開口を有し、任意の前記第２ＮＭＯＳソース／ドレイン拡散領域の直上に任意の開口を持たないように前記パターン化されるエッチ・ストップを形成するステップと、
    前記第２電気絶縁材料を貫通して前記パターン化されるエッチ・ストップまで延びる第２トレンチを形成して、前記第３組の開口を前記第２ＰＭＯＳソース／ドレイン拡散領域に少なくとも近接するまで延ばす前記エッチングを前記電気絶縁材料に行うステップであって、前記第２トレンチの少なくとも一部分が前記第３組の開口の直上にあるステップと、
    前記第３組の開口内及び前記第２トレンチ内に前記導電材料を形成するステップであって、前記導電材料が前記第２ＰＭＯＳソース／ドレイン拡散領域と電気的に接続しているステップと、
    を更に含む請求項５１に記載の方法。
  61. 前記第２トレンチ内の前記導電材料を前記第１トレンチ内の前記導電材料から電気的に分離するステップを更に含む、請求項６０に記載の方法。
  62. 前記基板が、前記基部内の且つ前記ＮＭＯＳ領域と前記ＰＭＯＳ領域との間の分離領域と、前記第１導電線路と前記第２導電線路との間且つ前記分離領域の上の第３導電線路とを備え、
    前記第３導電線路上に前記パターン化されるエッチ・ストップを形成するステップと、前記第３導電線路の直上に相互接続開口を含むよう前記パターン化されるエッチ・ストップを形成するステップと、
    前記相互接続開口の直上に前記第１トレンチの一部分を形成して、前記相互接続開口を下に向けて前記第３導電線路の少なくとも近傍まで延ばすために前記エッチングを使用するステップと、
    前記導電材料を前記相互接続開口内に且つ前記第３導電線路と電気的に接続して形成するステップと、
    を更に含む、請求項６０に記載の方法。
  63. 前記第１乃至第３導電線路、前記第１及び第２ＮＭＯＳ及びＰＭＯＳソース／ドレイン拡散領域及び導電材料をＳＲＡＭ素子に組み込むステップを更に含む、請求項６２に記載の方法。
  64. 前記基板が、前記基部内の且つ前記ＮＭＯＳ領域と前記ＰＭＯＳ領域との間の分離領域と、前記第１導電線路と前記第２導電線路との間且つ前記分離領域の上の第３導電線路とを備え、
    前記第３導電線路の上に前記パターン化されるエッチ・ストップを形成するステップと、
    前記第３導電線路の直上に任意の開口を含まないように前記パターン化されるエッチ・ストップを形成するステップと、
    を更に含む、請求項６０に記載の方法。
  65. ＣＭＯＳ構成を形成する方法であって、
    その中に画定されるＮＭＯＳ領域とＰＭＯＳ領域とを有する半導体基板を設けるステップと、
    前記ＮＭＯＳ領域の上に第１導電線路を設けるステップであって、前記第１導電線路が、前記第１導電線路の第１側辺及び第２側辺である１対の対向する測辺を有するステップと、
    前記ＰＭＯＳ領域の上に第２導電線路を設けるステップであって、前記第２導電線路が、前記第２導電線路の第１側辺及び第２側辺である１対の対向する測辺を有するステップと、
    前記基板内に且つ前記第１導電線路の前記第１測辺及び前記第２側辺に沿って複数のＮＭＯＳソース／ドレイン拡散領域を設けるステップであって、前記第１側辺に沿う前記ＮＭＯＳソース／ドレイン拡散領域が第１ＮＭＯＳソース／ドレイン拡散領域であり、前記第２側辺に沿う前記ＮＭＯＳソース／ドレイン拡散領域が第２ＮＭＯＳソース／ドレイン拡散領域であるステップと、
    前記基板内に且つ前記第２導電線路の前記第１測辺及び前記第２測辺に沿って複数のＰＭＯＳソース／ドレイン拡散領域を設けるステップであって、前記第２導電線路の前記第１測辺に沿う前記ＰＭＯＳソース／ドレイン拡散領域が第１ＰＭＯＳソース／ドレイン拡散領域であり、前記第２導電線路の前記第２測辺に沿う前記ＰＭＯＳソース／ドレイン拡散領域が第２ＰＭＯＳソース／ドレイン拡散領域であるステップと、
    前記第１及び第２ＮＭＯＳソース／ドレイン拡散領域の上並びに前記第１及び第２ＰＭＯＳソース／ドレイン拡散領域の上に第１電気絶縁材料を形成するステップと、
    前記第１電気絶縁材料の上にパターン化されるエッチ・ストップを形成するステップであって、前記パターン化されるエッチ・ストップが、そこを貫通して延びる複数の開口を有し、少なくとも前記開口の幾つかが、前記第１ＮＭＯＳソース／ドレイン拡散領域、前記第１ＰＭＯＳソース／ドレイン拡散領域及び前記第２ＰＭＯＳソース／ドレイン拡散領域の直上にあるステップと、
    前記パターン化されるエッチ・ストップの上に第２電気絶縁材料を形成するステップと、
    前記第２電気絶縁材料を貫通して前記パターン化されるエッチ・ストップまで延びる少なくとも２つのトレンチを形成して、前記パターン化されるエッチ・ストップ内の前記開口の少なくとも幾つかを前記第１ＮＭＯＳソース／ドレイン拡散領域の少なくとも近傍まで且つ前記第１及び第２ＰＭＯＳソース／ドレイン拡散領域の少なくとも近傍まで延ばすために前記第１絶縁材料及び前記第２電気絶縁材料をエッチングするステップであって、前記少なくとも２つのトレンチの内の第１トレンチが、前記第１ＮＭＯＳソース／ドレイン拡散領域の直上及び前記第１ＰＭＯＳソース／ドレイン拡散領域の直上に一部分を有し、前記少なくとも２つのトレンチのうちの第２トレンチが、前記第２ＰＭＯＳソース／ドレイン拡散領域の直上に一部分を有するステップと、
    前記開口内及び前記少なくとも２つのトレンチ内に導電材料を形成するステップであって、前記第１トレンチ内の前記導電材料が、前記第１ＮＭＯＳソース／ドレイン拡散領域及び前記第１ＰＭＯＳソース／ドレイン拡散領域と電気的に接触し、前記第２トレンチ内の前記導電材料が、前記第２ＰＭＯＳソース／ドレイン拡散領域と電気的に接触し、前記第１トレンチ内の前記導電材料が、前記第２トレンチ内の前記導電材料から電気的に分離されているステップと、
    を含む方法。
  66. 前記エッチ・ストップが、前記第２ＮＭＯＳソース／ドレイン拡散領域の直上にあり且つ該エッチ・ストップを貫通して延びる開口を持たない、請求項６５に記載の方法。
  67. 前記エッチングが、前記開口の少なくとも幾つかを前記第１ＮＭＯＳソース／ドレイン拡散領域並びに前記第１及び第２ＰＭＯＳソース／ドレイン拡散領域まで延ばす、請求項６５に記載の方法。
  68. 導電ピラーが、前記第１ＮＭＯＳソース／ドレイン拡散領域並びに前記第１及び第２ＰＭＯＳソース／ドレイン拡散領域の上にあり、且つ、前記第１ＮＭＯＳソース／ドレイン拡散領域並びに前記第１及び第２ＰＭＯＳソース／ドレイン拡散領域と電気的に接続しており、前記エッチングが、前記開口の少なくとも幾つかを前記導電ピラーまで延ばす、請求項６５に記載の方法。
  69. 前記パターン化されるエッチ・ストップが、酸素及び窒素のうちの一方又は両方とシリコンとを含む、請求項６５に記載の方法。
  70. 前記パターン化されるエッチ・ストップが、酸素及び窒素のうちの一方又は両方とシリコンとから本質的に構成される、請求項６５に記載の方法。
  71. 前記パターン化されるエッチ・ストップが、酸素及び窒素のうちの一方又は両方とシリコンとから成る、請求項６５に記載の方法。
  72. 前記パターン化されるエッチ・ストップが二酸化ケイ素を含む、請求項６５に記載の方法。
  73. 前記パターン化されるエッチ・ストップが窒化ケイ素を含む、請求項６５に記載の方法。
  74. 前記パターン化されるエッチ・ストップが酸窒化ケイ素を含む、請求項６５に記載の方法。
  75. 前記第１及び第２トレンチ内の前記導電材料が、前記第２電気絶縁材料の最上面を越えて延び、
    前記第２トレンチ内の前記導電材料を電気的に前記第１トレンチ内の前記導電材料から分離するステップが、前記第２電気絶縁材料の最上面を越える前記導電材料を取り除くために前記導電材料を研磨するステップを含む、請求項６５に記載の方法。
  76. 前記基板が、前記基部内の且つ前記ＮＭＯＳ領域と前記ＰＭＯＳ領域との間の分離領域と、前記第１導電線路と前記第２導電線路との間の且つ前記分離領域の上の第３導電線路とを備え、
    前記第３導電線路の上に前記パターン化されるエッチ・ストップを形成するステップと、
    前記第３導電線路の直上に任意の開口を含まないように前記パターン化されるエッチ・ストップを形成するステップと、
    を更に含む、請求項６５に記載の方法。
  77. 前記基板が、前記基部内の且つ前記ＮＭＯＳ領域と前記ＰＭＯＳ領域との間の分離領域と、前記第１導電線路と前記第２導電線路との間の且つ前記分離領域の上の第３導電線路とを備え、
    前記第３導電線路上に前記パターン化されるエッチ・ストップを形成するステップと、前記第３導電線路の直上に相互接続開口を含むように前記第３導電線路上に前記パターン化されるエッチ・ストップを形成するステップと、
    前記相互接続開口の直上に前記第１トレンチの一部分を形成して、前記相互接続開口を下に向けて前記第３導電線路の少なくとも近傍まで延ばすために前記エッチングを使用するステップと、
    前記導電材料を前記相互接続開口内に且つ前記第３導電線路と電気的に接続して形成するステップと、
    を更に含む、請求項６５に記載の方法。
  78. 前記第１、第２及び第３導電線路、前記第１及び第２ＮＭＯＳ及びＰＭＯＳソース／ドレイン拡散領域、並びに導電材料をＳＲＡＭ素子に組み込むステップを含む、請求項７７に記載の方法。
  79. ＤＲＡＭ回路を更に含む集積回路に前記ＳＲＡＭ素子を組み込むステップを含む、請求項７８の方法。
  80. 前記ＳＲＡＭ素子をシステム・オン・チップに組み込むステップを含む、請求項７８に記載の方法。
  81. 前記ＳＲＡＭ素子をデジタル信号プロセッサに組み込むステップを含む、請求項７８に記載の方法。
  82. 前記ＳＲＡＭ素子を埋め込み型ＡＳＩＣに組み込むステップを含む、請求項７８に記載の方法。
  83. 前記ＳＲＡＭ素子をマイクロプロセッサに組み込むステップを含む、請求項７８に記載の方法。
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