WO2015132924A1 - 半導体装置 - Google Patents

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protective layer
conductive layer
opening
layer
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肇 秋山
岡田　章
欽也 山下
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三菱電機株式会社
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    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device improved in evaluating the electrical characteristics.
  • the installation surface of the object is brought into contact with the surface of the chuck stage by vacuum suction or the like.
  • the contact probe is brought into contact in order to electrically input / output to a surface different from the mounting surface of the object to be measured.
  • the number of pins of the contact probe is increased in accordance with the conventional demand for applying a large current or a high voltage.
  • the partial discharge phenomenon refers to a phenomenon in which a partial discharge occurs, for example, between a contact probe and an object to be measured or between a contact probe.
  • the partial discharge generated in the above evaluation is missed, and the object under test (defective product) that originally generated the partial discharge is judged to be a good product in the above evaluation, it will be transferred to the later process. It is very difficult to extract an object to be measured in which partial discharge has occurred as a defective product. Therefore, it is important to suppress the partial discharge when evaluating the electrical characteristics of the object to be measured, in order not to shift the object to be measured in which the partial discharge has occurred to the subsequent process.
  • the present invention has been made to solve such a problem, and is a semiconductor device capable of suppressing the occurrence of partial discharge at the time of evaluation of electrical characteristics and performing failure analysis from above the object to be measured. Intended to provide.
  • a semiconductor device has at least one or more electrodes, and at least one or more openings provided so as to expose a part of the electrodes, and an opening An insulating protective layer formed to cover the other electrodes, and a conductive layer formed to cover the protective layer and the opening and to be directly connected to the electrode at the opening.
  • an insulation formed to cover at least one or more electrodes and at least one or more openings provided so as to expose a part of the electrodes and covering the electrodes other than the openings.
  • FIG. 1 is a plan view showing an example of a configuration of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 1 is a plan view showing an example of a configuration of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 1 is a plan view showing an example of a configuration of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing a cross section AA of FIG. 4; It is a top view which shows an example of a structure of the semiconductor device by Embodiment 2 of this invention.
  • FIG. 1 is a plan view showing an example of a configuration of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 1 is a plan view showing an example of a configuration of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing a cross section AA of FIG. 4; It is a top view which shows an example of a
  • FIG. 7 is a cross-sectional view showing a cross section BB of FIG. 6;
  • FIG. 18 is a cross sectional view showing an example of a configuration of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 18 is a cross sectional view showing an example of a configuration of a semiconductor device according to a fourth embodiment of the present invention.
  • Embodiment 1 First, the configuration of a semiconductor evaluation apparatus for evaluating the electrical characteristics of a semiconductor device will be described.
  • FIG. 1 is a diagram showing an example of the configuration of a semiconductor evaluation device 2 according to a first embodiment of the present invention.
  • the semiconductor device 1 is described as having a vertical structure in which a large current flows in the Z direction in the drawing, that is, the out-of-plane direction.
  • the semiconductor device 1 is not limited to the vertical structure, and may be a horizontal structure that performs input and output on one side.
  • the semiconductor evaluation device 2 includes a probe base 3, a chuck stage 4, and an evaluation / control unit 5.
  • the probe base 3 and the evaluation / control unit 5 are electrically connected via the connection unit 9 and the signal line 10.
  • the chuck stage 4 and the evaluation / control unit 5 are electrically connected via the connection unit 11 and the signal line 12.
  • the probe base 3 includes an insulating base 6, a contact probe 7, and a connection portion 9.
  • the contact probe 7 is fixed to the insulating substrate 6 and a plurality of contact probes 7 are provided on the assumption that a large current is applied.
  • connection portion 9 is provided to connect the insulating base 6 and the signal line 10.
  • Each contact probe 7 and the connection portion 9 are connected, for example, by a metal plate (not shown) provided on the insulating substrate 6.
  • a through hole 13 is provided in the insulating substrate 6 to perform failure analysis from the upper side of the object during electrical evaluation by infrared spectroscopy or the like, and is used for failure analysis above the through hole 13
  • a camera 14 is installed.
  • the present invention is not limited to the camera 14 and may be anything as long as failure analysis can be performed.
  • the probe base 3 is movable in an arbitrary direction by a movable arm 8.
  • the chuck stage 4 is a pedestal for contacting and fixing the semiconductor device 1 on the surface thereof.
  • a method of fixing the semiconductor device 1 for example, it may be fixed by vacuum suction or may be fixed by electrostatic suction or the like.
  • the evaluation / control unit 5 evaluates the electrical characteristics of the semiconductor device 1. Also, at the time of evaluation, the current or voltage applied to the semiconductor device 1 is controlled.
  • connection portion 9 provided on the insulating substrate 6 and the connection portion 11 provided on the side surface of the chuck stage 4 is substantially the same regardless of which of the contact probes 7. It is provided in such a position.
  • the chuck stage 4 may be moved.
  • an electrode formed on the surface of the semiconductor device 1 contacts the plurality of contact probes 7. Further, the electrode formed on the back surface of the semiconductor device 1 comes in contact with the front surface of the chuck stage 4. In such a state, the electrical characteristics of the semiconductor device 1 are evaluated by applying a current or a voltage to the semiconductor device 1 through the contact probe 7 and the chuck stage 4.
  • FIG. 2 is a plan view showing an example of the configuration of the semiconductor device 1.
  • the semiconductor device 1 is described as one vertical IGBT (Insulated Gate Bipolar Transistor). However, the semiconductor device 1 may be another semiconductor element such as MOSFET (Metal Oxide Semiconductor Field Effect Transistor). It may be.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the semiconductor device 1 has an element region 15 (inside region of broken line in the figure) and a termination region 16 (outside region of broken line in the figure).
  • a desired semiconductor element here, an IGBT is formed.
  • Emitter electrodes 17 and 18 and a gate electrode 19 are formed on the surface of the element region 15 as an electrode pad.
  • the positions and the number of the electrodes are not limited to those shown in FIG.
  • a collector electrode (corresponding to a collector electrode 29 shown in FIG. 5 described later) is formed.
  • the termination region 16 is provided at the outer peripheral portion of the element region 15 in order to maintain the withstand voltage.
  • FIG. 3 is a plan view showing an example of the configuration of the semiconductor device 1 after the protective layers 20, 22 and 24 are formed on the semiconductor device 1 of FIG.
  • the emitter electrode 17 has an opening 21 provided so as to expose a part of the emitter electrode 17, and insulating properties so as to cover the emitter electrode 17 other than the opening 21.
  • the protective layer 20 is formed.
  • An opening 23 is provided on the emitter electrode 18 so as to expose a part of the emitter electrode 18, and an insulating protective layer 22 is formed to cover the emitter electrode 18 other than the opening 23. ing.
  • An opening 25 is provided on the gate electrode 19 so that a part of the gate electrode 19 is exposed, and an insulating protective layer 24 is formed to cover the gate electrode 19 other than the opening 25. ing.
  • each of protective layers 20, 22 and 24 is formed to cover each of emitter electrodes 17 and 18 and gate electrode 19, it may be formed to cover the entire surface of semiconductor device 1. In this case, each of the protective layers 20, 22, 24 is integrally formed.
  • the protective layers 20, 22, 24 are made of a material that is thermally and chemically stable and has excellent insulation performance at the time of the evaluation of the electrical characteristics. Specific examples thereof include, but are not limited to, photoresists and insulating sheet materials (eg, polyimide, Kapton (registered trademark), polyhenylsesquiosaline, polyvinylsilsesquiosaline), etc. .
  • photoresists and insulating sheet materials eg, polyimide, Kapton (registered trademark), polyhenylsesquiosaline, polyvinylsilsesquiosaline), etc. .
  • FIG. 4 is a plan view showing an example of the configuration of the semiconductor device 1 after forming the conductive layers 26 to 28 with respect to the semiconductor device 1 of FIG.
  • FIG. 5 is a cross-sectional view taken along the line AA of FIG. In FIG. 4, the end region is not shown.
  • a conductive layer 26 is formed on the protective layer 20 and the opening 21 so as to cover the protective layer 20 and the opening 21 and to directly connect to the emitter electrode 17 at the opening 21. There is.
  • a conductive layer 27 is formed on the protective layer 22 and the opening 23 so as to cover the protective layer 22 and the opening 23 and to be directly connected to the emitter electrode 18 at the opening 23.
  • a conductive layer 28 is formed on the protective layer 24 and the opening 25 so as to cover the protective layer 24 and the opening 25 and to be directly connected to the gate electrode 19 at the opening 25.
  • the protective layers 20, 22, 24 are separately formed on the emitter electrodes 17, 18, and the gate electrode 19, respectively.
  • the protective layer 20 is formed to the end of the semiconductor device 1, and the conductive layer 26 is formed in a part of the termination region 16. That is, the conductive layer 26 is not formed at the end of the semiconductor device 1. This is to suppress the occurrence of discharge or short circuit between the exposed end surface (side surface) of the semiconductor device 1 and the conductive layer 26.
  • the conductive layer 26 may be formed only in the element region 15 without being formed in the termination region 16. The same applies to the other conductive layers 27 and 28.
  • the conductive layers 26 to 28 are made of a material that is thermally and chemically stable and has excellent electrical conductivity at the time of evaluating the electrical characteristics.
  • a metal film such as aluminum, gold or a compound may be mentioned, but it is not limited thereto.
  • the metal films may contain aluminum as a main component or gold as a main component.
  • the term "main component" refers to a component in which the proportion of the component present in the whole is more prominent than in the non-component, and refers to, for example, a component present in a proportion of several tens of times in excess of the non-component.
  • the conductive layers 26 to 28 may be formed by stacking a plurality of layers. At this time, each layer to be laminated may be made of the same type of material or may be made of different materials. With such a configuration, the effect of securing the electrical conductivity or suppressing the heat generation of the semiconductor device 1 due to the reduction of the current density can be obtained.
  • the formation of the conductive layers 26 to 28 is performed by sputtering or the like.
  • the protective layers 20, 22 and 24 are photoresists
  • sputtering may be performed using a sheet material for the protective layers 20, 22, 24, and using a photoresist as a mask.
  • emitter electrodes 17 and 18 and gate electrode 19 are roughened in order to ensure adhesion and contact between emitter electrodes 17 and 18 and gate electrode 19 and conductive layers 26 to 28. Good.
  • Examples of the method of roughening the surface include a method of performing slight etching on the surface and a method of performing sandblasting on the surface for a short time.
  • the semiconductor device 1 of FIG. 4 is mounted on the chuck stage 4 of FIG. Specifically, the contact probe 7 is brought into contact with part of the conductive layers 26-28. At this time, the plurality of contact probes 7 are in contact with the respective conductive layers 26 to 28. Thereafter, by applying a current or a voltage to the semiconductor device 1, the electrical characteristics of the semiconductor device 1 are evaluated.
  • the protective layers 20, 22, 24 are decomposed and removed or peeled and removed, and the process proceeds to the later step.
  • the conductive layers 26 to 28 are also removed simultaneously.
  • the protective layers 20, 22 and 24 are photoresists
  • the photoresists are decomposed and removed in an ashing process, and then cleaning is performed as necessary.
  • the protective layers 20, 22 and 24 are sheet materials, basically peeling and removing are performed, but without peeling and removing, the process proceeds to a mounting process which is a post process, and the discharge preventing effect is maintained. Good.
  • the protective layers 20, 22, 24 are sheet materials having an adhesive layer (for example, a sheet material made of Kapton), the attachment and detachment are easy.
  • the occurrence of partial discharge can be suppressed at the time of evaluation of the electrical characteristics of the semiconductor device 1.
  • processing in a normal process can be performed, so cost reduction can be achieved.
  • the position of the contact probe 7 can be moved to the end of the semiconductor device 1 while suppressing partial discharge, failure analysis from above the semiconductor device 1 becomes easy.
  • the semiconductor device 1 may be a wafer. That is, the semiconductor device 1 may be a wafer having a plurality of sets of the emitter electrodes 17 and 18, the gate electrode 19, the protective layers 20, 22 and 24, and the conductive layers 26 to 28. In this case, effects such as shortening of evaluation time, improvement of throughput, and reduction of test cost can be obtained.
  • the present invention is not limited to this. Since the emitter electrodes 17 and 18 basically have the same potential, the conductive layers 26 and 27 may be formed integrally over the emitter electrodes 17 and 18. In this case, selection of the formation region of the conductive layer is facilitated, and an effect of facilitating processing in the step of forming the conductive layer is obtained.
  • the second embodiment of the present invention is characterized in that a plurality of openings and a conductive layer are formed corresponding to each contact probe 7 of FIG.
  • the other configuration is the same as that of the first embodiment (see FIG. 4), and thus the description thereof is omitted here.
  • FIG. 6 is a plan view showing an example of the configuration of the semiconductor device 1 according to the second embodiment.
  • FIG. 7 is a cross-sectional view taken along the line BB in FIG.
  • the emitter electrode 17 has three openings 21 provided so as to expose a part (three places) of the emitter electrode 17, and the emitter electrodes other than the respective openings 21.
  • a protective layer 20 is formed to cover 17.
  • three conductive layers 26 are formed on the protective layer 20 and the respective openings 21 so as to cover the protective layer 20 and the respective openings 21 and to be directly connected to the emitter electrode 17 in the respective openings 21. There is. That is, the conductive layer 26 is separately formed for each opening 21.
  • a protective layer is provided on the emitter electrode 18 so as to have three openings 23 provided so as to expose a part (three places) of the emitter electrode 18 and to cover the emitter electrode 18 other than the respective openings 23. 22 are formed.
  • a conductive layer 27 is formed on the protective layer 22 and each opening 23 so as to cover the protective layer 22 and each opening 23 and to be directly connected to the emitter electrode 18 in each opening 23. That is, the conductive layer 27 is separately formed for each opening 23.
  • the configuration of the gate electrode 19 is the same as that of the first embodiment.
  • the semiconductor device 1 of FIG. 6 is mounted on the chuck stage 4 of FIG. Specifically, the contact probe 7 is brought into contact with part of the conductive layers 26-28. At this time, one contact probe 7 contacts each of the conductive layers 26 to 28. Thereafter, by applying a current or a voltage to the semiconductor device 1, the electrical characteristics of the semiconductor device 1 are evaluated.
  • the present invention is not limited to this.
  • the number of openings may be changed to correspond to the number of contact probes to be changed depending on the size of each electrode in the semiconductor device, the size of the applied current, and the like.
  • the second embodiment it is possible to more effectively suppress the partial discharge generated in the vicinity of each contact probe 7 and between the contact probes 7. Further, since the current distribution in the semiconductor device 1 to which the current is applied can be made uniform at the time of the evaluation of the electrical characteristics, the heat generation of the semiconductor device 1 can be suppressed.
  • Embodiment 3 The third embodiment of the present invention is characterized in that the protective film is formed by laminating a plurality of layers.
  • the other configuration is the same as that of Embodiment 1 (see FIG. 4) or Embodiment 2 (see FIG. 6), and thus the description thereof is omitted here.
  • FIG. 8 is a cross-sectional view showing an example of the configuration of the semiconductor device 1 according to the third embodiment. 8 shows a cross section of the region where the emitter electrode 17 is formed (A-A cross section in FIG. 4 and a B-B cross section in FIG. 7), and the conductive layer 26 and the termination region 16 are illustrated. Is omitted.
  • the emitter electrode 17 has an opening 21 provided to expose a part of the emitter electrode 17, and a protective layer so as to cover the emitter electrode 17 other than the opening 21. 20 and a protective layer 30 are formed in layers.
  • the protective layer 20 and the protective layer 30 are formed such that the protective layer 30 (upper layer) covers the protective layer 20 (lower layer) on the inner side surface of the opening 21.
  • the protective layer 20 and the protective layer 30 may be made of the same type of material or may be made of different materials.
  • the protective layer 20 may be a sheet material
  • the protective layer 30 may be a photoresist, and after the evaluation of the electrical characteristics, only the protective layer 30 may be removed, and the subsequent steps may be performed with the protective layer 20 remaining. By doing this, it becomes effective when performing wire bonding in a post process that requires a larger opening.
  • the protective layer formed later should just be a structure which covers the protective layer formed previously. With such a configuration, the conductive layer to be formed later can be easily formed without interruption.
  • the region in which the emitter electrode 17 is formed is described above as an example, the other electrodes have the same configuration.
  • the fourth embodiment of the present invention is characterized in that the protective layer formed in the vicinity of the termination region is formed of a plurality of layers.
  • the other configuration is the same as that of Embodiment 1 (see FIG. 4) or Embodiment 2 (see FIG. 6), and thus the description thereof is omitted here.
  • FIG. 9 is a cross-sectional view showing an example of the configuration of the semiconductor device 1 according to the fourth embodiment.
  • FIG. 9 shows a cross section (corresponding to the cross section AA in FIG. 4 and the cross section BB in FIG. 7) of the region where the emitter electrode 17 is formed.
  • the protective layer 20 and the protective layer 31 are formed to be stacked.
  • the region where the emitter electrode 17 is formed has been described above as an example, the other electrodes have the same configuration.
  • the side surface of the semiconductor device 1 and the conductive layer 26 are further separated (the distance between the semiconductor device 1 and the conductive layer 26 is further extended). A discharge or a short circuit generated between the conductive layer 26 can be further suppressed.
  • the embodiment can be appropriately modified or omitted.
  • Reference Signs List 1 semiconductor device, 2 semiconductor evaluation device, 3 probe base, 4 chuck stage, 5 evaluation / control unit, 6 insulating base, 7 contact probe, 8 moving arm, 9 connection part, 10 signal line, 11 connection part, 12 signal Wire, 13 through holes, 14 cameras, 15 element regions, 16 terminal regions, 17, 18 emitter electrodes, 19 gate electrodes, 20 protective layers, 21 openings, 22 protective layers, 23 openings, 24 protective layers, 25 openings , 26-28 conductive layer, 29 collector electrode, 30 protective layer.

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Abstract

　本発明は、電気的特性の評価時における部分放電の発生を抑制し、被測定物の上方から故障解析を行うことが可能な半導体装置を提供することを目的とする。本発明による半導体装置（１）は、少なくとも１つ以上の電極（１７）と、電極（１７）の一部が露出するように設けられた少なくとも１つ以上の開口部（２１）を有し、かつ開口部（２１）以外の電極（１７）を覆うように形成された絶縁性の保護層（２０）と、保護層（２０）および開口部（２１）を覆い、開口部（２１）において電極（１７）と直接的に接続するように形成された導電層（２６）とを備える。

Description

半導体装置
　本発明は、半導体装置に関し、特に、電気的特性を評価する際における改善を施した半導体装置に関する。
　半導体チップや、当該半導体チップを集積した半導体ウエハなどの半導体装置を被測定物としその電気的特性を評価する際において、被測定物の設置面を真空吸着などによってチャックステージの表面に接触して固定した後、被測定物の設置面とは異なる面に対して電気的な入出力を行うためにコンタクトプローブを接触させる。このとき、大電流あるいは高電圧を印加するという従前の要求などに応じて、コンタクトプローブの多ピン化が実施されている。
　このような状況下で被測定物の電気的特性を評価すると、当該評価中に部分放電現象が生じ、被測定物の部分的な不具合が生じることが知られている。ここで、部分放電現象とは、例えば、コンタクトプローブと被測定物との間、あるいはコンタクトプローブ間など、部分的に放電が生じる現象のことをいう。
　上記の評価で生じた部分放電を見逃し、本来は部分放電が生じた被測定物（不良品）が上記評価において良品と判断された状態で後工程に移行してしまうと、後工程において本来は部分放電が生じた被測定物を不良品として抽出することは非常に困難である。従って、部分放電が生じた被測定物を後工程に移行させないためにも、被測定物の電気的特性を評価する際に部分放電を抑制することが重要となる。
　従来、絶縁性の液体中で特性検査（特性評価）を行うことによって、電子部品の特性検査中における放電の発生を防止する技術が開示されている（例えば、特許文献１参照）。
　また、不活性ガスを充満した閉空間において特性検査を行うことによって、特性検査中における放電の発生を防止する技術が開示されている（例えば、特許文献２参照）。
　また、近年、赤外分光などによって電気的な評価中において被測定物の上方から故障解析を行う技術が開示されている。
特開２００３－１３０８８９号公報 特開平１０－９６７４６号公報
　特許文献１では、高価なプローバが必要であり、また、液体中で評価するため評価工程に要する時間が増大して低コスト化に寄与しないという問題があった。また、被測定物が、チップテストやウエハテストにおける半導体素子である場合において、評価後に絶縁性の液体を半導体素子から完全に除去する必要があり、完全な除去は困難であった。
　特許文献２では、評価装置の構成が複雑で低コスト化を図ることができないという問題があった。また、評価工程に要する時間が増大するという問題があった。
　赤外線分光などによって電気的な評価中において被測定物の上方から故障解析を行う場合では、被測定物上に電気的な接続を行うための複数のコンタクトプローブが配置されているため、被測定物におけるコンタクトプローブで遮られた箇所が、故障解析時の検出不可領域になってしまうという問題があった。また、コンタクトプローブ間の部分放電を抑制するために、コンタクトプローブの接触位置を被測定物の端部にすると、被測定物の端部とコンタクトプローブとが接近して部分放電が生じやすくなるという問題があった。
　本発明は、このような問題を解決するためになされたものであり、電気的特性の評価時における部分放電の発生を抑制し、被測定物の上方から故障解析を行うことが可能な半導体装置を提供することを目的とする。
　上記の課題を解決するために、本発明による半導体装置は、少なくとも１つ以上の電極と、電極の一部が露出するように設けられた少なくとも１つ以上の開口部を有し、かつ開口部以外の電極を覆うように形成された絶縁性の保護層と、保護層および開口部を覆い、開口部において電極と直接的に接続するように形成された導電層とを備える。
　本発明によると、少なくとも１つ以上の電極と、電極の一部が露出するように設けられた少なくとも１つ以上の開口部を有し、かつ開口部以外の電極を覆うように形成された絶縁性の保護層と、保護層および開口部を覆い、開口部において電極と直接的に接続するように形成された導電層とを備えるため、電気的特性の評価時における部分放電の発生を抑制し、被測定物の上方から故障解析を行うことが可能となる。
　この発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１による半導体評価装置の構成の一例を示す図である。 本発明の実施の形態１による半導体装置の構成の一例を示す平面図である。 本発明の実施の形態１による半導体装置の構成の一例を示す平面図である。 本発明の実施の形態１による半導体装置の構成の一例を示す平面図である。 図４のＡ－Ａ断面を示す断面図である。 本発明の実施の形態２による半導体装置の構成の一例を示す平面図である。 図６のＢ－Ｂ断面を示す断面図である。 本発明の実施の形態３による半導体装置の構成の一例を示す断面図である。 本発明の実施の形態４による半導体装置の構成の一例を示す断面図である。
　本発明の実施の形態について、図面に基づいて以下に説明する。
　＜実施の形態１＞
　まず、半導体装置の電気的特性の評価を行う半導体評価装置の構成について説明する。
　図１は、本発明の実施の形態１による半導体評価装置２の構成の一例を示す図である。
　なお、本実施の形態１では、半導体装置１は、図のＺ方向、すなわち面外方向に大きな電流を流す縦型構造であるものとして説明する。なお、半導体装置１は、縦型構造に限るものではなく、一面において入出力を行う横型構造であってもよい。
　図１に示すように、半導体評価装置２は、プローブ基体３と、チャックステージ４と、評価・制御部５とを備えている。
　プローブ基体３と評価・制御部５とは、接続部９および信号線１０を介して電気的に接続されている。
　チャックステージ４と評価・制御部５とは、接続部１１および信号線１２を介して電気的に接続されている。
　プローブ基体３は、絶縁性基体６と、コンタクトプローブ７と、接続部９とを備えている。
　コンタクトプローブ７は、絶縁性基体６に固定され、大電流を印加することを想定して複数個設けられている。
　接続部９は、絶縁性基体６と信号線１０とを接続するために設けられている。
　各コンタクトプローブ７と接続部９とは、例えば、絶縁性基体６上に設けられた金属板（図示せず）によって接続されている。
　赤外線分光などによって電気的な評価中において被測定物の上方から故障解析を行うために、絶縁性基体６には貫通孔１３が設けられており、当該貫通孔１３の上方には故障解析に使用するカメラ１４が設置されている。なお、カメラ１４に限らず、故障解析を行うことができればいかなるものであってもよい。
　プローブ基体３は、移動アーム８によって任意の方向へ移動可能となっている。
　チャックステージ４は、その表面上に半導体装置１を接触して固定するための台座である。ここで、半導体装置１を固定する方法としては、例えば真空吸着によって固定してもよく、静電吸着などによって固定してもよい。
　評価・制御部５は、半導体装置１の電気的特性の評価を行う。また、評価の際、半導体装置１に印加する電流や電圧を制御する。
　なお、絶縁性基体６上に設けられた接続部９と、チャックステージ４の側面に設けられた接続部１１とは、互いの距離が各コンタクトプローブ７のいずれを介しても略同じ距離となるような位置に設けられている。
　また、プローブ基体３を移動アーム８によって移動させる代わりに、チャックステージ４を移動させるようにしてもよい。
　上記の半導体評価装置２によって半導体装置１の電気的特性を評価する際、半導体装置１の表面に形成された電極（電極パッド）と、複数のコンタクトプローブ７とが接触する。また、半導体装置１の裏面に形成された電極と、チャックステージ４の表面とが接触する。このような状態で、コンタクトプローブ７およびチャックステージ４を介して半導体装置１に電流や電圧を印加することによって、半導体装置１の電気的特性の評価が行われる。
　次に、半導体装置１の構成について、図２～４を用いて製造工程順に説明する。
　図２は、半導体装置１の構成の一例を示す平面図である。
　なお、本実施の形態１では、半導体装置１は１つの縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor）であるものとして説明するが、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）など、他の半導体素子であってもよい。
　図２に示すように、半導体装置１は、素子領域１５（図の破線の内側領域）と終端領域１６（図の破線の外側領域）とを有している。
　素子領域１５には、所望の半導体素子、ここではＩＧＢＴが形成されている。
　素子領域１５の表面には、エミッタ電極１７，１８、およびゲート電極１９が電極パッドとして形成されている。なお、各電極の位置および個数は、図２に限らず任意である。
　また、素子領域１５の裏面には、コレクタ電極（後述の図５に示すコレクタ電極２９に対応）が形成されている。
　終端領域１６は、耐圧を維持するために、素子領域１５の外周部分に設けられている。
　図３は、図２の半導体装置１に対して保護層２０，２２，２４を形成した後の半導体装置１の構成の一例を示す平面図である。
　図３に示すように、エミッタ電極１７上には、エミッタ電極１７の一部が露出するように設けられた開口部２１を有し、かつ開口部２１以外のエミッタ電極１７を覆うように絶縁性の保護層２０が形成されている。
　エミッタ電極１８上には、エミッタ電極１８の一部が露出するように設けられた開口部２３を有し、かつ開口部２３以外のエミッタ電極１８を覆うように絶縁性の保護層２２が形成されている。
　ゲート電極１９上には、ゲート電極１９の一部が露出するように設けられた開口部２５を有し、かつ開口部２５以外のゲート電極１９を覆うように絶縁性の保護層２４が形成されている。
　なお、保護層２０，２２，２４の各々は、エミッタ電極１７，１８およびゲート電極１９の各々を覆うように形成されているが、半導体装置１の表面全体を覆うように形成してもよい。この場合、保護層２０，２２，２４の各々は一体して形成される。
　保護層２０，２２，２４は、電気的特性の評価時において、熱的および化学的に安定し、かつ絶縁性能に優れた材料からなる。具体的には、フォトレジスト、絶縁性を有するシート材（例えば、ポリイミド、カプトン（登録商標）、ポリヘニルシルセスキオサリン、ポリビニルシルセスキオサリン）などが挙げられるが、これに限るものではない。
　図４は、図３の半導体装置１に対して導電層２６～２８を形成した後の半導体装置１の構成の一例を示す平面図である。また、図５は、図４のＡ－Ａ断面を示す断面図である。なお、図４では、終端領域の図示を省略している。
　図４に示すように、保護層２０および開口部２１上には、保護層２０および開口部２１を覆い、開口部２１においてエミッタ電極１７と直接的に接続するように導電層２６が形成されている。
　保護層２２および開口部２３上には、保護層２２および開口部２３を覆い、開口部２３においてエミッタ電極１８と直接的に接続するように導電層２７が形成されている。
　保護層２４および開口部２５上には、保護層２４および開口部２５を覆い、開口部２５においてゲート電極１９と直接的に接続するように導電層２８が形成されている。
　上記より、保護層２０，２２，２４は、エミッタ電極１７，１８、およびゲート電極１９の各々に別個に形成されている。
　図５に示すように、保護層２０は半導体装置１の端部まで形成され、導電層２６は終端領域１６の一部に形成されている。すなわち、導電層２６は、半導体装置１の端部には形成されない。これは、半導体装置１の露出している端面（側面）と導電層２６との間における放電や短絡の発生を抑制するためである。なお、導電層２６は、終端領域１６に形成せず、素子領域１５にのみ形成するようにしてもよい。また、他の導電層２７，２８についても同様である。
　導電層２６～２８は、電気的特性の評価時において、熱的および化学的に安定し、かつ電気導電性に優れた材料からなる。具体的には、アルミニウム、金、あるいは化合物などの金属膜が挙げられるが、これに限るものではない。例えば、導電層２６～２８が金属膜である場合において、当該金属膜は、アルミニウムを主成分としてもよく、金を主成分としてもよい。ここで、主成分とは、非主成分よりも全体に対して存在する割合が突出した成分のことをいい、例えば非主成分よりも数十倍以上の割合で存在する成分のことをいう。
　また、導電層２６～２８は、複数の層を積層して形成されてもよい。このとき、積層される各層は、同じ種類の材料からなってもよく、互いに異なる材料からなってもよい。このような構成とすることによって、電気伝導性の確保、あるいは電流密度の低減による半導体装置１の発熱を抑制するといった効果が得られる。
　導電層２６～２８の形成は、スパッタリングなどによって行われる。例えば、保護層２０，２２，２４をフォトレジストとした場合において、当該フォトレジストをマスクとしたスパッタリングは困難であるが、導電層２６～２８の形成領域は比較的大きいため、メタルマスクを用いたスパッタリングによって導電層２６～２８の形成領域を選択（指定）することが可能である。
　なお、精細な導電層２６～２８の形成領域を選択する場合は、保護層２０，２２，２４にシート材を用い、フォトレジストをマスクとしたスパッタリングを行ってもよい。
　また、エミッタ電極１７，１８、およびゲート電極１９と、導電層２６～２８との密着性および接触性を確保するために、エミッタ電極１７，１８、およびゲート電極１９の表面を荒らしておいてもよい。表面を荒らす方法としては、表面に対して軽微なエッチングを行う方法や、表面に対してサンドブラスト加工を短時間実施する方法などが挙げられる。
　上記の構成において、実際に半導体装置１の電気的特性の評価を行う際は、図１のチャックステージ４上に図４の半導体装置１を載置して評価を行う。具体的には、導電層２６～２８の一部にコンタクトプローブ７を接触させる。このとき、各導電層２６～２８には、複数のコンタクトプローブ７が接触する。その後、半導体装置１に電流や電圧を印加することによって、半導体装置１の電気的特性の評価が行われる。
　評価後、保護層２０，２２，２４の分解除去あるいは剥離除去などを行い、後工程に移行する。このとき、導電層２６～２８も同時に除去される。例えば、保護層２０，２２，２４がフォトレジストである場合は、アッシング工程にてフォトレジストを分解除去した後、必要に応じて洗浄を施す。また、保護層２０，２２，２４がシート材である場合は、基本的には剥離除去を行うが、剥離除去せずに後工程である実装工程に移行し、放電防止効果を維持させてもよい。また、保護層２０，２２，２４が接着層を有するシート材（例えば、カプトンからなるシート材）である場合は、着脱が容易である。
　以上のことから、本実施の形態１によれば、半導体装置１の電気的特性の評価時における部分放電の発生を抑制することができる。また、保護膜にフォトレジストを用いることによって、通常の工程における処理が可能となるため、低コスト化が図れる。また、部分放電を抑制しながらコンタクトプローブ７の位置を半導体装置１の端部へと移動させることができるため、半導体装置１の上方からの故障解析が容易となる。
　なお、上記では、半導体装置１は、１つの縦型のＩＧＢＴであるものとして説明したが、ウエハであってもよい。すなわち、半導体装置１は、エミッタ電極１７，１８、ゲート電極１９、保護層２０，２２，２４、および導電層２６～２８の組を複数有するウエハであってもよい。この場合、評価時間の短縮、スループットの向上、あるいはテストコストの低減といった効果が得られる。
　上記では、エミッタ電極１７，１８に対して別個の導電層２６，２７を形成する場合について説明したが、これに限られるものではない。エミッタ電極１７，１８は、基本的に同電位であるため、導電層２６，２７をエミッタ電極１７，１８に渡って一体形成してもよい。この場合、導電層の形成領域の選択が容易となり、導電層を形成する工程における処理が容易になるという効果が得られる。
　＜実施の形態２＞
　本発明の実施の形態２では、図１の各コンタクトプローブ７に対応して、複数の開口部および導電層を形成することを特徴している。その他の構成は、実施の形態１（図４参照）と同様であるため、ここでは説明を省略する。
　図６は、本実施の形態２による半導体装置１の構成の一例を示す平面図である。また、図７は、図６のＢ－Ｂ断面を示す断面図である。
　図６に示すように、エミッタ電極１７上には、エミッタ電極１７の一部（３箇所）が露出するように設けられた３つの開口部２１を有し、かつ各開口部２１以外のエミッタ電極１７を覆うように保護層２０が形成されている。また、保護層２０および各開口部２１上には、保護層２０および各開口部２１を覆い、各開口部２１においてエミッタ電極１７と直接的に接続するように３つの導電層２６が形成されている。すなわち、導電層２６は、一の開口部２１ごとに別個に形成されている。
　エミッタ電極１８上には、エミッタ電極１８の一部（３箇所）が露出するように設けられた３つの開口部２３を有し、かつ各開口部２３以外のエミッタ電極１８を覆うように保護層２２が形成されている。また、保護層２２および各開口部２３上には、保護層２２および各開口部２３を覆い、各開口部２３においてエミッタ電極１８と直接的に接続するように導電層２７が形成されている。すなわち、導電層２７は、一の開口部２３ごとに別個に形成されている。
　ゲート電極１９における構成は、実施の形態１と同様である。
　上記の構成において、実際に半導体装置１の電気的特性の評価を行う際は、図１のチャックステージ４上に図６の半導体装置１を載置して評価を行う。具体的には、導電層２６～２８の一部にコンタクトプローブ７を接触させる。このとき、各導電層２６～２８に１本ずつのコンタクトプローブ７が接触する。その後、半導体装置１に電流や電圧を印加することによって、半導体装置１の電気的特性の評価が行われる。
　なお、上記では、３本のコンタクトプローブ７がエミッタ電極１７，１８の各々に接触する場合について説明したが、これに限るものではない。例えば、半導体装置における各電極の大きさや印加する電流の大きさなどによって変更されるコンタクトプローブの本数に対応するように、開口部の数を変更してもよい。
　以上のことから、本実施の形態２によれば、各コンタクトプローブ７の近傍や、コンタクトプローブ７間で発生する部分放電をより効果的に抑制することができる。また、電気的特性の評価時において、電流を印加した半導体装置１における電流分布を均一化することができるため、半導体装置１の発熱を抑制することができる。
　＜実施の形態３＞
　本発明の実施の形態３では、保護膜を複数の層を積層して形成することを特徴としている。その他の構成は、実施の形態１（図４参照）または実施の形態２（図６参照）と同様であるため、ここでは説明を省略する。
　図８は、本実施の形態３による半導体装置１の構成の一例を示す断面図である。なお、図８では、エミッタ電極１７が形成されている領域の断面（図４のＡ－Ａ断面、図７のＢ－Ｂ断面に相当）を示しており、導電層２６および終端領域１６の図示を省略している。
　図８に示すように、エミッタ電極１７上には、エミッタ電極１７の一部が露出するように設けられた開口部２１を有し、かつ開口部２１以外のエミッタ電極１７を覆うように保護層２０および保護層３０が積層して形成されている。
　保護層２０および保護層３０は、開口部２１の内側面において、保護層３０（上側の層）が保護層２０（下側の層）を覆うように形成されている。
　また、保護層２０および保護層３０は、同じ種類の材料からなってもよく、互いに異なる材料からなってもよい。例えば、保護層２０をシート材、および保護層３０をフォトレジストとして、電気的特性の評価後に保護層３０のみを除去し、保護層２０を残したまま後工程を行ってもよい。このようにすることによって、より大きな開口部が必要な後工程でワイヤボンドを行うときに有効となる。
　なお、上記では、保護層が２層で形成される場合について説明したが、これに限るものではない。特に開口部において過度な段差を抑制するために、後に形成した保護層が、先に形成した保護層を覆うような構成であればよい。このような構成とすることによって、後に形成される導電層が途切れないよう容易に形成することができる。
　上記では、エミッタ電極１７が形成されている領域を一例として説明したが、他の電極についても同様の構成である。
　以上のことから、本実施の形態３によれば、複数の層を積層して保護層を形成することによって、各コンタクトプローブ７の近傍や、各コンタクトプローブ７間で発生する部分放電をより効果的に抑制することができる。
　＜実施の形態４＞
　半導体装置では、コンタクトプローブが接触する中央部の素子領域だけでなく、外周部である終端領域の近傍（例えば、半導体装置の側面と導電層との間）においても部分放電が頻繁に発生することが知られている。そのため、終端領域の近傍における部分放電の発生を抑制することが望まれる。
　本発明の実施の形態４では、終端領域の近傍において形成される保護層を複数の層で形成することを特徴としている。その他の構成は、実施の形態１（図４参照）または実施の形態２（図６参照）と同様であるため、ここでは説明を省略する。
　図９は、本実施の形態４による半導体装置１の構成の一例を示す断面図である。なお、図９では、エミッタ電極１７が形成されている領域の断面（図４のＡ－Ａ断面、図７のＢ－Ｂ断面に相当）を示している。
　図９に示すように、終端領域１６の近傍において、保護層２０および保護層３１が積層して形成されている。
　なお、上記では、エミッタ電極１７が形成されている領域を一例として説明したが、他の電極についても同様の構成である。
　以上のことから、本実施の形態４によれば、半導体装置１の側面と導電層２６とをさらに離間する（半導体装置１と導電層２６との距離をさらに延ばす）ことによって、半導体装置１と導電層２６との間で発生する放電や短絡をさらに抑制することができる。
　なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
　この発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　１　半導体装置、２　半導体評価装置、３　プローブ基体、４　チャックステージ、５　評価・制御部、６　絶縁性基体、７　コンタクトプローブ、８　移動アーム、９　接続部、１０　信号線、１１　接続部、１２　信号線、１３　貫通孔、１４　カメラ、１５　素子領域、１６　終端領域、１７，１８　エミッタ電極、１９　ゲート電極、２０　保護層、２１　開口部、２２　保護層、２３　開口部、２４　保護層、２５　開口部、２６～２８　導電層、２９　コレクタ電極、３０　保護層。

Claims (18)

  1. 　少なくとも１つ以上の電極（１７）と、
    　前記電極（１７）の一部が露出するように設けられた少なくとも１つ以上の開口部（２１）を有し、かつ前記開口部（２１）以外の前記電極（１７）を覆うように形成された絶縁性の保護層（２０）と、
    　前記保護層（２０）および前記開口部（２１）を覆い、前記開口部（２１）において前記電極（１７）と直接的に接続するように形成された導電層（２６）と、
    を備える、半導体装置。
  2. 　前記保護層（２０）は、一の前記電極（１７）について前記開口部（２１）を複数有することを特徴とする、請求項１に記載の半導体装置。
  3. 　前記保護層（２０）は、複数の層を積層して形成されることを特徴とする、請求項１に記載の半導体装置。
  4. 　前記保護層（２０）における各前記層は、互いに異なる材料からなることを特徴とする、請求項３に記載の半導体装置。
  5. 　前記保護層（２０）における各前記層は、前記開口部（２１）の内側面において上側の層が下側の層を覆うように形成されることを特徴とする、請求項３に記載の半導体装置。
  6. 　前記導電層（２６）は、複数の層を積層して形成されることを特徴とする、請求項１に記載の半導体装置。
  7. 　前記導電層（２６）における各前記層は、互いに異なる材料からなることを特徴とする、請求項６に記載の半導体装置。
  8. 　前記導電層（２６）は、一の前記開口部（２１）ごとに別個に形成されることを特徴とする、請求項１に記載の半導体装置。
  9. 　前記導電層（２６）は、一の前記電極（１７）ごとに別個に形成されることを特徴とする、請求項１に記載の半導体装置。
  10. 　同電位の前記電極が複数存在する場合において、
    　前記導電層（２６）は、前記同電位の各前記電極に渡って形成されることを特徴とする、請求項１に記載の半導体装置。
  11. 　前記導電層（２６）は、前記半導体装置（１）の端部には形成されないことを特徴とする、請求項１に記載の半導体装置。
  12. 　前記保護層（２０）は、フォトレジストからなることを特徴とする、請求項１に記載の半導体装置。
  13. 　前記保護層（２０）は、カプトン（登録商標）からなることを特徴とする、請求項１に記載の半導体装置。
  14. 　前記保護層（２０）は、カプトンからなるシート材であり、
    　前記シート材は、接着層を有することを特徴とする、請求項１に記載の半導体装置。
  15. 　前記導電層（２６）は、金属膜であることを特徴とする、請求項１に記載の半導体装置。
  16. 　前記金属膜は、アルミニウムを主成分とすることを特徴とする、請求項１５に記載の半導体装置。
  17. 　前記金属膜は、金を主成分とすることを特徴とする、請求項１５に記載の半導体装置。
  18. 　前記半導体装置（１）は、前記電極（１７）、前記保護層（２０）、および前記導電層（２６）の組を複数有するウエハであることを特徴とする、請求項１に記載の半導体装置。
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