JP2018163936A - 半導体装置の製造方法、および半導体装置 - Google Patents

Abstract

【課題】製造歩留りの低下を抑制することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置１の製造方法は、半導体基板１０および半導体基板１０上に設けられたエピタキシャル層２０を含む半導体ウエハ２を準備する工程と、エピタキシャル層２０のうちの半導体基板１０が位置する側と反対側に位置する第１の主面２１上に複数の電極３０を設けて、複数の素子を設ける工程と、隣り合う各素子の間に、第１の主面２１側から半導体基板１０にまで到達する溝１０３を設ける工程と、溝１０３によって分離された各素子の耐圧を検査する工程と、各素子の耐圧を検査する工程の後に、複数の素子をそれぞれ分離する工程と、を備える。
【選択図】図３

Description

本発明は、半導体装置の製造方法および半導体装置に関するものである。

半導体ウエハを絶縁溶液中に浸漬し、半導体ウエハの状態で耐圧検査を行う方法が提案されている（例えば特許文献１参照）。

特開２００３−１００８１９号公報

複数の素子が設けられた半導体ウエハの状態で、１つずつの素子に所定の電圧をそれぞれ印可し、素子に流れる電流が基準値以下であることが検査され、素子の良品と不良品に選別される耐圧検査が行われる。耐圧検査の後、素子毎に分離するために半導体ウエハを切断する。そして、良品の素子のみが樹脂封止される。このようにすることで、耐圧検査までに発生した不良品を樹脂封止する前に把握することができる。しかしながら、素子毎に分離するために、半導体ウエハを切断する際に、エピタキシャル層に割れや欠け等が生ずるおそれがある。このエピタキシャル層の割れや欠けは、素子の耐圧を低下させる要因の１つである。このため、上記耐圧検査にて良品と判断された素子が、素子毎に分離される段階で不良品となり、樹脂封止された後の耐圧検査にて不良品であることが判明する場合がある。このような場合、製造歩留りが低下することとなる。

そこで、製造歩留りの低下を抑制することができる半導体装置の製造方法を提供することを目的の１つとする。

本願の半導体装置の製造方法は、半導体基板および半導体基板上に設けられたエピタキシャル層を含む半導体ウエハを準備する工程と、エピタキシャル層のうちの半導体基板が位置する側と反対側に位置する第１の主面上に複数の電極を設けて、複数の素子を設ける工程と、隣り合う各素子の間に、第１の主面側から半導体基板にまで到達する溝を設ける工程と、溝によって分離された各素子の耐圧を検査する工程と、各素子の耐圧を検査する工程の後に、複数の素子をそれぞれ分離する工程と、を備える。

上記半導体装置の製造方法によれば、製造歩留りの低下を抑制することができる半導体装置の製造方法を提供することができる。

半導体装置の断面模式図である。 半導体ウエハの平面模式図である。 実施の形態１における半導体装置の製造方法の概略を示すフローチャートである。 半導体ウエハの概略断面図である。 表面電極が設けられた半導体ウエハの概略断面図である。 隣り合う素子の間に溝が設けられた半導体ウエハの概略断面図である。 素子の耐圧検査装置の模式図である。 裏面が研削された半導体ウエハの概略断面図である。 裏面電極が設けられた半導体ウエハの概略断面図である。 分離された複数の半導体装置の概略断面図である。 第１のブレードにより溝を設けた時の半導体ウエハの概略断面図である。 第２のブレードにより溝を設けた時の半導体ウエハの概略断面図である。 実施の形態２における半導体装置の断面模式図である。 実施の形態３における半導体装置の製造方法の概略を示すフローチャートである。 隣り合う素子の間に溝が設けられた半導体ウエハの概略断面図である。 保持部材が貼り合わされた半導体ウエハの概略断面図である。 複数の半導体装置に分離された状態を示す概略断面図である。

［本願発明の実施形態の説明］
最初に本願発明の実施態様を列記して説明する。本願の半導体装置の製造方法は、半導体基板および半導体基板上に設けられたエピタキシャル層を含む半導体ウエハを準備する工程と、エピタキシャル層のうちの半導体基板が位置する側と反対側に位置する第１の主面上に複数の電極を設けて、複数の素子を設ける工程と、隣り合う各素子の間に、第１の主面側から半導体基板にまで到達する溝を設ける工程と、溝によって分離された各素子の耐圧を検査する工程と、各素子の耐圧を検査する工程の後に、複数の素子をそれぞれ分離する工程と、を備える。

本願の半導体装置の製造方法では、各素子の耐圧を検査する前に、隣り合う各素子の間にエピタキシャル層の第１の主面側から半導体基板にまで到達する溝を設け、その後各素子の耐圧検査が行われる。このようにエピタキシャル層を切断し、その後各素子の耐圧検査を行うことで、切断によって耐圧の低下した不良品の素子を把握することができる。その結果、樹脂封止する前に、切断によって発生した不良品を除去することができる。従って、本願の半導体装置の製造方法によれば、製造歩留りの低下を抑制することができる半導体装置の製造方法を提供することができる。

上記半導体装置の製造方法において、複数の素子をそれぞれ分離する工程は、溝に沿って半導体基板を切断する工程を含んでいてもよい。このようにすることで、複数の素子をそれぞれ分離する際にエピタキシャル層を切断する必要がなく、耐圧検査後にエピタキシャル層に割れや欠けが生ずることを抑制することができる。

上記半導体装置の製造方法において、溝を設ける工程は、第１のブレードを用いて隣り合う各素子の間の領域を切削する工程を含み、複数の素子をそれぞれ分離する工程は、第１のブレードの厚みよりも厚みの薄い第２のブレードを用い、溝に沿って隣り合う各素子同士を切り離すようにして、半導体基板を切削する工程を含んでいてもよい。このようにすることで、第１のブレードにより設けられた溝に、第２のブレードが接触することを抑制することができる。その結果、素子を分離する工程において、エピタキシャル層に割れや欠けが生ずることをさらに抑制することができる。

上記半導体装置の製造方法において、複数の素子をそれぞれ分離する工程は、半導体基板のうちエピタキシャル層が設けられた面とは反対側の面から溝に到達するまで半導体基板を研削する工程を含んでいてもよい。このようにすることで、素子を分離する際に半導体基板を切断する必要がなく、エピタキシャル層に割れや欠けが生ずることをさらに抑制することができる。

上記半導体装置の製造方法において、耐圧検査装置を準備する工程をさらに備えるようにしてもよい。耐圧検査装置は、半導体ウエハを配置する導電性を有するステージと、電極と当接される第１のプローブと、ステージと当接される第２のプローブと、を含む。素子の耐圧を検査する工程では、半導体基板のうちエピタキシャル層が設けられた面とは反対側の面をステージに当接させた状態で、第１のプローブを電極に当接し、第２のプローブをステージに当接し、電極および半導体ウエハを覆うように絶縁液を配置し、第１のプローブと第２のプローブとの間に電圧を印可して、第１のプローブと第２のプローブとの間を流れる電流を測定する工程を含んでもいてもよい。このようにすることで、半導体基板に電極を設けずに、素子の耐圧検査を容易に行うことができる。また、電極および半導体ウエハを覆うように絶縁液を配置するため、耐圧検査を精度良く行うことができる。

上記半導体装置の製造方法において、素子の耐圧を検査する工程では、６００Ｖ以上の電圧が印可されるようにしてもよい。半導体ウエハの状態で耐圧を検査する上記半導体装置の製造方法は、高耐圧の半導体装置の耐圧検査を行う半導体装置の製造方法に好適である。

上記半導体装置の製造方法において、溝の深さは、１００μｍ以上２００μｍ以下であることが好ましい。このような範囲とすることで、素子を分離する工程において、エピタキシャル層に生じる割れや欠けを更に抑制することができる。

上記半導体装置の製造方法において、半導体ウエハは、炭化珪素からなることが好ましい。炭化珪素は、バンドギャップの広い半導体基板である。このため、半導体ウエハを構成する材料として好適である。

本願の半導体装置は、第１の主面、および第１の主面とは反対側に位置する第２の主面を有する半導体基板と、第１の主面上に設けられたエピタキシャル層と、エピタキシャル層上に設けられた電極と、を備える。半導体基板を厚み方向に切断した時の断面において、半導体基板は、半導体基板の厚み方向に垂直な方向に延びる第１の幅を有する第１領域と、第１領域から見てエピタキシャル層とは反対側に配置され、第１領域よりも幅が広い第２の幅を有する第２領域とを含む。

複数の素子が設けられた半導体ウエハを、素子毎に分離するために、半導体ウエハが切断される。この際に、エピタキシャル層に割れや欠け等が生ずるおそれがある。エピタキシャル層に割れや欠けを含む半導体装置を樹脂封止して、ヒートサイクル試験を行うと、半導体装置に割れが発生する場合がある。従って、エピタキシャル層の割れや欠けは、半導体装置の長期信頼性を低下させる要因の１つである。本願の半導体装置は、上記半導体装置の製造方法により製造可能であり、エピタキシャル層に生じる割れや欠けが抑制された半導体装置である。その結果、長期信頼性の低下が抑制された半導体装置を提供することができる。

［本願発明の実施形態の詳細］
次に、本願の半導体装置の製造方法および半導体装置の一実施の形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

（実施の形態１）
まず、本願の半導体装置の製造方法により製造可能な半導体装置について説明する。図１は、半導体装置１を厚み方向に切断した時の断面を示す断面模式図である。図１を参照して、半導体装置１は、半導体基板１０と、エピタキシャル層２０と、表面電極３０と、裏面電極３１と、を備える。図２は、半導体ウエハを示す平面模式図である。図１および図２を参照して、平面的に見て半導体装置１は、複数の素子（分離される前の半導体装置１）が、半導体ウエハ２の表面にマトリックス状に並べて設けられた後、素子毎に分離して製造される。半導体基板１０は、例えば珪素よりもバンドギャップの広い半導体基板である。本実施の形態においては、半導体基板１０は炭化珪素半導体基板である。炭化珪素半導体基板としては、例えば、結晶構造が４Ｈ構造を有する炭化珪素半導体基板を採用することができる。半導体基板１０は、窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。半導体基板１０は、第１の主面１１と、第１の主面１１とは反対側の第２の主面１２とを有する。半導体基板１０の厚みは、例えば、３００μｍ〜５００μｍである。

図１を参照して、エピタキシャル層２０は、半導体基板１０の第１の主面１１上に設けられる。本実施の形態においては、エピタキシャル層２０は、炭化珪素から構成された層である。エピタキシャル層２０は、第１の主面２１と、第１の主面２１とは反対側の第２の主面２２とを有する。第２の主面２２において、エピタキシャル層２０は半導体基板１０に接触する。表面電極３０は、エピタキシャル層２０の第１の主面２１上に設けられる。エピタキシャル層２０の厚みは、例えば、１０μｍ〜３０μｍである。また、裏面電極３１は、半導体基板１０の第２の主面１２に接触して配置される。本実施の形態において、半導体装置１は、縦型の半導体装置である。より具体的には、半導体装置１は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。

次に、実施の形態１における半導体装置の製造方法により上記半導体装置１を製造するための手順を説明する。図３は、半導体装置１の製造方法の概略を示すフローチャートである。図３を参照して、本実施の形態における半導体装置の製造方法では、まず工程（Ｓ１０）として、半導体ウエハ２を準備する工程が実施される。図４は、半導体ウエハ２を厚み方向に切断した時の断面を示す概略断面図である。図４を参照して、工程（Ｓ１０）では、まず半導体基板１０が準備される。次に、半導体基板１０の第１の主面１１上にエピタキシャル層２０がエピタキシャル成長により設けられる。

次に、工程（Ｓ２０）として表面電極を設ける工程が実施される。図５は、表面電極３０が設けられた半導体ウエハ２を厚み方向に切断した時の断面を示す概略断面図である。図４および図５を参照して、工程（Ｓ２０）では、エピタキシャル層２０の半導体基板１０が位置する側とは反対側に位置する第１の主面２１上に複数の表面電極３０ａ、３０ｂ、３０ｃが設けられる。表面電極３０は、例えば、エピタキシャル層２０上に表面電極３０に対応する開口を有するマスク層を設けた上で、スパッタリングを実施することにより設けることができる。半導体装置１がＭＯＳＦＥＴである場合には、エピタキシャル層２０上に不純物イオンを注入する工程、ゲート絶縁膜を設ける工程などを、表面電極を設ける前に実施するようにしてもよい。表面電極３０ａ、３０ｂ、３０ｃは、各素子に対応して設けられる。これにより、半導体ウエハ２のエピタキシャル層２０側に複数の素子が設けられる。

次に、工程（Ｓ３０）として溝を設ける工程が実施される。図６は、隣り合う素子の間に溝が設けられた半導体ウエハ２を厚み方向に切断した時の断面を示す概略断面図である。図５および図６を参照して、工程（Ｓ３０）では、隣り合う表面電極３０ａ、表面電極３０ｂおよび表面電極３０ｃの間に、溝１０３が設けられる。溝１０３は、隣り合う複数の表面電極３０の間に素子を分離するように設けられる。溝１０３は、エピタキシャル層２０の第１の主面２１側から厚み方向にエピタキシャル層２０を貫通し、エピタキシャル層２０の厚みを超えて凹み、半導体基板１０にまで到達するように設けられる。溝１０３は、エピタキシャル層２０の第１の主面２１側から切断して設けられる。より具体的には、溝１０３はブレードによって切削され設けられる。溝１０３は、エピタキシャル層２０の側壁面２３および側壁面２４と、半導体基板１０の側壁面１３、底面１４および側壁面１５とにより規定される。エピタキシャル層２０の第１の主面２１から半導体基板１０の底面１４に至る溝１０３の深さＬ_１は、エピタキシャル層の厚みＬ_２を超える深さを有する。なお、深さとは、厚み方向の距離である。具体的には、深さＬ_１は１００μｍ以上２００μｍ以下である。また、溝１０３の半導体基板１０の側壁面１３から側壁面１５までの幅Ｗ_１は、ブレードの厚みに対応した幅を有する。

次に、工程（Ｓ４０）として溝１０３によって分離された素子の耐圧を検査する工程が実施される。図７は、素子の耐圧検査装置の模式図である。図７を参照して、素子の耐圧検査装置の構成について説明する。素子の耐圧検査装置は、第１のプローブ６１と、第２のプローブ６２と、導電性を有するステージ５０と、電圧印可部８０とを備える。第１のプローブ６１と第２のプローブ６２とは、配線６３によって電気的に接続される。配線６３に電圧印可部８０が配置される。電圧印可部８０は、第１のプローブ６１と第２のプローブ６２との間に電圧を印可可能なように構成される。第２のプローブ６２は、ステージ５０と電気的に接続されている。

図７を参照して、素子の耐圧検査方法について説明する。まず、半導体ウエハ２をステージ５０に配置する。より具体的には、半導体基板１０の第２の主面１２をステージ５０に当接して配置される。このようにすることで、第２のプローブ６２と半導体基板１０とは、ステージ５０を通して電気的に接続される。そして、表面電極３０および半導体ウエハ２を覆うように絶縁液４０が配置される。絶縁液４０中において、第１のプローブ６１は、複数の素子のうちの１つの素子の表面電極３０ａに当接される。そして、第１のプローブ６１と第２のプローブ６２との間に、電圧印可部８０により所定の電圧が印可される。ここで、所定の電圧とは６００Ｖ以上の電圧である。例えば、表面電極３０の電位を０Ｖにした状態で、電圧印可部８０により半導体基板１０の第２の主面１２に所定の電圧を印可して、表面電極３０と半導体基板１０との間に流れる電流を電流測定部（図示せず）により測定し、電流が所定の基準値以下である場合、その素子は良品と判断される。また、電流が所定の基準値を超える場合には、その素子は不良品と判断される。複数の素子が設けられた半導体ウエハ２を覆うように、絶縁液４０が配置されるため、素子の耐圧検査を精度良く行うことができる。また、裏面電極３１を設けずに、半導体基板１０の第２の主面１２をステージ５０に当接して検査を行うため、耐圧検査を容易に行うことができる。

次に、工程（Ｓ５０）として半導体ウエハ２の裏面を研削する工程が実施される。図８は、半導体基板１０における第２の主面１２が研削された半導体ウエハ２を厚み方向に切断した時の断面を示す概略断面図である。図６および図８を参照して、工程（Ｓ５０）では、半導体基板１０の第２の主面１２が研削される。より具体的には、バックグラインド工程により半導体基板１０が研削される。このようにすることで、半導体基板１０の厚みを薄くすることができる。

そして、工程（Ｓ６０）として裏面電極３１を設ける工程が実施される。図９は、裏面電極３１が設けられた半導体ウエハ２を厚み方向に切断した時の断面を示す概略断面図である。図９を参照して、工程（Ｓ６０）では、半導体基板１０の第２の主面１２に裏面電極３１が設けられる。より具体的には、スパッタリングを実施することにより、裏面電極３１が設けられる。半導体装置１がＭＯＳＦＥＴである場合、裏面電極３１として半導体基板１０における第２の主面１２にオーミック電極とダイボンド電極とがこの順に設けられる。より具体的には、オーミック電極としては、たとえばＮｉＳｉ合金を用いることができる。また、ダイボンド電極としては、たとえばＴｉＮｉＡｕ合金を用いることができる。

次に、工程（Ｓ７０）として素子を分離する工程が実施される。図１０は、半導体ウエハ２から複数の素子を分離し、分離された複数の半導体装置の概略断面図である。図１０は、複数の半導体装置１を厚み方向に切断した時の断面を示す。図９および図１０を参照して、工程（Ｓ７０）では、溝１０３に沿って半導体基板１０を厚み方向に切断して複数の素子を分離する。より具体的には、ブレードを溝１０３の幅Ｗ_１に一致させて、半導体基板１０が切削される。このようにして、半導体基板１０ａ、エピタキシャル層２０ａ、表面電極３０ａおよび裏面電極３１ａを備える半導体装置１と、半導体基板１０ｂ、エピタキシャル層２０ｂ、表面電極３０ｂおよび裏面電極３１ｂを備える半導体装置１と、半導体基板１０ｃ、エピタキシャル層２０ｃ、表面電極３０ｃおよび裏面電極３１ｃを備える半導体装置１とが設けられる。このようにすることで、複数の素子をそれぞれ分離する際にエピタキシャル層２０を切断する必要がなく、耐圧検査後にエピタキシャル層２０に割れや欠けが生ずることを抑制することができる。

ここで、本実施の形態１の半導体装置１の製造方法においては、隣り合う各素子の間にエピタキシャル層２０の第１の主面２１側から半導体基板１０にまで到達する溝１０３を設け、その後各素子の耐圧検査が行われる。このようにエピタキシャル層２０を切断し、その後各素子の耐圧検査を行うことで、切断によって耐圧の低下した不良品の素子を把握することができる。その結果、樹脂封止する前に、切断によって発生した不良品を除去することができる。従って、本実施の形態１の半導体装置の製造方法によれば、製造歩留りの低下を抑制することができる半導体装置の製造方法を提供することができる。

〔その他の実施の形態〕
次に、半導体装置１の他の実施の形態における製造方法を説明する。実施の形態２および実施の形態３における半導体装置１の製造方法は、実施の形態１における半導体装置１の製造方法と基本的には同様の工程を有する。しかしながら、実施の形態２においては、工程（Ｓ７０）が異なっている。また、実施の形態３においては、工程（Ｓ５０）〜（Ｓ７０）が異なっている。以下、実施の形態１の場合とは異なる点について説明する。

（実施の形態２）
実施の形態２における半導体装置１の製造方法の溝を設ける工程（Ｓ３０）では、図１１を参照して、第１のブレード９１により実施の形態１と同様に切削して、溝１０４が設けられる。そして、素子を分離する工程（Ｓ７０）では、図１２を参照して、第１のブレード９１の厚みよりも厚みの薄い第２のブレード９２により切削して、溝１０５を設け、複数の素子を分離する。より具体的には、図１１を参照して、工程（Ｓ３０）では、厚みＭ_１を有する第１のブレード９１により、隣り合う各素子の間の領域を厚み方向に切削して、溝１０４が設けられる。溝１０４は、エピタキシャル層２０側から厚み方向にエピタキシャル層２０を貫通し、エピタキシャル層２０の厚みを超えて凹み、半導体基板１０にまで到達するように設けられる。溝１０４の半導体基板１０の側壁面１３から側壁面１５までの幅Ｗ_１は、第１のブレード９１の厚みＭ_１に対応した幅を有する。

図１２を参照して、工程（Ｓ７０）では、厚みＭ_２を有する第２のブレード９２により、溝１０４に沿って隣り合う各素子同士を切り離すように厚み方向に切削して、溝１０５が設けられる。そして、第２のブレード９２により、厚み方向に更に切断して、素子を分離する。なお、溝１０５は、半導体基板１０の側壁面１６と、底面１７と、側壁面１８により規定される。また、溝１０５の半導体基板１０の側壁面１６から側壁面１８までの幅Ｗ_２は、第２のブレード９２の厚みＭ_２に対応した幅を有する。このため、幅Ｗ_２は、幅Ｗ_１よりも小さく設けられる。このようにすることで、第１のブレード９１により設けた溝１０４に、第２のブレード９２が接触することを抑制することができる。その結果、素子を分離する工程において、エピタキシャル層２０に割れや欠けが生ずることをさらに抑制することができる。

図１３は、実施の形態２における半導体装置１の断面模式図である。図１３を参照して、半導体装置１は、半導体基板１０と、エピタキシャル層２０と、表面電極３０と、裏面電極３１と、を備える。半導体基板１０は、第１の主面１１、および第１の主面１１とは反対側に位置する第２の主面１２を有する。エピタキシャル層２０は、半導体基板１０の第１の主面１１上に設けられる。エピタキシャル層２０は、第１の主面２１と、第２の主面２２とを有する。表面電極３０は、エピタキシャル層２０の第１の主面２１上に設けられる。裏面電極３１は、半導体基板１０の第２の主面１２に設けられる。半導体基板１０を厚み方向に切断した時の断面において、半導体基板１０は、第１領域１０２と、第２領域１０１と、を含む。第１領域１０２は、半導体基板１０の厚み方向に垂直な方向に延びる第１の幅Ｗ_３を有する。第２領域１０１は、第１領域１０２から見てエピタキシャル層２０とは反対側に配置され、第１領域１０２よりも幅が広い第２の幅Ｗ_４を有する。半導体装置１は、エピタキシャル層２０側から半導体基板１０に達するまでの厚み方向の深さＬ_１に対応する半導体基板１０の位置に段差１０６を有する。

（実施の形態３）
図１４は、実施の形態３における半導体装置１の製造方法の概略を示すフローチャートである。図１４を参照して、半導体ウエハ２を準備する工程（Ｔ１０）、表面電極を設ける工程（Ｔ２０）、溝を設ける工程（Ｔ３０）、素子の耐圧を検査する工程（Ｔ４０）は、実施の形態１と基本的には同様に実施される。

図１５は、隣り合う素子の間に溝１０３が設けられた半導体ウエハ２を厚み方向に切断した時の断面を示す概略断面図である。図１５を参照して、工程（Ｔ３０）では、エピタキシャル層２０の第１の主面２１から半導体基板１０の底面１４に至る溝１０３の深さＬ_４は、実施の形態１において設けられる溝１０３の深さＬ_１よりも深く設けられる。

実施の形態３においては、素子の耐圧を検査する工程（Ｔ４０）の後、半導体ウエハ２を保持する保持部材を貼り合わされる工程（Ｔ５０）が実施される。図１６は、半導体ウエハ２を保持する保持部材が貼り合わされた半導体ウエハ２を厚み方向に切断した時の断面を示す概略断面図である。図１６を参照して、工程（Ｔ５０）では、半導体ウエハ２の表面電極３０ａ、３０ｂおよび３０ｃに保持部材７０が貼り合わされる。保持部材７０は、例えばシリコン基板およびサファイヤ基板等の半導体基板、または粘着テープ等を用いることができる。

次に、半導体ウエハ２の裏面を研削し素子を分離する工程（Ｔ６０）が実施される。図１７は、半導体ウエハ２の裏面を研削して素子を分離し、複数の半導体装置１に分離された状態を示す概略断面図である。図１７は、複数の半導体装置１を厚み方向に切断した時の断面を示す。図１６および図１７を参照して、工程（Ｔ６０）では、半導体基板１０の第２の主面１２が研削される。より具体的には、バックグラインド工程により半導体基板１０が研削される。このようにすることで、半導体基板１０の厚みを薄くすることができる。そして、溝１０３に達するまで半導体基板１０を研削して、素子を分離する。なお、溝１０３の深さＬ_４を超えるように半導体基板１０の第２の主面１２を研削するようにしてもよい。このように保持部材７０を半導体ウエハ２に貼り合わせることで、半導体ウエハ２の裏面を研削する際に、半導体ウエハ２を固定し、半導体ウエハ２の裏面の研削を容易にすることができる。また、素子を分離する際に半導体基板１０を切断する必要がなく、エピタキシャル層２０に割れや欠けが生ずることをさらに抑制することができる。

上記の実施の形態２および実施の形態３の半導体装置１の製造方法においても、製造歩留りの低下を抑制することができる半導体装置１の製造方法を提供することができる。

今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本願の半導体装置の製造方法は、製造歩留りの低下を抑制することが求められる半導体装置の製造方法に、特に有利に適用される。

１ 半導体装置
２ 半導体ウエハ
１０ 半導体基板
１０ａ 半導体基板
１０ｂ 半導体基板
１０ｃ 半導体基板
１１ 第１の主面
１２ 第２の主面
１３ 側壁面
１４ 底面
１５ 側壁面
１６ 側壁面
１７ 底面
１８ 側壁面
２０ エピタキシャル層
２０ａ エピタキシャル層
２０ｂ エピタキシャル層
２０ｃ エピタキシャル層
２１ 第１の主面
２２ 第２の主面
２３ 側壁面
２４ 側壁面
３０ 表面電極
３０ａ 表面電極
３０ｂ 表面電極
３０ｃ 表面電極
３１ 裏面電極
３１ａ 裏面電極
３１ｂ 裏面電極
３１ｃ 裏面電極
４０ 絶縁液
５０ ステージ
６１ 第１のプローブ
６２ 第２のプローブ
６３ 配線
７０ 保持部材
８０ 電圧印可部
９１ 第１のブレード
９２ 第２のブレード
１０１ 第２領域
１０２ 第１領域
１０３ 溝
１０４ 溝
１０５ 溝
１０６ 段差

Claims (9)

1. 半導体基板および前記半導体基板上に設けられたエピタキシャル層を含む半導体ウエハを準備する工程と、
   前記エピタキシャル層のうちの前記半導体基板が位置する側と反対側に位置する第１の主面上に複数の電極を設けて、複数の素子を設ける工程と、
   隣り合う各前記素子の間に、前記第１の主面側から前記半導体基板にまで到達する溝を設ける工程と、
   前記溝によって分離された各前記素子の耐圧を検査する工程と、
   各前記素子の耐圧を検査する工程の後に、複数の前記素子をそれぞれ分離する工程と、を備える、半導体装置の製造方法。
2. 複数の前記素子をそれぞれ分離する工程は、前記溝に沿って前記半導体基板を切断する工程を含む、請求項１に記載の半導体装置の製造方法。
3. 前記溝を設ける工程は、第１のブレードを用いて隣り合う各前記素子の間の領域を切削する工程を含み、
   複数の前記素子をそれぞれ分離する工程は、前記第１のブレードの厚みよりも厚みの薄い第２のブレードを用い、前記溝に沿って隣り合う各前記素子同士を切り離すようにして、前記半導体基板を切削する工程を含む、請求項１または請求項２に記載の半導体装置の製造方法。
4. 複数の前記素子をそれぞれ分離する工程は、前記半導体基板のうち前記エピタキシャル層が設けられた面とは反対側の面から前記溝に到達するまで前記半導体基板を研削する工程を含む、請求項１または請求項２に記載の半導体装置の製造方法。
5. 前記半導体ウエハを配置する導電性を有するステージと、
   前記電極と当接される第１のプローブと、
   前記ステージと当接される第２のプローブと、を含む耐圧検査装置を準備する工程をさらに備え、
   前記素子の耐圧を検査する工程は、前記半導体基板のうち前記エピタキシャル層が設けられた面とは反対側の面を前記ステージに当接させた状態で、前記第１のプローブを前記電極に当接し、前記第２のプローブを前記ステージに当接し、前記電極および前記半導体ウエハを覆うように絶縁液を配置し、前記第１のプローブと前記第２のプローブとの間に電圧を印可して、前記第１のプローブと前記第２のプローブとの間を流れる電流を測定する工程を含む、請求項１〜請求項４のいずれか１項に記載の半導体装置の製造方法。
6. 前記素子の耐圧を検査する工程では、前記第１のプローブと前記第２のプローブとの間に６００Ｖ以上の電圧を印可する、請求項５に記載の半導体装置の製造方法。
7. 前記溝の深さは、１００μｍ以上２００μｍ以下である、請求項１〜請求項６のいずれか１項に記載の半導体装置の製造方法。
8. 前記半導体ウエハは、炭化珪素からなる、請求項１〜請求項７のいずれか１項に記載の半導体装置の製造方法。
9. 第１の主面、および前記第１の主面とは反対側に位置する第２の主面を有する半導体基板と、
   前記第１の主面上に設けられたエピタキシャル層と、
   前記エピタキシャル層上に設けられた電極と、
   を備え、
   前記半導体基板を厚み方向に切断した時の断面において、前記半導体基板は、前記半導体基板の厚み方向に垂直な方向に延びる第１の幅を有する第１領域と、前記第１領域から見て前記エピタキシャル層とは反対側に配置され、前記第１領域よりも幅が広い第２の幅を有する第２領域とを含む、半導体装置。

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