JP2011009503A - デバイス搭載ウェーハ、デバイスチップ、デバイスチップの製造方法 - Google Patents

Abstract

【課題】張り合わせウェーハであっても、その上に形成された各デバイスをオンウェーハ状態で確実に通電検査を行うことができるデバイス搭載ウェーハの提供、オンウェーハ状態での通電検査を確実に行うことができるデバイスチップ及びデバイスチップの製造方法の提供を課題とする。
【解決手段】支持基板用ウェーハ１１に張り合わせ界面１４を介して半導体層１２を張り合わせた張り合わせウェーハを用い、スクライブライン１０ａで区分された複数のチップ領域１０ｂにそれぞれ半導体デバイス１３を構成してなるデバイス搭載ウェーハ１０であって、前記スクライブライン１０ａに沿って前記張り合わせ界面１４を越える深さの電気的隔離溝１５を形成することで、前記各半導体デバイス１３を電気的に分離独立させた状態に構成してある。
【選択図】 図２

Description

本発明は、デバイスをウェーハ表面に形成したデバイス搭載ウェーハ、該デバイス搭載ウェーハを用いて得られるデバイスチップ、そのデバイスチップの製造方法に関する。

従来、例えば半導体スイッチング素子を半導体層上に製作する場合、ウェーハ上にデバイスの構築が完了した段階、即ちデバイス搭載状態のウェーハに対して、プローバなどのウェーハ検査装置を用いて電気的検査を行い、良好なデバイスのみをパッケージすることが一般的に行われている。
その一方、張り合わせ構造をもつウェーハの場合には、該張り合わせウェーハ上に縦型のデバイスを構築した後に、オンウェーハ通電検査を行っても、各デバイスが良好に構築されているか否かの判断ができないという問題があった。即ち、デバイスのオンウェーハ検査がうまくいかないという問題があった。

図６を用いて、上記張り合わせ構造をもつウェーハ上に構築されるデバイスのオンウェーハ通電検査がうまくいかない原因を説明する。
図６において、デバイス搭載ウェーハ１が、プローバ２の検査ステージ２ａ上に配置されている。デバイス搭載ウェーハ１は、支持基板用ウェーハ１ａの上に張り合わされてなる半導体層１ｂを有し、その半導体層１ｂの各チップ領域にデバイス１ｃが構築されている。プローバ２によるオンウェーハ通電検査は、プローバ２の触針２ｂを個々のデバイス１ｃに当て、前記検査ステージ２ａとの間での通電性の有無をもって行う。そして支持基板用ウェーハ１ａが導電性の場合は、通電があると良品、通電がないと不良品とされる。
しかしながら、当該検査に係るデバイス１ｃの領域下の張り合わせが部分１ｄに張り合わせ不良ｆがある場合は、本来なら通電が行われず、不良品と判定されるべきところ、電流が他のデバイス領域を矢符ｇに示す如く回り込んで通電されることが生じ、結果として良品と判定されてしまう。このため、各デバイスがチップ化され且つパッケージ化された後に不良品と判定されることが生じていた。

上記のように張り合わせ構造をもつウェーハ（基板）上に構築されるデバイスの場合、それらのオンウェーハ通電検査が適正にできないことから、従来はデバイスを搭載したウェーハをダイシングしてチップ化し、各デバイスチップを最終製品までパッケージ化した後に通電検査を行っていた。
従って張り合わせウェーハ（基板）を用いたデバイスチップには、不良品が取り除かれることなく混在しており、またその不良品チップがそのままパッケージ工程に流れるという問題あった。

オンウェーハでの検査を前提とした半導体デバイス、オンウェーハでのプローブテスト方法についての先行発明としては、特開平１０−１６０８０６号が開示されている。
また張り合わせウェーハを用いたデバイスチップやその製造方法についての先行発明としては、特開２００３−２０９２５９号が開示されている。

特開平１０−１６０８０６号公報 特開２００３−２０９２５９号公報

しかしながら上記特許文献１の発明は、オンウェーハでの通電検査を少ないプローブ数のプローブカードで効率よく行えるようにした半導体デバイス、及びそのプローブテスト方法であって、オンウェーハ検査を正確に行うことを目的及び作用効果とするものではない。
また上記特許文献２の発明は、貼り合わせウェーハ上に構成したデバイスをチップ毎に、容易に劈開するために、劈開容易な結晶軸方向をスクライブラインに合わせ、またスクライブラインに沿って溝（１５）を形成するようにしたものであって、張り合わせウェーハ上のデバイスをオンウェーハ状態で検査することを目的及び作用効果として構成されたものではない。また前記溝（１５）は、劈開を容易にするためのものであっても、各デバイスの電気的独立性を確保するための手段として開示されたものではない。よって溝（１５）は必ずしも支持基板まで達する必要がなく、更にデバイス形成層（素子形成層（１Ａ））が薄い場合には溝（１５）自体も不要とすることができるものであった。
即ち上記特許文献１、２の発明は、オンウェーハ状態でデバイスの検査ができるようなデバイス搭載ウェーハを提供するものではなく、またオンウェーハ状態でのデバイス検査を経ることができるデバイスチップや、その製造方法を提供するものでもなかった。

そこで本発明は上記従来技術における問題点を解消し、張り合わせウェーハであっても、その上に形成された各デバイスをオンウェーハ状態で確実に通電検査を行うことができるデバイス搭載ウェーハの提供、オンウェーハ状態での通電検査を確実に行うことができるデバイスチップ及びデバイスチップの製造方法の提供を課題とする。

上記課題を解決する本発明のデバイス搭載ウェーハは、支持基板用ウェーハに張り合わせ界面を介して半導体層を張り合わせた張り合わせウェーハを用い、スクライブラインで区分された複数のチップ領域にそれぞれ半導体デバイスを構成してなるデバイス搭載ウェーハであって、前記スクライブラインに沿って前記張り合わせ界面を越える深さの電気的隔離溝を形成することで、前記各半導体デバイスを電気的に分離独立させた状態に構成してあることを第１の特徴としている。
また本発明のデバイス搭載ウェーハは、上記第１の特徴に加えて、電気的隔離溝を、張り合わせ界面を越えて支持基板内に深く切り込まれた切り込み溝として兼用形成することで、該切り込み溝に沿った各チップ領域毎の割り分けを可能に構成してあることを第２の特徴としている。
また本発明のデバイスチップは、上記第１又は第２の特徴に記載のデバイス搭載ウェーハを、電気的隔離溝に沿って分離してあることを第３の特徴としている。
また本発明のデバイスチップの製造方法は、上記第１又は第２の特徴に記載のデバイス搭載ウェーハを用い、各チップ領域に構成された半導体デバイスと張り合わせ界面を介した支持基板用ウェーハとの間の通電検査による各半導体デバイスの不良品検査を行った後、前記デバイス搭載ウェーハを電気的隔離溝に沿って分離することを第４の特徴としている。

上記第１の特徴によるデバイス搭載ウェーハによれば、スクライブラインに沿って張り合わせ界面を越える深さの電気的隔離溝を形成することで、各半導体デバイスを電気的に分離独立させた状態に構成してあるので、
プローバ等を用いてオンウェーハ通電検査を行う際に、隣接するチップ領域を迂回する迂回電流を完全に遮断することができる。よって、張り合わせウェーハであっても、個々のチップ領域に形成された各デバイス毎の良、不良をオンウェーハ状態で確実に、正確に検査することができる。

上記第２の特徴によるデバイス搭載ウェーハによれば、上記第１の特徴による作用効果に加えて、電気的隔離溝を、張り合わせ界面を越えて支持基板用ウェーハ内に深く切り込まれた切り込み溝として兼用形成することで、該切り込み溝に沿った各チップ領域毎の割り分けを可能に構成してあるので、
オンウェーハ通電検査を可能とする電気的隔離溝をデバイスチップ割り分け用の切り込み溝としても利用することができ、刃物を用いることなくデバイスチップに割り分けることができるデバイス搭載ウェーハを提供することができる。

上記第３の特徴によるデバイスチップによれば、上記第１又は第２の特徴に記載のデバイス搭載ウェーハを、電気的隔離溝に沿って分離してあるので、
オンウェーハ状態での検査を経て不良品を含まない良品としてのデバイスチップを提供することができる。従ってパッケージ後の商品歩留まりを上げることができる。

上記第４の特徴によるデバイスチップの製造方法によれば、上記第１又は第２の特徴に記載のデバイス搭載ウェーハを用い、各チップ領域に構成された半導体デバイスと張り合わせ界面を介した支持基板用ウェーハとの間の通電検査による各半導体デバイスの不良品検査を行った後、前記デバイス搭載ウェーハを電気的隔離溝に沿って分離するようにしているので、
不良品を取り除いた良品のみのデバイスチップを容易に提供することができる。また不良品の除去をオンウェーハ状態で早い工程において行うことができるので、歩留まりの向上を図ることができる。また張り合わせ界面を越える深さの電気的隔離溝或いは更に電気的隔離溝を兼ねた切り込み溝に沿って分離するようにしているので、デバイス搭載ウェーハからのデバイスチップの分離、製造を容易、確実に行うことができる。

本発明のデバイス搭載ウェーハによれば、張り合わせウェーハであっても、その上に形成された各デバイスをオンウェーハ状態で確実に通電検査を行うことができる。
また本発明のデバイスチップによれば、オンウェーハ状態での通電検査を経て不良品を含まない良品としてのデバイスチップを提供することが可能となる。
また本発明のデバイスチップの製造方法によれば、オンウェーハ状態での通電検査を経て不良品を含まない良品としてのデバイスチップを製造することができる。

本発明の第１実施形態に係るデバイス搭載ウェーハの全体を示す斜視図である。 本発明の第１実施形態に係るデバイス搭載ウェーハの断面図である。 本発明の第２実施形態に係るデバイス搭載ウェーハの断面図である。 本発明の第３実施形態に係るデバイス搭載ウェーハの断面図である。 プローバを用いたデバイスのオンウェーハ通電検査を説明する図である。 プローバを用いた従来のデバイスのオンウェーハ通電検査を説明する図である。

以下の図面を参照して、本発明のデバイス搭載ウェーハ、デバイスチップ、デバイスチップの製造方法についての実施の形態を説明し、本発明の理解に供する。しかし、以下の説明は本発明の実施形態であって、特許請求の範囲に記載の内容を限定するものではない。

図１、図２を参照して、本発明の第１実施形態に係るデバイス搭載ウェーハ１０は、スクライブライン１０ａで複数のチップ領域１０ｂに区分されている。そして各チップ領域１０ｂには半導体デバイス１３が能動層として構成されている。
前記デバイス搭載ウェーハ１０は、張り合わせウェーハを用いて構成されている。張り合わせ基板は、支持基板用ウェーハ１１に対して張り合わせ界面１４を介して半導体層１２を張り合わせたものである。そしてこの張り合わせウェーハの前記半導体層１２に複数の半導体デバイス１３を積層して構成し、各半導体デバイス１３の境界をスクライブライン１０ａで区分することで各チップ領域１０ｂとしている。
本実施形態では、スクライブライン１０ａで区分される各チップ領域１０ｂの平面形状は正方形状乃至長方形状となる。

本実施形態では、各チップ領域１０ｂを区分するスクライブライン１０ａに沿って、前記張り合わせ界面１４を越える深さの電気的隔離溝１５を形成することで、各半導体デバイス１３を電気的に分離独立させた状態に構成している。
張り合わせ界面１４を越える深さの電気的隔離溝１５の形成は、前記スクライブライン１０ａを形成する際に、同時に形成することができる。この場合には、電気的隔離溝１５がスクライブライン１０ａを兼ねることになる。勿論、スクライブライン１０ａの形成と電気的隔離溝１５の形成を別工程とすることも可能である。
電気的隔離溝１５を張り合わせ界面１４を越える深さに形成することで、各半導体デバイス１３を相互に電気的に隔離することができ、よって各半導体デバイス１３を電気的に分離独立した状態にすることができ、後述するオンウェーハ通電検査による結果が信用のおけるものとなる。

上記において、支持基板用ウェーハ１１として導電性のウェーハを用いることができる。導電性の支持基板用ウェーハ１１としては、例えばシリコン、炭化珪素、砒化ガリウム、窒化ガリウム、モリブデン等の金属を用いることができる。また支持基板用ウェーハ１１として絶縁性ウェーハを用いることができる。絶縁性の支持基板用ウェーハ１１としては、例えば窒化アルミニウム、窒化硼素、窒化珪素、炭化珪素、砒化ガリウム、サファイヤ、石英を用いることができる。
また上記において、半導体層１２としては、例えばシリコン、炭化珪素、窒化ガリウムを用いることができる。

前記支持基板用ウェーハ１１と半導体層１２との張り合わせは、接着剤を用いた貼り合わせの他、半田等の低融点材を用いたリメルト処理による貼り合わせ、拡散接合や圧接等の溶融を伴わない接合、その他、少なくとも従来公知の貼り合わせや接合を含むものとする。
この場合、支持基板用ウェーハ１１として導電性のウェーハを用いる場合、前記接着剤等の介在材料には導電性の材料を用い、これによって前記張り合わせ界面１４が通電状態になるようにする。また支持基板用ウェーハ１１として絶縁性のウェーハを用いる場合は、介在材料には絶縁性材料を用い、前記張り合わせ界面１４も絶縁状態となるようにするのが好ましい。

前記半導体層１２に構成される半導体デバイス１３の作製は、少なくとも従来公知の種々の素子形成手段、例えばウェーハの酸化、フォトレジスト塗布、露光、パターン形成、エッチング、イオン注入、拡散、スパッタリング等の物理的、化学的、機械的手段を用いることができる。
半導体デバイス１３の種類は、例えばスイッチッチング素子とすることができるが、その他、少なくとも従来公知の種々の機能を果たす半導体素子を含むものとする。

前記デバイス搭載ウェーハ１０の大きさを２インチとし、そこにチップ領域１０ｂを例えば３００個（半導体デバイス１３を３００個）形成する場合には、スクライブライン１０ａを兼ねる電気的隔離溝１５を縦、横それぞれ２０本形成する。そして、そのときの電気的隔離溝１５の溝幅は２０〜８０μｍｍとすることができる。

図３を参照して、本発明の第２実施形態に係るデバイス搭載ウェーハ２０を説明する。
本デバイス搭載ウェーハ２０は、支持基板用ウェーハ２１、第１半導体層２２ａと第２半導体層２２ｂからなる半導体層２２、半導体デバイス２３を有する。各半導体デバイス２３はスクライブライン２０ａで区分された各チップ領域２０ｂに構成されている。スクライブライン２０ａに沿って電気的隔離溝２５が形成されている。
支持基板用ウェーハ２１と半導体層２２とは張り合わせ界面２４を介して張り合わされている。
本第２実施形態に係るデバイス搭載ウェーハ２０は、要するに半導体層２２を多層にした例を示すものである。この点を除き、上述の第１実施形態に係るデバイス搭載ウェーハ１０とその構成、作用効果は同じであると言える。符号１０〜１５で表した第１実施形態の各部材に対し、対応する第２実施例の部材を符号２０〜２５で表した。十の位を除いて同じ符号をもつ部材は、同一若しくは同じ機能をもつ部材である。
半導体層２２は第１半導体層２２ａと第２半導体層２２ｂとを張り合わせ部２２ｃを介して張り合わせて構成している。勿論、３層以上を張り合わせて半導体層２２とすることも可能である。本発明は、そのような多層張り合わせ半導体層を用いたものも発明の技術的範囲に属するものとする。
前記半導体デバイス２３は、第１半導体層２２ａから第２半導体層２２ｂに亘って縦方向に構成されている。よってまた、前記電気的隔離溝２５は、第１半導体層２２ａ、張り合わせ部２２ｃ、第２半導体層２２ｂを経て、張り合わせ界面２４を越える深さ、即ち支持基板用ウェーハ２１内に至る深さに構成されている。

図４を参照して、本発明の第３実施形態に係るデバイス搭載ウェーハ３０を説明する。
本デバイス搭載ウェーハ３０は、電気的隔離溝３５において異なる他は、上記第１実施形態に係るデバイス搭載ウェーハ１０と同じ構成、作用効果をもつ。即ち、支持基板用ウェーハ３１、半導体層３２、半導体デバイス３３、張り合わせ界面３４、スクライブライン３０ａ、チップ領域３０ｂを備える。これらの各部材、要素は、それぞれ第１実施形態における支持基板用ウェーハ１１、半導体層１２、半導体デバイス１３、張り合わせ界面１４、スクライブライン１０ａ、チップ領域１０ｂに対応する。
第３実施形態において、電気的隔離溝３５は、張り合わせ界面３４を越えて支持基板用ウェーハ３１内に深く切り込まれた切り込み溝３５として兼用形成されている。
ここで「深く」とは、各チップ領域３０ｂを刃物を用いることなく割り分けできる深さを意味するものとする。具体的には、支持基板用ウェーハ３１の厚みの１／３以上とする。
本実施形態では「切り込まれた」状態の切り込み溝３５とすることで、溝底から容易に割れが発生して下方に伝播しやすい構成にしている。これによって、オンウェーハ状態での通電検査が確実に行えることに加えて、後工程における各チップ領域３０ｂの割り分けが、刃物なしで、容易、確実に行うことができる。

図５を参照して、本発明のデバイス搭載ウェーハにおける半導デバイスのオンウェーハ通電検査を説明する。
図５においては、第１実施形態に係るデバイス搭載ウェーハ１０の各半導体デバイス１３のオンウェーハ通電検査を示しているが、第２実施形態に係るデバイス搭載ウェーハ２０、第３実施形態に係るデバイス搭載ウェーハ３０の場合にも同様に行える。
オンウェーハ通電検査は、プローバ２の検査ステージ２ａ上にデバイス搭載ウェーハ１０を置き、プローバ２の触針２ｂを個々の半導体デバイス１３に順次当て、前記検査ステージ２ａとの間での通電性の有無をもって行う。
支持基板用ウェーハ１１が導電性の場合は、通電があると良品、通電がないと不良品とされる。また支持基板用ウェーハ１１が絶縁性の場合は、通電がなければ良品、通電があると不良品とされる。
張り合わせ界面１４がある張り合わせウェーハの場合、不良品の中に張り合わせ不良による不良品が存在する。にもかかわらず、従来は張り合わせ不良品が良品と判定される場合があった。その理由は上記背景技術の欄において記述したが、張り合わせ不良部の周囲から迂回電流が流れるためである。
本発明では、張り合わせ界面１４を越えて支持基板用ウェーハ１０に至る電気的隔離溝１５を、各半導体デバイス１３が構成されたチップ領域１０ｂの周囲を取り囲むようにして配置するようにしている。このため各チップ領域１０ｂが相互に、確実に電気的に分離独立した状態にされることとなり、張り合わせ不良による半導体デバイスの不良をも誤判断することなくオンウェーハ通電検査を行うことが可能となった。勿論、このことは第２、第３実施形態についても同様に言えることである。

以上のように、本発明では電気的隔離溝１５、２５、３５を形成することで、各半導体デバイス１３、２３、３３を、相互に電気的に隔離して、分離独立させた状態に構成することで、オンウェーハ状態での通電検査が行え、その時点で不良の半導体デバイス１３、２３、３３を検出することが可能となった。従って、その後の工程において、デバイス搭載ウェーハ１０、２０、３０を前記電気的隔離溝１５、２５、３５に沿って分離することで、各半導体デバイス１３、２３、３３をチップ化することができると共に、その時点で、不良な半導体デバイス１３、２３、３３を不良品チップとして排除することができる。

本発明は、以上のようなオンウェーハ通電検査を可能とする電気的隔離溝１５、２５、３５を備えたデバイス搭載ウェーハ１０、２０、３０を、前記電気的隔離溝１５、２５、３５に沿って分離してなるデバイスチップを含む。
この本発明のデバイスチップには張り合わせ界面１４、２４、３４が含まれ、また前記電気的隔離溝１５、２５、３５の痕跡が残されている。
本発明のデバイスチップの場合は、オンウェーハ状態での不良品検査が可能であるので、容易、確実に不良品のデバイスチップを取り除いて、良品のみのデバイスチップとすることができる。よってまた、良品のデバイスチップだけを、パッケージ工程を経て製品化することができる。
第３実施形態に係るデバイス搭載ウェーハ３０を用いたデバイスチップの場合は、デバイス搭載ウェーハ３０の電気的隔離溝が切り込み溝３５として兼用して形成されているので、該切り込み溝３５に沿って分離されたデバイスチップということになる。従って、このデバイスチップは刃物を使用せずに割り分けられたチップとなる。

以上の説明から明らかなように、本発明のデバイスチップは、上記本発明のデバイス搭載ウェーハを用いて製造することができる。そのような製造方法も本発明に含む。
即ち、本発明のデバイスチップの製造方法は、本発明のデバイス搭載ウェーハ１０、２０．３０を用い、このデバイス搭載ウェーハ１０、２０、３０の各チップ領域１０ｂ、２０ｂ、３０ｂに構成された半導体デバイス１３、２３、３３と張り合わせ界面１４、２４、３４を介した支持基板用ウェーハ１１、２１、３１との間の通電検査による各半導体デバイス１３、２３、３３の不良品検査を行った後、前記デバイス搭載ウェーハ１０、２０、３０を電気的隔離溝１５、２５、３５に沿って分離して、デバイスチップを製造する。
本発明のデバイスチップの製造方法によれば、張り合わせウェーハを用いた場合においても、半導体デバイスのオンウェーハ状態での通電検査において、不良品のデバイスチップになるものを確実に検出することができる。このため、その後に得られるデバイスチップから前記不良デバイスを確実に取り除くことができる。よってまた、良品のみのデバイスチップを用いて、その後の工程を材料、時間等の無駄なく、歩留まりよく製品化を行うことができる。

本発明のデバイス搭載ウェーハ、デバイスチップ、デバイスチップの製造方法によれば、張り合わせウェーハを用いたデバイスのオンウェーハ通電検査を容易、確実に行うことができ、半導体部品、半導体製品、電子部品、電子製品の製造業を中心とした分野における産業上の利用性が高い。

１０、２０、３０ デバイス搭載ウェーハ
１０ａ、２０ａ、３０ａ スクライブライン
１０ｂ、２０ｂ、３０ｂ チップ領域
１１、２１、３１ 支持基板用ウェーハ
１２、２２、３２ 半導体層
１３、２３、３３ 半導体デバイス
１４、２４、３４ 張り合わせ界面
１５、２５ 電気的隔離溝
２２ａ 第１半導体層
２２ｂ 第２半導体層
２２ｃ 張り合わせ部
３５ 切り込み溝
２ プローバ
２ａ ステージ
２ｃ 触針

Claims (4)

1. 支持基板用ウェーハに張り合わせ界面を介して半導体層を張り合わせた張り合わせウェーハを用い、スクライブラインで区分された複数のチップ領域にそれぞれ半導体デバイスを構成してなるデバイス搭載ウェーハであって、前記スクライブラインに沿って前記張り合わせ界面を越える深さの電気的隔離溝を形成することで、前記各半導体デバイスを電気的に分離独立させた状態に構成してあることを特徴とするデバイス搭載ウェーハ。
2. 電気的隔離溝を、張り合わせ界面を越えて支持基板用ウェーハ内に深く切り込まれた切り込み溝として兼用形成することで、該切り込み溝に沿った各チップ領域毎の割り分けを可能に構成してあることを特徴とする請求項１に記載のデバイス搭載ウェーハ。
3. 請求項１又は２に記載のデバイス搭載ウェーハを、電気的隔離溝に沿って分離してあることを特徴とするデバイスチップ。
4. 請求項１又は２に記載のデバイス搭載ウェーハを用い、各チップ領域に構成された半導体デバイスと張り合わせ界面を介した支持基板用ウェーハとの間の通電検査による各半導体デバイスの不良品検査を行った後、前記デバイス搭載ウェーハを電気的隔離溝に沿って分離することを特徴とするデバイスチップの製造方法。

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