KR20200109659A - 반도체 패키지, 반도체 패키지용 버퍼 웨이퍼 및 반도체 패키지 제조 방법 - Google Patents

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KR20200109659A
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semiconductor package
detection line
package
wafer
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정찬희
서현기
이주형
임재길
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삼성전자주식회사
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Abstract

반도체 패키지, 반도체 패키지용 버퍼 웨이퍼 및 반도체 패키지 제조 방법이 제공된다. 상기 반도체 패키지는 상면 및 하면을 포함하는 버퍼 웨이퍼, 상기 상면 상에 복수의 칩이 적층되는 적층 구조체, 상기 상면 상에 상기 적층 구조체의 외곽에서 형성되고, 상기 버퍼 웨이퍼의 단부로 연장되는 제1 크랙 검사 라인 및 상기 적층 구조체, 상기 제1 크랙 검사 라인 및 상기 상면을 덮는 몰드층을 포함한다.

Description

반도체 패키지, 반도체 패키지용 버퍼 웨이퍼 및 반도체 패키지 제조 방법{Semiconductor package, buffer wafer for semiconductor package, and method of manufacturing semiconductor package}
본 발명은 반도체 패키지, 반도체 패키지용 버퍼 웨이퍼 및 반도체 패키지 제조 방법에 관한 것이다.
반도체 패키지(Package) 조립 공정 중에 웨이퍼(Wafer)에서 미세 크랙(Crack)이 발생될 수 있다. 이러한 크랙은 시간이 지남에 따라 진전되어 반도체 칩 및 반도체 패키지의 품질 및 신뢰성 문제를 발생시킬 수 있다.
기존에서는 크랙을 검출하기 위해 웨이퍼 단계에서 각각의 칩 별로 형성된 CDC(Chipping Detect Circuit)등의 회로를 구성하여 신호가 일정한 시간 안에 돌아오지 않으면 크랙이 발생되었다고 판단하고 있다.
그런데, 이러한 방식은 CoW(Chip on Wafer) 공정 및 그 전의 공정을 이미 진행한 상태에서 크랙을 검출하므로 CoW(Chip on Wafer) 공정 및 그 전의 공정에서 발생된 크랙을 미리 검출할 수 없다는 문제가 있다.
따라서, 웨이퍼 레벨에서 간단하게 크랙을 검출할 수 있는 기술이 필요한 실정이다.
본 발명이 해결하려는 과제는 웨이퍼 레벨에서 미리 빠르게 크랙 유무를 검출할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 웨이퍼 레벨에서 미리 빠르게 크랙 유무를 검출할 수 있는 반도체 패키지용 버퍼 웨이퍼를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는 웨이퍼 레벨에서 미리 빠르게 크랙 유무를 검출할 수 있는 반도체 패키지 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 상면 및 하면을 포함하는 버퍼 웨이퍼, 상기 상면 상에 복수의 칩이 적층되는 적층 구조체, 상기 상면 상에 상기 적층 구조체의 외곽에서 형성되고, 상기 버퍼 웨이퍼의 단부로 연장되는 제1 크랙 검사 라인 및 상기 적층 구조체, 상기 제1 크랙 검사 라인 및 상기 상면을 덮는 몰드층을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는 스크라이브 라인(scribe line)에 의해서 정의되는 복수의 패키지 영역을 포함하는 버퍼 웨이퍼로서, 상기 복수의 패키지 영역은 제1 및 제2 패키지 영역을 포함하는 버퍼 웨이퍼, 상기 제1 및 제2 패키지 영역 상에 각각 형성되는 제1 및 제2 적층 구조체, 상기 제1 및 제2 적층 구조체의 외곽을 따라 하나의 라인으로 형성되는 제1 크랙 검출 라인으로서, 상기 제1 크랙 검출 라인은 상기 스크라이브 라인과 교차하는 제1 크랙 검출 라인 및 상기 제1 크랙 검출 라인의 양 끝에 위치하고, 외부로 노출되는 제1 및 제2 패드를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지용 버퍼 웨이퍼는 스크라이브 라인에 의해서 정의되는 복수의 패키지 영역을 포함하되, 상기 복수의 패키지 영역에는 각각 복수의 적층 구조체가 적층되는 제1 면 및 상기 제1 면과 반대편에서 형성되고, 상기 복수의 적층 구조체와 각각 연결되는 복수의 범프가 형성되는 제2 면을 포함하되, 상기 제1 면에는, 상기 복수의 적층 구조체의 사방을 둘러싸고, 하나의 라인으로 형성되는 제1 크랙 검출 라인이 형성된다.
상기 또 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지 제조 방법은 버퍼 웨이퍼와 캐리어 웨이퍼를 글루 레이어를 통해서 서로 접착하고, 상기 버퍼 웨이퍼 상에 적층 구조체를 형성하고, 상기 적층 구조체를 덮는 몰드층을 형성하고, 상기 글루 레이어를 제거하여 상기 버퍼 웨이퍼에서 상기 캐리어 웨이퍼를 분리하는 것을 포함하되, 상기 버퍼 웨이퍼 상에 적층 구조체를 형성하는 중에 상기 버퍼 웨이퍼 상면의 제1 크랙 검출 라인을 통해서 상기 버퍼 웨이퍼의 크랙을 검출한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 평면도이다.
도 2는 도 1의 A - A'로 자른 단면도이다.
도 3은 도 1의 스크라이브 라인을 따라 다이싱된 반도체 패키지를 설명하기 위한 평면도이다.
도 4는 도 3의 B - B'로 자른 단면도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 단면도이다.
도 6은 도 5의 웨이퍼 서포팅 시스템을 다이싱한 반도체 패키지를 설명하기 위한 단면도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 평면도이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 평면도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 평면도이다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 평면도이다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 평면도이다.
도 14는 도 13의 C 부분을 확대한 평면도이다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위한 순서도이다.
도 17 내지 도 23은 본 발명의 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 24는 본 발명의 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위한 순서도이다.
이하에서, 도 1 및 도 2를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 패키지의 웨이퍼 서포팅 시스템에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 평면도이고, 도 2는 도 1의 A - A’로 자른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제1 웨이퍼 서포팅 시스템(wafer supporting system, WSS)(1000)은 버퍼 웨이퍼(100), 글루 레이어(200), 캐리어 웨이퍼(300), 범프(110), 제1 내지 제4 적층 구조체(410~440), 제1 크랙 검출 라인(120), 제1 패드(121) 및 제2 패드(122)를 포함한다.
버퍼 웨이퍼(100)는 원형 웨이퍼일 수 있다. 버퍼 웨이퍼(100)는 실리콘 웨이퍼일 수 있으나, 본 실시예가 이에 제한되는 것은 아니다. 버퍼 웨이퍼(100)는 그 상면 상에 칩이 적층된 적층 구조체가 적층되어 반도체 패키지를 구성할 수 있다.
버퍼 웨이퍼(100)는 스크라이브 라인(scribe line)(SL)에 의해서 나누어지는 복수의 패키지 영역을 포함할 수 있다. 상기 복수의 패키지 영역은 스크라이브 라인(SL)에 의해서 격자 형태로 배치될 수 있다. 상기 복수의 패키지 영역은 제1 방향(X) 및 제2 방향(Y)으로 정렬될 수 있다.
제1 방향(X)은 수평 방향 중 어느 한 방향일 수 있다. 제2 방향(Y)은 수평 방향 중 제1 방향(X)과 다른 어느 한 방향일 수 있다. 예를 들어, 제1 방향(X) 및 제2 방향(Y)은 서로 수직할 수 있다. 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 다른 방향일 수 있다. 예를 들어, 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 모두 수직한 방향일 수 있다. 따라서, 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)은 서로 오소고날(orthogonal)한 방향일 수 있다.
복수의 패키지 영역은 제1 내지 제8 패키지 영역(P1~P8)을 포함할 수 있다. 제1 내지 제8 패키지 영역(P1~P8)은 복수의 패키지 영역 중 일부일 수 있다. 제1 내지 제4 패키지 영역(P1~P4)은 서로 제1 방향(X)으로 정렬될 수 있다. 제5 내지 제8 패키지 영역(P5~P8)도 서로 제1 방향(X)으로 정렬될 수 있다.
제1 패키지 영역(P1)은 제5 패키지 영역(P5)과 제2 방향(Y)으로 정렬될 수 있다. 제2 패키지 영역(P2)은 제6 패키지 영역(P6)과 제2 방향(Y)으로 정렬될 수 있다. 제3 패키지 영역(P3)은 제7 패키지 영역(P7)과 제2 방향(Y)으로 정렬될 수 있다. 제4 패키지 영역(P4)은 제8 패키지 영역(P8)과 제2 방향(Y)으로 정렬될 수 있다.
도 1에서는, 상기 복수의 패키지 영역이 하나의 행 당 4개로 도시되었지만, 이는 예시적인 것이고, 본 발명이 이에 제한되는 것은 아니다. 즉, 상기 복수의 패키지 영역의 개수는 얼마든지 달라질 수 있다.
버퍼 웨이퍼(100)는 제1 두께(D1)를 가질 수 있다. 제1 두께(D1)는 예를 들어, 1 내지 100μm일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 버퍼 웨이퍼(100)는 캐리어 웨이퍼(300)에 비해서 상대적으로 얇을 수 있다. 이에 따라서, 버퍼 웨이퍼(100)는 제조 공정에서 크랙이 발생하거나 손상될 수 있다. 이를 방지하기 위해서 버퍼 웨이퍼(100)에 글루 레이어(200)를 통해서 캐리어 웨이퍼(300)를 결합시켜 제1 웨이퍼 서포팅 시스템(1000)을 형성할 수 있다. 이를 통해서, 버퍼 웨이퍼(100)의 내구성이 반도체 패키지 제조 공정 중에 크게 향상될 수 있다.
글루 레이어(200)는 버퍼 웨이퍼(100)의 하면에 위치할 수 있다. 글루 레이어(200)는 점착성의 반 액체로 도포되어 추후에 경화되어 캐리어 웨이퍼(300)와 버퍼 웨이퍼(100)를 본딩할 수 있다. 글루 레이어(200)는 일반적으로 고르게 도포되지만, 여러 가지 요인에 의해 고르지 못하게될 수도 있다.
캐리어 웨이퍼(300)는 버퍼 웨이퍼(100)의 아래에 글루 레이어(200)에 의해서 부착될 수 있다. 캐리어 웨이퍼(300)도 버퍼 웨이퍼(100)와 같이 원형 웨이퍼일 수 있다. 다만, 캐리어 웨이퍼(300)의 두께는 제2 두께(D2)일 수 있다. 제2 두께(D2)는 제1 두께(D1)보다 클 수 있다. 예를 들어, 제2 두께(D2)는 예를 들어, 300 내지 1000μm일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 캐리어 웨이퍼(300)는 추후에 글루 레이어(200)와 같이 제거되는 부분으로 버퍼 웨이퍼(100)의 내구성을 보조하기 위한 구성일 수 있다.
범프(110)는 버퍼 웨이퍼(100)의 하부에 위치할 수 있다. 범프(110)는 복수로서, 버퍼 웨이퍼(100)의 상부에 형성되는 제1 내지 제4 적층 구조체(410~440)와 버퍼 웨이퍼(100)의 내부를 통해서 전기적으로 연결될 수 있다. 범프(110)의 위치는 버퍼 웨이퍼(100)의 상면의 상기 복수의 패키지 영역과 각각 대응되는 버퍼 웨이퍼(100)의 하면의 영역에 각각 형성될 수 있다. 이에 따라서, 예를 들어, 제1 패키지 영역(P1)에 대응되는 영역에 형성되는 범프(110)는 제2 패키지 영역(P2)에 대응되는 영역에 형성되는 범프(110)와 서로 이격되고 절연될 수 있다.
범프(110)는 도전체를 포함하고, 글루 레이어(200)에 의해서 둘러쌓일 수 있다. 추후에 글루 레이어(200)가 제거되면 범프(110)는 외부로 노출될 수 있다.
제1 내지 제4 적층 구조체(410~440)는 각각 제1 내지 제4 패키지 영역(P1~P4)에 적층될 수 있다. 구체적으로, 제1 적층 구조체(410)는 제1 패키지 영역(P1)에 적층되고, 제2 적층 구조체(420)는 제2 패키지 영역(P2)에 적층될 수 있다. 제3 적층 구조체(430)는 제3 패키지 영역(P3)에 적층되고, 제4 적층 구조체(440)는 제4 패키지 영역(P4)에 적층될 수 있다.
제1 내지 제4 적층 구조체(410~440)는 제3 방향(Z)으로 적층된 복수의 칩들을 포함할 수 있다. 각각의 복수의 칩들은 TSV(Through Silicon Via)를 이용해서 서로 전기적으로 연결될 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
도 2에서는, 적층 구조체가 4개로 도시되었지만, 이는 예시적인 것이고, 본 발명이 이에 제한되는 것은 아니다. 즉, 상기 적층 구조체의 개수는 얼마든지 달라질 수 있다.
제1 크랙 검출 라인(120)은 버퍼 웨이퍼(100)의 상면에 형성될 수 있다. 제1 크랙 검출 라인(120)은 하나의 배선 라인일 수 있다. 제1 크랙 검출 라인(120)은 도전체를 포함할 수 있다. 제1 크랙 검출 라인(120)은 버퍼 웨이퍼(100)의 상면에서 노출될 수도 있고, 절연막에 의해서 덮일 수도 있다.
제1 크랙 검출 라인(120)은 상기 복수의 패키지 영역의 주변을 둘러싸도록 형성될 수 있다. 상기 복수의 패키지 영역이 4각형이므로 제1 크랙 검출 라인(120)은 상기 복수의 패키지 영역의 4면을 평행하게 둘러싸는 형상일 수 있다.
구체적으로, 제1 크랙 검출 라인(120)은 제1 패키지 영역(P1)과 제2 패키지 영역(P2) 사이에서, 제1 패키지 영역(P1)의 측면을 따라 제2 방향(Y)으로 연장되고, 다시 제1 방향(X)으로 꺾여서 연장되고, 이어서, 제1 패키지 영역(P1)의 측면을 따라 제2 방향(Y)으로 꺾여서 연장될 수 있다. 이에 따라서, 제1 크랙 검출 라인(120)은 제1 패키지 영역(P1)과 제2 패키지 영역(P2) 사이에서 제2 방향(Y)으로 연장된 2개의 평행한 부분을 포함할 수 있다. 상기 평행한 부분은 제1 방향(X)으로 연장된 부분에 의해서 연결될 수 있다.
제1 크랙 검출 라인(120)은 하나의 라인으로 연결되어야 하므로, 복수의 패키지 영역의 각 행의 일 측에서는 하나의 제2 방향(Y)의 라인만이 위치하고, 타 측에서는 2개의 제2 방향(Y)의 라인이 배치될 수 있다. 상기 2개의 라인은 서로 평행할 수도 있고, 아닐 수도 있다.
구체적으로, 도 1에서, 제1 패키지 영역(P1)의 좌측에는 제1 크랙 검출 라인(120)이 한 줄로 제2 방향(Y)으로 연장되고, 제4 패키지 영역(P4)의 우측에는 제1 크랙 검출 라인(120)이 두 줄로 제2 방향(Y)으로 연장될 수 있다. 물론, 상기 두 줄은 제1 방향(X)으로 연장된 부분에 의해서 연결될 수 있다.
유사하게, 제8 패키지 영역(P8)의 우측에는 제1 크랙 검출 라인(120)이 한 줄로 평행하게 연장되고, 제5 패키지 영역(P5)의 좌측에는 제1 크랙 검출 라인(120)이 두 줄로 평행하게 연장될 수 있다. 물론, 상기 두 줄은 제1 방향(X)으로 연장된 부분에 의해서 연결될 수 있다.
이렇듯, 두 줄로 평행하게 연장된 부분은 복수의 패키지 영역의 인접한 각 행에서 좌측, 우측의 순서로 교대로 배치될 수 있다. 즉, 제1 내지 제4 패키지 영역(P1~P4)에서는 두 줄로 평행하게 연장된 부분이 우측에 위치하고, 제5 내지 제8 패키지 영역(P5~P8)에서는 두 줄로 평행하게 연장된 부분이 좌측에 위치할 수 있다.
다만, 이러한 형상은 본 실시예의 하나의 예시에 불과하므로, 본 실시예가 이에 제한되는 것은 아니다.
제1 패드(121)는 제1 크랙 검출 라인(120)의 일 측에 연결될 수 있다. 제2 패드(122)는 제1 크랙 검출 라인(120)의 타 측에 연결될 수 있다. 즉, 제1 패드(121) 및 제2 패드(122)는 제1 크랙 검출 라인(120)의 양 끝에 연결될 수 있다. 제1 패드(121) 및 제2 패드(122)는 외부로 노출될 수 있다.
크랙 검출 시에, 2개의 프로브로 제1 패드(121) 및 제2 패드(122)를 통하여 제1 크랙 검출 라인(120)에 전류를 인가하면 버퍼 웨이퍼(100)의 크랙 유무를 확인할 수 있다. 만일 크랙이 발생한 경우 제1 크랙 검출 라인(120)이 개방되어 제1 패드(121) 및 제2 패드(122)를 통한 전류가 흐르지 않을 수 있다. 이를 통해서, 버퍼 웨이퍼(100)의 크랙 유무를 판별할 수 있다.
기존의 반도체 패키지 공정에서는 다이싱 공정 직전에 2D 비전 인스펙션을 수행하여 버퍼 웨이퍼(100)의 크랙 유무를 판단하고, 이어서 EDS(Electrical Die Sorting) 테스트를 통해서 각각 개별 패키지의 결함 여부를 검출한다. 이러한 경우, 인스펙션 전에 발생한 크랙의 유무는 모르는 상태에서 이전 공정들을 진행하게 되므로 공정 비용 및 시간의 낭비가 상당하다.
또한, 비전 인스펙션의 경우 검사 시간이 오래걸려 모든 웨이퍼를 검사하지 못하고, 샘플링 검사를 진행하므로 크랙 발생을 검출하지 못할 가능성도 있고, 미세 크랙의 경우 검출하지 못하는 경우도 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지는 다이싱 공정 전에 생기는 크랙을 미리 빠르게 검출할 수 있다. 또한, 크랙이 발생하기 이전까지 반복해서 검사가 가능하므로 어느 공정에서 크랙이 발생하였는 지를 판단할 수 있다. 이를 통해, 공정의 보완도 가능할 수 있다.
또한, 제1 크랙 검출 라인(120)을 통한 검사는 매우 빠르게 진행할 수 있으므로, 샘플링 검사가 아닌 전수 검사가 가능할 수 있다. 이를 통해서, 크랙의 유무를 더욱 정밀하게 판단할 수 있다.
이하, 도 3 및 도 4를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 3은 도 1의 스크라이브 라인을 따라 다이싱된 반도체 패키지를 설명하기 위한 평면도이고, 도 4는 도 3의 B - B’로 자른 단면도이다.
도 3은 다이싱된 도 1의 제3 패키지 영역(P3) 부분을 도시한 도면이다. 복수의 패키지 영역은 다이싱 된 후에 모두 동일한 형상을 가지므로, 편의상 도 3에서 제3 패키지 영역(P3)을 형성하고, 다른 패키지 영역의 설명은 생략한다.
도 3 및 도 4를 참조하면, 본 발명의 몇몇 실시예들에 따른 제1 반도체 패키지(1100)는 버퍼 웨이퍼(100), 제3 적층 구조체(430), 몰드층(500), 범프(110) 및 제1 크랙 검출 라인(120)을 포함할 수 있다.
버퍼 웨이퍼(100)는 상면에 제3 적층 구조체(430)를 적층할 수 있다. 버퍼 웨이퍼(100)는 제1 단부(S1), 제2 단부(S2), 제3 단부(S3) 및 제4 단부(S4)를 가질 수 있다. 제1 내지 제4 단부(S4)는 사각형으로 다이싱된 제1 반도체 패키지(1100)의 버퍼 웨이퍼(100)의 4개의 단부를 의미할 수 있다.
제3 적층 구조체(430)는 제1 반도체 패키지(1100) 상에 적층될 수 있다. 제3 적층 구조체(430)는 복수의 칩이 적층된 구조일 수 있다.
몰드층(500)은 제3 적층 구조체(430)와 버퍼 웨이퍼(100)의 상면을 덮을 수 있다. 몰드층(500)은 제3 적층 구조체(430)의 측면 및 제3 적층 구조체(430) 내의 틈을 모두 메울 수 있다.
몰드층(500)은 예를 들어, 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 또는, 몰드층(500)는 레진과 같은 폴리머로 형성될 수 있으며, 예컨대, EMC(Epoxy Molding Compound)로 형성될 수 있다.
몰드층(500)은 제3 적층 구조체(430)의 상면을 모두 덮을 수도 있고, 제3 적층 구조체(430)의 상면의 적어도 일부를 노출시킬 수도 있다.
범프(110)는 버퍼 웨이퍼(100)의 하면에 돌출되게 형성될 수 있다. 범프(110)는 제3 적층 구조체(430)와 버퍼 웨이퍼(100)의 내부를 통해서 전기적으로 연결될 수 있다. 범프(110)는 제1 반도체 패키지(1100)와 외부와의 연결을 위한 부분이다. 범프(110)는 도전체를 포함할 수 있다.
제1 크랙 검출 라인(120)은 버퍼 웨이퍼(100)의 상면에 배치될 수 있다. 도면에서는 제1 크랙 검출 라인(120)이 버퍼 웨이퍼(100)의 상면 내에 파묻혀 있는 것으로 도시되었지만, 본 실시예가 이에 제한되는 것은 아니다. 즉, 제1 크랙 검출 라인(120)은 버퍼 웨이퍼(100)의 상면에 돌출되게 형성될 수도 있다.
제1 크랙 검출 라인(120)은 제3 적층 구조체(430)와 절연되고, 이격될 수 있다. 제1 크랙 검출 라인(120)은 제3 적층 구조체(430)의 구동에는 전혀 관여하지 않기 때문이다.
제1 크랙 검출 라인(120)은 다이싱 전에 테스트를 위해서 사용되고, 다이싱된 제1 반도체 패키지(1100)에서 실제로 사용되지 않는다. 제1 크랙 검출 라인(120)은 제1 반도체 패키지(1100)의 단부 즉, 버퍼 웨이퍼(100)의 단부로 연장될 수 있다.
즉, 제1 크랙 검출 라인(120)은 도 3에서 제1 단부(S1) 및 제2 단부(S2)로 연장될 수 있다. 이는 제1 크랙 검출 라인(120)이 버퍼 웨이퍼(100)의 다이싱 전에 도 1의 스크라이브 라인(SL)과 교차하는 것에 기인한다.
도 3에서는 제1 크랙 검출 라인(120)이 제1 단부(S1) 및 제2 단부(S2)로 연장되었지만, 이는 하나의 예시일 뿐, 본 실시예가 이에 제한되는 것은 아니다. 제1 크랙 검출 라인(120)은 제1 단부(S1), 제2 단부(S2), 제3 단부(S3) 및 제4 단부(S4) 중 적어도 하나와 접할 수 있다.
본 실시예는 이를 통해서, 제1 반도체 패키지(1100)의 크랙 유무를 간단하게 짧은 시간의 검사만으로 미리 알 수 있어 더 높은 신뢰성의 제1 반도체 패키지(1100)를 제공할 수 있다.
이하, 도 5 및 도 6을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제2 웨이퍼 서포팅 시스템(1001)은 제2 크랙 검출 라인(115)을 더 포함한다.
제2 크랙 검출 라인(115)은 버퍼 웨이퍼(100)의 하면에 위치할 수 있다. 제2 크랙 검출 라인(115)은 개별 패키지 즉, 제1 패키지 영역(P1), 제2 패키지 영역(P2), 제3 패키지 영역(P3) 및 제4 패키지 영역(P4)과 같은 하나의 패키지 영역에 대한 독립적인 검사를 위한 배선 라인이다.
즉, 제2 크랙 검출 라인(115)은 추후 디본딩에 의해서 글루 레이어(200)와 캐리어 웨이퍼(300)가 제거된 후에 제1 적층 구조체(410), 제2 적층 구조체(420), 제3 적층 구조체(430) 및 제4 적층 구조체(440)를 개별적으로 검사하는 것에 사용될 수 있다.
따라서, 제2 크랙 검출 라인(115)은 예를 들어, CDC(Chipping Detect Circuit)로서 반도체 패키지 전체의 결함을 테스트하는 배선 라인일 수도 있다.
제2 크랙 검출 라인(115)은 디본딩 이후에 정밀하게 반도체 패키지를 검출하는 라인으로서, 반도페 패키지 별로 나누어져 있다. 따라서, 제1 크랙 검출 라인(120)에 의해서 빠르게 여러 번 크랙을 검출하고, 제2 크랙 검출 라인(115)을 통해서 정밀하게 반도체 패키지의 결함을 각각 검출할 수 있다. 이를 통해서, 본 실시예에 따른 반도체 패키지의 제2 웨이퍼 서포팅 시스템(1001)은 신뢰성이 더 높은 반도체 패키지를 제공할 수 있다.
도 6은 도 5의 웨이퍼 서포팅 시스템을 다이싱한 반도체 패키지를 설명하기 위한 단면도이다.
도 6을 참조하면, 제2 반도체 패키지(1101)는 버퍼 웨이퍼(100)의 하부에 제2 크랙 검출 라인(115)을 포함할 수 있고, 제2 크랙 검출 라인(115)은 제1 크랙 검출 라인(120)과 달리 제2 반도체 패키지(1101)의 측면 단부로 연장되지 않을 수 있다.
이하, 도 1 및 도 7을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 1 및 도 7을 참조하면, 제3 반도체 패키지(1102)의 제1 크랙 검출 라인(120)의 형상은 제3 패키지 영역(P3)의 3면을 둘러싸고, 제1 단부(S1)로 연장된다. 스크라이브 라인(SL)에 맞추어 버퍼 웨이퍼(100)가 다이싱될 때, 유실되는 부분이 조금 넓어지는 경우 제1 크랙 검출 라인(120)의 일부가 제거되어 도 7과 같은 형상으로 남아있을 수 있다. 그럼에도, 제1 크랙 검출 라인(120)은 제1 단부(S1)로 연장될 수 있다.
이하, 도 1 및 도 8을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 1 및 도 8을 참조하면, 제4 반도체 패키지(1103)는 스크라이브 라인(SL)의 위치와 제1 크랙 검출 라인(120)의 위치에 따라 서로 분리된 복수의 부분을 포함할 수 있다.
구체적으로, 제4 반도체 패키지(1103)는 제3 패키지 영역(P3)의 3면을 둘러싸고 제1 단부(S1)와 접하는 부분과, 제2 단부(S2) 및 제3 단부(S3)가 만나는 모서리에 접하는 부분과, 제3 단부(S3) 및 제4 단부(S4)가 만나는 모서리에 접하는 부분을 포함할 수 있다. 상기 부분들은 다이싱 전에는 다 연결된 부분이었지만, 다이싱 이후에는 모두 분리될 수 있다.
이하, 도 9를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 평면도이다.
도 9를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제3 웨이퍼 서포팅 시스템(1002)은 하나가 아닌 2개의 제1_1 크랙 검출 라인(120a) 및 제1_2 크랙 검출 라인(120b)을 포함할 수 있다.
제1_1 크랙 검출 라인(120a)은 양 끝에 제1 패드(121) 및 제3 패드(123)와 연결될 수 있다. 제1_2 크랙 검출 라인(120b)은 양 끝에 제2 패드(122) 및 제4 패드(124)와 연결될 수 있다.
하나가 아닌 2개의 제1_1 크랙 검출 라인(120a) 및 제1_2 크랙 검출 라인(120b)은 각각의 2번의 검출에 의해서 버퍼 웨이퍼(100)의 크랙을 검출할 수 있다. 이에 따라서, 크랙의 위치가 어디인지 대략적으로 판단할 수 있다. 예를 들어, 제1_1 크랙 검출 라인(120a)에 의해서 크랙이 검출되면 제1_1 크랙 검출 라인(120a)이 형성된 위치에 크랙이 발생한 것으로 판단할 수 있다. 마찬가지로, 제1_2 크랙 검출 라인(120b)에 의해서 크랙이 검출되면 제1_2 크랙 검출 라인(120b)이 형성된 위치에 크랙이 발생한 것으로 판단할 수 있다.
본 실시예에 따른 반도체 패키지의 제3 웨이퍼 서포팅 시스템(1002)은 빠르고 간단한 크랙 검출을 수행하면서 동시에 크랙 위치도 판단할 수 있다. 도 9에서는 2개의 크랙 검출 라인을 이용하여 2개의 구역을 설정하였지만, 이는 하나의 예시에 불과하고, 크랙 검출 라인의 개수는 얼마든지 달라질 수 있다. 예를 들어, 4개의 크랙 검출 라인의 경우 4개의 구역을 나누어 크랙을 검출할 수 있다.
이하, 도 10을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 평면도이다.
도 10을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제4 웨이퍼 서포팅 시스템(1003)의 버퍼 웨이퍼(100)는 상면에 센터 영역(Rc) 및 엣지 영역(Re)을 포함한다.
센터 영역(Rc)은 버퍼 웨이퍼(100)의 상면의 중심 부분에 위치하고, 엣지 영역(Re)은 센터 영역(Rc)을 둘러싸는 가장자리 영역일 수 있다. 센터 영역(Rc)은 몰드층이 형성되는 영역일 수 있다. 몰드층은 센터 영역(Rc)에 위치하는 복수의 패키지 영역을 모두 덮고, 엣지 영역(Re)은 노출시킬 수 있다.
제1 크랙 검출 라인(120)과 연결되는 제1 패드(121)와 제2 패드(122)는 모두 센터 영역(Rc)을 벗어나 엣지 영역(Re)에 배치된다. 즉, 제1 크랙 검출 라인(120)이 센터 영역(Rc)에서 연장되어 엣지 영역(Re)에서 제1 패드(121) 및 제2 패드(122)와 연결된다.
이에 따라서, 몰드층이 형성된 이후에도 제1 패드(121) 및 제2 패드(122)는 외부로 노출되어 제1 크랙 검출 라인(120)을 이용하여 크랙 유무를 검출할 수 있다. 본 실시예들에 따른 반도체 패키지는 몰드 공정 이후에 발생한 크랙도 제1 패드(121) 및 제2 패드(122)와 제1 크랙 검출 라인(120)에 의해서 검출할 수 있어 더욱 향상된 신뢰성을 가지고, 제조 비용 및 시간의 낭비를 최소화할 수 있다.
이하, 도 11을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 평면도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제5 웨이퍼 서포팅 시스템(1004)은 엣지 크랙 검출 라인(125)을 포함한다.
엣지 크랙 검출 라인(125)은 버퍼 웨이퍼(100)의 상면에 위치할 수 있다. 엣지 크랙 검출 라인(125)은 제1 크랙 검출 라인(120) 및 복수의 패키지 영역이 형성된 내부를 둘러싸는 형태로 배치될 수 있다. 엣지 크랙 검출 라인(125)은 원형인 버퍼 웨이퍼(100)의 엣지를 따라서 형성될 수 있다. 단, 엣지 크랙 검출 라인(125)의 양 끝은 제5 패드(126) 및 제6 패드(127)가 연결되어 폐루프를 형성하지는 않을 수 있다.
엣지 크랙 검출 라인(125)은 제5 패드(126) 및 제6 패드(127)에 전류를 인가하여 빠른 시간 내에 간단하게 엣지 크랙 검출 라인(125)이 지나는 부분의 크랙을 검출할 수 있다.
엣지 크랙 검출 라인(125)은 버퍼 웨이퍼(100)의 엣지 부분을 모두 커버하기 위해서, 양 끝의 일부가 엣지 영역을 따라서 서로 오버랩될 수 있다. 단, 엣지 크랙 검출 라인(125)의 오버랩되는 부분은 서로 접하지 않을 수 있다.
버퍼 웨이퍼(100)의 엣지 부분은 다른 부분에 비해서 크랙이 발생하기 쉬운 부분일 수 있다. 또한, 이러한 크랙은 엣지 부분에서 내부로 점차 연장될 수 있으므로, 엣지 부분의 크랙을 검출하는 것이 반도체 패키지 공정에서 매우 중요할 수 있다.
본 실시예들에 따른 반도체 패키지는 이에 따라서, 내부의 크랙을 검출하는 제1 크랙 검출 라인(120) 및 엣지 부분의 크랙을 검출하는 엣지 크랙 검출 라인(125)을 모두 포함하여 크랙 발생을 미리 미리 검출하여 완성되는 반도체 패키지의 신뢰성을 대폭 향상시킬 수 있다.
이하, 도 12를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 평면도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제6 웨이퍼 서포팅 시스템(1005)은 제1 엣지 크랙 검출 라인(125a) 및 제2 엣지 크랙 검출 라인(125b)을 포함한다.
제1 엣지 크랙 검출 라인(125a)은 버퍼 웨이퍼(100)의 엣지 부분 중 일부만을 커버할 수 있다. 제1 엣지 크랙 검출 라인(125a)은 양 끝에서 각각 제5 패드(126) 및 제7 패드(128)와 연결될 수 있다. 제1 엣지 크랙 검출 라인(125a)은 제5 패드(126) 및 제7 패드(128)에 전류를 인가하여 빠른 시간 내에 간단하게 제1 엣지 크랙 검출 라인(125a)이 지나는 영역의 크랙 유무를 검출할 수 있다.
제2 엣지 크랙 검출 라인(125b)은 버퍼 웨이퍼(100)의 엣지 부분 중 제1 엣지 크랙 검출 라인(125a)이 커버하지 못한 나머지 부분을 커버할 수 있다. 제2 엣지 크랙 검출 라인(125b)은 양 끝에서 각각 제6 패드(127) 및 제8 패드(129)와 연결될 수 있다. 제2 엣지 크랙 검출 라인(125b)은 제6 패드(127) 및 제8 패드(129)에 전류를 인가하여 빠른 시간 내에 간단하게 제1 엣지 크랙 검출 라인(125a)이 지나는 영역의 크랙 유무를 검출할 수 있다.
제1 엣지 크랙 검출 라인(125a) 및 제2 엣지 크랙 검출 라인(125b)은 엣지 부분 중 커버되지 않는 부분이 없도록 서로 오버랩될 수 있다. 구체적으로, 제1 엣지 크랙 검출 라인(125a)의 제5 패드(126)에 인접한 부분과 제2 엣지 크랙 검출 라인(125b)의 제6 패드(127)에 인접한 부분이 엣지 부분을 따라 서로 오버랩될 수 있다. 또한, 제1 엣지 크랙 검출 라인(125a)의 제7 패드(128)에 인접한 부분과 제2 엣지 크랙 검출 라인(125b)의 제8 패드(129)에 인접한 부분이 엣지 부분을 따라 서로 오버랩될 수 있다.
본 실시예들에 따른 제6 웨이퍼 서포팅 시스템(1005)의 반도체 패키지는 엣지 부분 중 어느 부분에 크랙이 발생하였는지 대략적으로 알 수 있다. 예를 들어, 제1 엣지 크랙 검출 라인(125a)에 전류를 인가하였는데 전류가 정상적으로 흐르지 않는 경우 제1 엣지 크랙 검출 라인(125a)이 형성된 영역에 크랙이 존재하는 것임을 알 수 있다.
이에 따라, 본 실시예들에 따른 반도체 패키지는 더욱 정밀하게 크랙이 발생하는 것을 검출할 수 있고, 크랙의 대략적인 위치를 판단할 수 있다. 이에 따라서, 추후 공정에서 이에 대한 보완도 가능하다.
도 12에서는 엣지 크랙 검출 라인이 2개인 실시예가 도시되었으나, 이는 하나의 예시일 뿐 본 실시예가 이에 제한되는 것은 아니다. 따라서, 엣지 크랙 검출 라인의 개수는 얼마든지 달라질 수 있다. 엣지 크랙 검출 라인의 개수가 많아질수록 크랙의 위치에 대한 정보는 더욱 정밀해질 수 있다.
이하, 도 13 및 도 14를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 웨이퍼 서포팅 시스템을 설명하기 위한 평면도이고, 도 14는 도 13의 C 부분을 확대한 평면도이다.
도 13 및 도 14를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제7 웨이퍼 서포팅 시스템(1006)의 제1 크랙 검출 라인(120)은 복수의 패키지 영역의 각 행 사이에서 직선형의 크랙이 완전히 커버되도록 돌출부를 포함한다.
구체적으로, 제1 내지 제4 패키지 영역(P1~P4) 주변에 형성되는 제1 크랙 검출 라인(120) 부분은 제5 내지 제8 패키지 영역(P5~P8) 주변에 형성되는 제1 크랙 검출 라인(120) 부분과 제1 방향(X)으로 오버랩될 수 있다.
도 14의 C 부분을 예로 들면, 제1 패키지 영역(P1) 및 제2 패키지 영역(P2) 사이에 제1 크랙 검출 라인(120)은 제2 방향으로 연장되는 제1 부분(120a)과 제2 부분(120b) 및 제1 부분(120a) 및 제2 부분(120b)을 연결하는 제3 부분(120c)을 포함한다.
제1 부분(120a)은 제1 패키지 영역(P1)과 인접하게 배치되어 제2 방향(Y)으로 연장될 수 있다. 이 때, 제1 부분(120a)이 제2 방향(Y) 성분을 가지고 기울어지게 연장되는 것도 포함한다. 제1 부분(120a)은 반드시 직선 형상일 필요가 있는 것은 아니고, 곡선 형상인 것도 가능하다.
제2 부분(120b)은 제2 패키지 영역(P2)과 인접하게 배치되어 제2 방향(Y)으로 연장될 수 있다. 제2 부분(120b)도 반드시 직선 형상일 필요가 있는 것은 아니고, 곡선 형상인 것도 가능하다.
제3 부분(120c)은 제1 부분(120a) 및 제2 부분(120b)을 서로 연결하는 부분일 수 있다. 제3 부분(120c)은 제1 방향(X)만으로 연장되는 것이 아니라 중간에 제2 방향(Y)으로 돌출되는 돌출부를 포함할 수 있다. 이에 따라서, 상기 돌출부는 제1 방향(X)에서, 제5 패키지 영역(P5) 및 제6 패키지 영역(P6)의 사이에 위치할 수 있다. 제3 부분(120c)도 반드시 직선 형상일 필요가 있는 것은 아니고, 곡선 형상인 것도 가능하다.
한편, 제1 크랙 검출 라인(120)은 제5 패키지 영역(P5) 및 제6 패키지 영역(P6) 사이에 제4 부분(120d) 및 제5 부분(120e)을 포함한다.
제4 부분(120d)은 제5 패키지 영역(P5)과 인접하게 배치되어 제2 방향(Y)으로 연장될 수 있다. 제4 부분(120d)도 반드시 직선 형상일 필요가 있는 것은 아니고, 곡선 형상인 것도 가능하다.
제4 부분(120d)은 제6 부분(120f)과 연결될 수 있다. 제6 부분(120f)은 제5 패키지 영역(P5)의 하부를 따라 제1 방향(X)으로 연장될 수 있다. 제6 부분(120f)도 반드시 직선 형상일 필요가 있는 것은 아니고, 곡선 형상인 것도 가능하다.
제5 부분(120e)은 제6 패키지 영역(P6)과 인접하게 배치되어 제2 방향(Y)으로 연장될 수 있다. 제5 부분(120e)도 반드시 직선 형상일 필요가 있는 것은 아니고, 곡선 형상인 것도 가능하다.
제5 부분(120e)은 제7 부분(120g)과 연결될 수 있다. 제7 부분(120g)은 제6 패키지 영역(P6)의 하부를 따라 제1 방향(X)으로 연장될 수 있다. 제7 부분(120g)도 반드시 직선 형상일 필요가 있는 것은 아니고, 곡선 형상인 것도 가능하다.
제3 부분(120c)은 제5 패키지 영역(P5) 및 제6 패키지 영역(P6) 사이에서 제4 부분(120d)과 제5 부분(120e)과 제1 방향(X)으로 오버랩될 수 있다. 이를 통해서, 본 실시예들에 따른 반도체 웨이퍼의 제7 웨이퍼 서포팅 시스템(1006)은 제1 내지 제4 패키지 영역(P1~P4)과 제5 내지 제8 패키지 영역(P5~P8) 사이에 제1 방향(X)으로 연장되는 크랙도 놓치지 않고 검출할 수 있다. 따라서, 본 실시예에 따른 제7 웨이퍼 서포팅 시스템(1006)은 더 신뢰성이 높은 반도체 패키지를 제공할 수 있다.
이하, 도 15를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 15를 참조하면, 본 발명의 몇몇 실시예들에 따른 제5 반도체 패키지(1104)는 서로 분리된 제1 크랙 검출 라인(120)을 포함할 수 있다. 제5 반도체 패키지(1104)는 도 13 및 도 14의 제7 웨이퍼 서포팅 시스템(1006)이 다이싱된 후의 반도체 패키지일 수 있다.
제5 반도체 패키지(1104)의 제1 크랙 검출 라인(120)은 제1 단부(S1)와 접하고 제3 패키지 영역(P3)의 3면을 둘러싸는 부분을 포함할 수 있다. 또한, 제1 크랙 검출 라인(120)은 제2 단부(S2) 및 제3 단부(S3)와 접하는 부분과 제3 단부(S3) 및 제4 단부(S4)와 접하는 부분을 포함할 수 있다. 즉, 제5 반도체 패키지(1104)는 서로 분리된 3개의 제1 크랙 검출 라인(120)을 포함할 수 있다.
이는 도 13 및 도 14의 제7 웨이퍼 서포팅 시스템(1006)의 제1 크랙 검출 라인(120)의 돌출부에 기인할 수 있다. 도 13의 스크라이브 라인(SL)의 위치와 제1 크랙 검출 라인(120)의 위치에 따라서, 제5 반도체 패키지(1104)의 제1 크랙 검출 라인(120)의 배치 형상은 얼마든지 달라질 수 있다. 예를 들어, 제5 반도체 패키지(1104)는 3개의 부분으로 분리된 제1 크랙 검출 라인(120)이 아닌 하나의 연결된 제1 크랙 검출 라인(120)만을 포함할 수 있다. 어떠한 경우라도, 제1 크랙 검출 라인(120)은 적어도 하나의 단부로 연장될 수 있다.
이하, 도 1, 도 2 및 도 16 내지 도 23을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위한 순서도이고, 도 17 내지 도 23은 본 발명의 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
먼저, 도 16을 참조하면, 버퍼 웨이퍼를 제공한다(S100).
구체적으로, 도 17을 참조하면, 버퍼 웨이퍼(100)는 제1 영역(R1) 및 제2 영역(R2)을 포함한다. 제1 영역(R1)은 추후에 사용되는 부분이고, 제2 영역(R2)은 제거되는 부분이다. 제2 영역(R2)은 제1 영역(R1) 상에 위치할 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 서로 일체로 존재하는 부분일 수 있다.
버퍼 웨이퍼(100)는 하면에 돌출된 범프(110)를 포함할 수 있다. 범프(110)는 복수로서, 추후에 버퍼 웨이퍼(100)의 상면에 적층되는 적층 구조체들과 전기적으로 연결될 수 있다. 범프(110)는 추후에 버퍼 웨이퍼(100)의 상면에 적층되는 적층 구조체들의 영역 즉, 복수의 패키지 영역에 대응되는 위치에 형성될 수 있다.
다시, 도 16을 참조하면, 웨이퍼 서포팅 시스템을 형성한다(S200).
구체적으로, 도 18을 참조하면, 제1 웨이퍼 서포팅 시스템(1000)은 버퍼 웨이퍼(100), 글루 레이어(200) 및 캐리어 웨이퍼(300)를 포함한다.
글루 레이어(200)는 버퍼 웨이퍼(100)의 하면에 위치할 수 있다. 글루 레이어(200)는 점착성의 반 액체로 도포되어 추후에 경화되어 캐리어 웨이퍼(300)와 버퍼 웨이퍼(100)를 본딩할 수 있다. 글루 레이어(200)는 일반적으로 고르게 도포되지만, 여러 가지 요인에 의해 고르지 못하게될 수도 있다.
캐리어 웨이퍼(300)는 버퍼 웨이퍼(100)의 아래에 글루 레이어(200)에 의해서 부착될 수 있다. 캐리어 웨이퍼(300)도 버퍼 웨이퍼(100)와 같이 원형 웨이퍼일 수 있다. 다만, 캐리어 웨이퍼(300)의 두께는 제2 두께(D2)일 수 있다.
버퍼 웨이퍼(100)는 제3 두께(D3)일 수 있다. 제3 두께(D3)는 제2 두께(D2)보다 작을 수 있다.
캐리어 웨이퍼(300)는 추후에 글루 레이어(200)와 같이 제거되는 부분으로 버퍼 웨이퍼(100)의 내구성을 보조하기 위한 구성일 수 있다.
범프(110)는 도전체를 포함하고, 글루 레이어(200)에 의해서 둘러쌓일 수 있다. 추후에 글루 레이어(200)가 제거되면 범프(110)는 외부로 노출될 수 있다.
다시, 도 16을 참조하면, 버퍼 웨이퍼의 일부를 제거한다(S300).
구체적으로, 도 18 및 도 19를 참조하면, 버퍼 웨이퍼(100)의 제2 영역(R2)이 제거되어 제1 영역(R1)만 남아있을 수 있다. 이에 따라서, 버퍼 웨이퍼(100)의 두께는 제1 두께(D1)로 얇아질 수 있다.
애초에 제1 두께(D1)로 얇게 버퍼 웨이퍼(100)를 제공하는 경우, 범프(110) 형성이나 범프(110)로 연결되는 TSV와 같은 구조의 형성에서 버퍼 웨이퍼(100)에 크랙이 형성될 수 있으므로, 제3 두께(D3) 상태에서 내구성을 유지시켜 공정을 수행하고, 추후에 제1 두께(D1)로 버퍼 웨이퍼(100)를 가공할 수 있다.
다시, 도 16을 참조하면, 크랙 검출 라인을 형성한다(S400).
구체적으로, 도 20을 참조하면, 버퍼 웨이퍼(100)의 상면에 제1 크랙 검출 라인(120)을 형성할 수 있다. 제1 크랙 검출 라인(120)은 하나의 배선 라인일 수 있다. 제1 크랙 검출 라인(120)은 도전체를 포함할 수 있다. 제1 크랙 검출 라인(120)은 버퍼 웨이퍼(100)의 상면에서 노출될 수도 있고, 절연막에 의해서 덮일 수도 있다.
제1 크랙 검출 라인(120)은 복수의 패키지 영역의 주변을 둘러싸도록 형성될 수 있다. 상기 복수의 패키지 영역이 4각형이므로 제1 크랙 검출 라인(120)은 상기 복수의 패키지 영역의 4면을 평행하게 둘러싸는 형상일 수 있다.
다시, 도 16을 참조하면, 버퍼 웨이퍼 상에 적층 구조체를 형성한다(S500).
구체적으로, 도 1 및 도 2를 참조하면, 제1 내지 제4 적층 구조체(410~440)는 각각 제1 내지 제4 패키지 영역(P1~P4)에 적층될 수 있다. 구체적으로, 제1 적층 구조체(410)는 제1 패키지 영역(P1)에 적층되고, 제2 적층 구조체(420)는 제2 패키지 영역(P2)에 적층될 수 있다. 제3 적층 구조체(430)는 제3 패키지 영역(P3)에 적층되고, 제4 적층 구조체(440)는 제4 패키지 영역(P4)에 적층될 수 있다.
제1 내지 제4 적층 구조체(410~440)는 제3 방향(Z)으로 적층된 복수의 칩들을 포함할 수 있다. 각각의 복수의 칩들은 TSV를 이용해서 서로 전기적으로 연결될 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
도 2에서는, 적층 구조체가 하나의 행 당 4개로 도시되었지만, 이는 예시적인 것이고, 본 발명이 이에 제한되는 것은 아니다. 즉, 상기 적층 구조체의 개수는 얼마든지 달라질 수 있다.
제1 크랙 검출 라인(120)은 제1 패키지 영역(P1)과 제2 패키지 영역(P2) 사이에서, 제1 패키지 영역(P1)의 측면을 따라 제2 방향(Y)으로 연장되고, 다시 제1 방향(X)으로 꺾여서 연장되고, 이어서, 제1 패키지 영역(P1)의 측면을 따라 제2 방향(Y)으로 꺾여서 연장될 수 있다. 이에 따라서, 제1 크랙 검출 라인(120)은 제1 패키지 영역(P1)과 제2 패키지 영역(P2) 사이에서 제2 방향(Y)으로 연장된 2개의 평행한 부분을 포함할 수 있다. 상기 평행한 부분은 제1 방향(X)으로 연장된 부분에 의해서 연결될 수 있다.
제1 크랙 검출 라인(120)은 버퍼 웨이퍼(100)에서 하나의 라인으로 형성될 수 있다. 이에 따라서, 제1 크랙 검출 라인(120) 하나만을 체크하여 버퍼 웨이퍼(100) 전체의 크랙 유무를 간단하게 판단할 수 있다.
제1 크랙 검출 라인(120)은 스크라이브 라인(SL)과 교차할 수 있다. 스크라이브 라인(SL)은 추후 다이싱 공정에서 버퍼 웨이퍼(100)가 분리되는 부분일 수 있다. 이에 따라서, 제1 크랙 검출 라인(120)은 다이싱 이후에는 실제로 사용되지 않는 더미 라인으로 존재할 수 있다.
다시, 도 16을 참조하면, 몰드층을 형성한다(S600).
구체적으로, 도 21을 참조하면, 몰드층(500)은 버퍼 웨이퍼(100)의 상면과, 적층 구조체들을 덮을 수 있다. 몰드층(500)은 제3 적층 구조체(430)의 측면 및 제3 적층 구조체(430) 내의 틈을 모두 메울 수 있다.
몰드층(500)은 예를 들어, 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 또는, 몰드층(500)는 레진과 같은 폴리머로 형성될 수 있으며, 예컨대, EMC로 형성될 수 있다.
이 때, 몰드층(500)의 두께는 제4 두께(D4)일 수 있다. 제4 두께(D4)는 제1 내지 제4 적층 구조체(410~440)를 충분히 덮을 수 있는 두께일 수 있다.
다시, 도 16을 참조하면, 크랙 검출 라인을 형성(S400)한 후에, 몰드층을 형성(S600)하기 전까지 크랙 유무를 검사한다(S450). 즉, 적층 구조체를 형성(S500)하는 동안에도 여러 번 크랙 유무를 검사할 수 있다.
구체적으로, 도 20, 도 1 및 도 2를 참조하면, 적층 구조체들이 적층되기 전에도 여러 공정에 의해서 버퍼 웨이퍼(100)에 크랙이 발생할 수도 있다. 기존의 공정에서는 이러한 크랙이 추후에 디본딩 이후 다이싱 전에 검사되어 발견되므로 크랙이 이미 있는 버퍼 웨이퍼(100)에 적층 구조체를 적층하는 등의 무의미한 공정이 수행될 수 있다. 이를 통해서, 공정 비용 및 시간의 낭비가 발생할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지 제조 방법은 적층 구조체가 적층되기 전에도 버퍼 웨이퍼(100)의 크랙 유무를 간단하게 검사할 수 있어 공정 비용 및 시간의 낭비를 최소화할 수 있다.
또한, 적층 구조체는 복수의 칩이 적층되는 공정이므로, 개별 칩이 적층되는 공정도 여러 단계를 거칠 수 있다. 이러한 여러 단계 중간 중간에도 본 실시예들에 따른 반도체 패키지 제조 방법은 버퍼 웨이퍼(100)의 크랙 유무를 빠르고 간편하게 검사할 수 있다.
이에 따라, 크랙 발생을 빠르게 인지할 수 있음은 물론, 어느 공정 단계에서 크랙이 발생하였는지를 정확히 알 수 있다. 이를 통해서, 추후 공정의 보완도 용이할 수 있다.
다만, 제1 크랙 검출 라인(120)의 제1 패드(121) 및 제2 패드(122)가 몰드층(500)에 의해서 덮이면 더 이상 제1 크랙 검출 라인(120)을 통해서 크랙 유무를 검출할 수 없다.
다시, 도 16을 참조하면, 몰드층을 형성(S600)한 후에, 몰드층의 일부를 제거한다(S700).
구체적으로, 도 21 및 도 22를 참조하면, 몰드층(500)의 상부를 일부 그라인딩하여 제거할 수 있다. 이에 따라서, 몰드층(500)의 두께는 제4 두께(D4)에서 제5 두께(D5)로 변할 수 있다. 제5 두께(D5)는 제4 두께(D4)보다 작을 수 있다. 도 22에서는, 여전히 제1 내지 제4 적층 구조체(410~440)들의 상면이 몰드층(500)에 의해서 덮여있지만, 본 실시예가 이에 제한되는 것은 아니다. 필요에 따라, 제1 내지 제4 적층 구조체(410~440)를 포함하는 복수의 적층 구조체들의 상면이 몰드층(500)에 의해서 덮이지 않고 노출될 수 있다.
다시, 도 16을 참조하면, 캐리어 웨이퍼를 디본딩한다(S800).
구체적으로, 도 22 및 도 23을 참조하면, 글루 레이어(200)가 분리되면서 캐리어 웨이퍼(300)와 버퍼 웨이퍼(100)가 서로 분리될 수 있다. 캐리어 웨이퍼(300)는 상대적으로 얇은 버퍼 웨이퍼(100)의 내구성을 위해서 부착된 웨이퍼로서 최종적으로는 필요하지 않은 부분일 수 있다.
글루 레이어(200)는 분리되고, 세척되어 버퍼 웨이퍼(100) 하부에서 완전히 제거될 수 있다. 이에 따라서, 버퍼 웨이퍼(100)의 하면과 범프(110)가 완전히 외부로 노출될 수 있다.
다시, 도 16을 참조하면, 패키지를 테스트한다(S900).
구체적으로, 도 23을 참조하면, 제1 내지 제4 적층 구조체(410~440)를 포함하는 복수의 적층 구조체들이 패키지 레벨에서 각각 테스트될 수 있다. 테스트 중에는 2D 비주얼 인스펙션을 통해서 크랙 유무를 검출할 수도 있다.
다만, 상기 2D 비주얼 인스펙션은 시간이 오래 걸리고, 미세한 크랙은 검출하지 못하므로, 도 16의 크랙 유무 검사(S450)와 중복되게 수행되어 검사의 신뢰성 및 정밀성을 높이는 역할로 사용될 수 있다.
또한, 기존의 2D 비주얼 인스펙션은 시간이 오래 걸려서 모든 웨이퍼에 적용되지 못하고, 샘플링된 웨이퍼에만 적용될 수 있다. 이에 반해서, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제1 크랙 검출 라인(120)에 단순히 전류만 인가하면 되므로 매우 빠르고 간단하게 크랙 검사를 수행할 수 있다. 또한, 이러한 검사는 여러 번 반복해서 수행될 수 있다.
한편, 반도체 패키지는 크랙 검사 외에 전체적인 동작에 대한 EDS 테스트를 수행할 수도 있다.
다시, 도 16을 참조하면, 버퍼 웨이퍼를 다이싱(dicing)한다(S1000).
구체적으로, 도 23을 참조하면, 스크라이브 라인(SL)을 따라서, 각각의 적층 구조체들을 포함한 반도체 패키지가 분리되도록 버퍼 웨이퍼를 다이싱한다.
다이싱이란, 스크라이브 라인(SL)을 따라서, 버퍼 웨이퍼(100)를 자르는 것을 의미한다. 단순히 버퍼 웨이퍼(100)만을 자르는 것이 아니라, 버퍼 웨이퍼(100) 상에 적층된 적층 구조체들(410~440)과 몰드층(500)을 함께 개별 패키지 소자로 분리시키는 것을 의미한다.
본 실시예들에 따른 반도체 패키지 제조 방법은 패키지가 완성되기 전에서 간단하게 크랙 유무를 검사할 수 있고, 어느 공정에서 크랙이 발생하였는지 용이하게 알 수 있어, 공정의 보완도 수행할 수 있다.
이하, 도 10 및 도 24를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 24는 본 발명의 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위한 순서도이다.
먼저, 도 24를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지 제조 방법은 버퍼 웨이퍼를 제공(S100)하고, 버퍼 웨이퍼를 다이싱(S1000)하는 과정이 도 16의 실시예와 모두 동일하다.
다만, 크랙 검출 라인을 통해서 크랙 유무를 검사(S460)하는 것이 몰드층을 형성(S600)한 후에도 다이싱(S1000)까지 계속 수행될 수 있다.
구체적으로, 도 10을 참조하면, 제1 패드(121) 및 제2 패드(122)는 몰드층(500)이 형성되지 않는 엣지 영역(Re)에 배치되어 몰드층(500) 유무와 상관없이 제1 크랙 검출 라인(120)을 통해 크랙 유무를 검출할 수 있다.
이에 따라서, 다이싱에 의해서 제1 크랙 검출 라인(120)이 잘리기 전에는 계속해서 크랙 유무를 제1 크랙 검출 라인(120)에 의해서 검사할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 버퍼 웨이퍼 110: 범프
115: 제2 크랙 검출 라인 120: 제1 크랙 검출 라인
121, 122, 123, 124, 126: 패드 125: 엣지 크랙 검출 라인
200: 글루 레이어 300: 캐리어 웨이퍼
410, 420, 430, 440: 적층 구조체 500: 몰드층
1000, 1001, 1002, 1003, 1004, 1005, 1006: 웨이퍼 서포팅 시스템
1100, 1101, 1102, 1103, 1104: 반도체 패키지
SL: 스크라이브 라인 Rc: 센터 영역
Re: 엣지 영역
P1, P2, P3, P4, P5, P6, P7, P8: 패키지 영역
120a, 120b, 120c, 120d, 120e, 120f, 120g: 제1 내지 제7 부분

Claims (20)

  1. 상면 및 하면을 포함하는 버퍼 웨이퍼;
    상기 상면 상에 복수의 칩이 적층되는 적층 구조체;
    상기 상면 상에 상기 적층 구조체의 외곽에서 형성되고, 상기 버퍼 웨이퍼의 단부로 연장되는 제1 크랙 검사 라인; 및
    상기 적층 구조체, 상기 제1 크랙 검사 라인 및 상기 상면을 덮는 몰드를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 크랙 검사 라인은 도전체를 포함하고, 상기 적층 구조체와 전기적으로 절연되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 하면 상에 상기 버퍼 웨이퍼의 단부와 이격되는 제2 크랙 검사 라인을 포함하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 제2 크랙 검사 라인과 연결되고, 상기 하면에서 외부로 노출되는 패드를 더 포함하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 크랙 검사 라인의 형상은 좌우 대칭적인 반도체 패키지.
  6. 제1 항에 있어서,
    상기 하면에 돌출되게 형성되고, 상기 적층 구조체와 전기적으로 연결되는 범프를 더 포함하는 반도체 패키지.
  7. 스크라이브 라인(scribe line)에 의해서 정의되는 복수의 패키지 영역을 포함하는 버퍼 웨이퍼로서, 상기 복수의 패키지 영역은 제1 및 제2 패키지 영역을 포함하는 버퍼 웨이퍼;
    상기 제1 및 제2 패키지 영역 상에 각각 형성되는 제1 및 제2 적층 구조체;
    상기 제1 및 제2 적층 구조체의 외곽을 따라 하나의 라인으로 형성되는 제1 크랙 검출 라인으로서, 상기 제1 크랙 검출 라인은 상기 스크라이브 라인과 교차하는 제1 크랙 검출 라인; 및
    상기 제1 크랙 검출 라인의 양 끝에 위치하고, 외부로 노출되는 제1 및 제2 패드를 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 및 제2 적층 구조체는 각각 복수의 칩이 적층되는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1 및 제2 적층 구조체는 상기 제1 크랙 검출 라인과 서로 전기적으로 절연되는 반도체 패키지.
  10. 제7 항에 있어서,
    상기 스크라이브 라인은 제1 방향과 상기 제1 방향과 수직하는 제2 방향으로 형성되어, 상기 복수의 패키지 영역을 격자 형태로 정의하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 제1 및 제2 적층 구조체는 상기 제1 방향으로 인접하고,
    상기 제1 크랙 검출 라인은 상기 제1 및 제2 적층 구조체 사이에서, 상기 제2 방향으로 연장되고 서로 상기 제1 방향으로 이격된 제1 및 제2 부분과, 상기 제1 및 제2 부분을 연결하는 제3 부분을 포함하는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 제3 부분은 상기 제1 방향으로 연장되고, 상기 제2 방향으로 돌출된 돌출부를 포함하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 복수의 패키지 영역은 제3 및 제4 패키지 영역을 더 포함하고,
    상기 제3 패키지 영역은 상기 제1 패키지 영역과 상기 제2 방향으로 인접하고,
    상기 제4 패키지 영역은 상기 제2 패키지 영역과 상기 제2 방향으로 인접하고,
    상기 제3 패키지 영역은 상기 제4 패키지 영역과 상기 제1 방향으로 인접한 반도체 패키지.
  14. 제13 항에 있어서,
    상기 제1 크랙 검출 라인은 상기 제3 및 제4 적층 구조체 사이에서, 상기 제2 방향으로 연장되고 서로 상기 제1 방향으로 이격된 제4 및 제5 부분과, 상기 제4 및 제5 부분을 연결하는 제6 부분을 포함하는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 돌출부는 상기 제4 및 제5 부분과 상기 제1 방향으로 오버랩되는 반도체 패키지.
  16. 제7 항에 있어서,
    상기 버퍼 웨이퍼의 외곽을 따라서 형성되는 엣지 크랙 검출 라인과,
    상기 엣지 크랙 검출 라인의 양 끝에 형성되는 제3 및 제4 패드를 더 포함하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 엣지 크랙 검출 라인은 서로 절연된 제1 및 제2 엣지 크랙 검출 라인을 포함하고,
    상기 제1 및 제2 엣지 크랙 검출 라인은 각각 상기 제3 및 제4 패드와 연결되고,
    상기 제1 엣지 크랙 검출 라인에서, 상기 제3 패드와 반대쪽 끝에 형성되는 제5 패드와,
    상기 제2 엣지 크랙 검출 라인에서, 상기 제4 패드와 반대쪽 끝에 형성되는 제6 패드를 더 포함하는 반도체 패키지.
  18. 스크라이브 라인에 의해서 정의되는 복수의 패키지 영역을 포함하되, 상기 복수의 패키지 영역에는 각각 복수의 적층 구조체가 적층되는 제1 면; 및
    상기 제1 면과 반대편에서 형성되고, 상기 복수의 적층 구조체와 각각 연결되는 복수의 범프가 형성되는 제2 면을 포함하되,
    상기 제1 면에는, 상기 복수의 적층 구조체의 사방을 둘러싸고, 하나의 라인으로 형성되는 제1 크랙 검출 라인이 형성되는 반도체 패키지용 버퍼 웨이퍼.
  19. 제18 항에 있어서,
    상기 제2 면에는, 상기 범프의 측면에서 배치되는 제2 크랙 검출 라인을 포함하는 반도체 패키지용 버퍼 웨이퍼.
  20. 제19 항에 있어서,
    상기 제2 크랙 검출 라인은 상기 복수의 적층 구조체 별로 서로 분리된 반도체 패키지용 버퍼 웨이퍼.
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