CN113866590B - 检测件与芯片的检测方法 - Google Patents

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Abstract

本申请公开了一种检测件与芯片的检测方法,该检测件用于检测芯片,包括:基板;多个引脚,位于基板的表面;多个外连接部,位于基板的表面边缘,与多个引脚分隔设置;以及内部引线,位于基板中,连接对应的引脚和外连接部,其中,基板的表面具有第一承载区和第二承载区,每个引脚的第一端靠近第一承载区,每个引脚的第二端靠近第二承载区。通过将第一承载区域与第二承载区域设置在检测件的基板表面,且多个引脚的两端分别靠近第一承载区域与第二承载区域,无论待测芯片通过正面还是背面固定基板上,都能够使得芯片的焊盘与检测件的引脚顺序连接,因此,该检测件对正面或反面固定的待测芯片均能检测。

Description

检测件与芯片的检测方法
技术领域
本申请涉及半导体器件制造领域,更具体地,涉及检测件与芯片的检测方法。
背景技术
在芯片检测的过程中,将待测芯片的背面固定在测试件上,通过打线的方式将待测芯片正面的焊盘与检测件的引脚一一对应连接,之后将检测件插入对应的测试机端卡槽里,然后用测试机(tester)进行测试。
然而在一些情况下,需要将待测芯片的正面朝向测试件进行固定,此时,焊盘的排列顺序与测试件的引脚顺序相反,因此,上述测试件无法实现测试。
因此,希望提供一种改进的检测件与芯片的检测方法,以达到同一检测件对正面或反面固定的待测芯片均能检测的目的。
发明内容
有鉴于此,本发明提供了一种改进的检测件与芯片的检测方法,使同一检测件对正面或反面固定的待测芯片均能检测。
根据本发明实施例的一方面,提供了一种检测件,包括:用于检测芯片,所述检测件包括:基板;多个引脚,位于所述基板的表面;多个外连接部,位于所述基板的表面边缘,与所述多个引脚分隔设置;以及内部引线,位于所述基板中,连接对应的所述引脚和所述外连接部,其中,所述基板的表面具有第一承载区和第二承载区,每个所述引脚的第一端靠近所述第一承载区,每个所述引脚的第二端靠近所述第二承载区。
可选地,所述第二承载区位于所述多个引脚与所述多个外连接部之间。
可选地,所述内部引线的位置与所述第二承载区对应。
可选地,所述第二承载区的尺寸不小于所述第一承载区的尺寸。
可选地,所述多个引脚平行排列。
根据本发明实施例的另一方面,提供了一种芯片的检测方法,通过如上所述的检测件对所述待测芯片进行检测。
可选地,所述待测芯片的正面具有多个焊盘,所述检测方法包括:将所述待测芯片的背面固定在所述第一承载区;以及将各所述焊盘与对应的所述引脚相连。
可选地,所述待测芯片包括多个堆叠的管芯,除最下层的管芯之外,多个管芯中的至少一个作为目标管芯,在至少两层相邻的管芯中,上层管芯的背面位于下层管芯的正面上,下层管芯的正面具有焊盘,且上层管芯通过所述焊盘与下层管芯电连接,所述检测方法包括:在所述目标管芯以及位于所述目标管芯背面的下层管芯中,去除下层管芯并保留下层管芯的焊盘;将所述待测芯片固定在所述第二承载区上,其中,所述目标管芯的正面朝向所述基板;以及将各所述焊盘与对应的所述引脚相连。
可选地,在去除下层管芯之前,所述待测芯片被塑封材料包裹,所述去除下层管芯并保留下层管芯的焊盘包括:自所述待测芯片的最下层的管芯开始研磨,直至暴露位于所述目标管芯背面的下层管芯上的焊盘。
可选地,各所述焊盘与对应的所述引脚通过打线相连。
据本发明实施例提供的检测件与芯片的检测方法,通过将第一承载区域与第二承载区域设置在检测件的基板表面,且多个引脚的两端分别靠近第一承载区域与第二承载区域,无论待测芯片通过正面还是背面固定基板上,都能够使得芯片的焊盘与检测件的引脚顺序连接,因此,该检测件对正面或反面固定的待测芯片均能检测。
附图说明
为了更清楚地说明本申请实施例的技术方案,下面将对实施例的附图作简单介绍,显而易见地,下面的描述中的附图仅涉及本申请的一些实施例,而非对本申请的限制。
图1至图7示出了本发明第一实施例的芯片的检测方法的示意图。
图8示出了本发明第二实施例的检测件的结构示意图。
图9至图11示出了本发明第二实施例的芯片的检测方法的示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中,相同的元件采用类似的附图标记来表示。为了清楚起见,附图中的各个部分没有按比例绘制。此外,可能未示出某些公知的部分。为了简明起见,可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解,在描述器件的结构时,当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时,可以指直接位于另一层、另一个区域上面,或者在其与另一层、另一个区域之间还包含其它的层或区域。并且,如果将器件翻转,该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形,本文将采用“直接在……上面”或“在……上面并与之邻接”等表述方式。
在下文中描述了本发明的许多特定的细节,例如器件的结构、材料、尺寸、处理工艺和技术,以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样,可以不按照这些特定的细节来实现本发明。
图1至图7示出了本发明第一实施例的芯片的检测方法的示意图,其中,图2与图3示出了沿图1中AA线所截的截面图,图7示出了沿图6中AA线所截的截面图。
如图1与图2所示,当利用芯片100的背面进行固定时,采用第一检测件对芯片100进行电性检测。第一检测件包括:基板201、多个引脚(金手指)210、多个外连接部220以及内部引线。多个引脚210位于基板201的表面,多个外连接部220位于基板201的表面边缘并与多个引脚210分隔设置,内部引线位于基板201中连接对应的引脚210和外连接部220。在本实施例中,基板201例如是PCB基板,内部引线例如是位于基板201中的金属层,内部引线设置在引脚210与外连接部220之间的区域10内,为了减小内部引线的长度对信号传递的影响,可以减小引脚210与外连接部220之间的距离。
在一些具体的实施例中,多个引脚210平行排布,每个引脚210的第一端靠近外连接部220,并与相应的内部引线连接,第二端用于连接芯片100的焊盘110。如图1所示,在从左到右的方向中,平行排布的引脚210依次被命名为pin 1至pin n;芯片100的正面边缘处具有多个焊盘110,在从左到右的方向中,多个焊盘110依次被命名为pad 1至pad n,通过打线的方式将对应的焊盘110和引脚210相连,即将pin 1至pin n分别与pad 1至pad n相连。之后将基板201具有的外连接部220的一侧插在测试机端的卡槽里,通过测试机进行测试。
在一些其他实施例中,第一检测件还包括定位孔202,定位孔202远离外连接部220所在的基板201的边缘,并且位于基板201的角落处。
如图2所示,背面固定在基板201上的芯片100为单管芯芯片,芯片100例如是直接从晶圆上切割取下的,芯片100的背面例如通过超薄型薄膜黏合剂(Die Attach Film,DAF)与基板201相连。当然,本发明实施例并不限于此,本领域技术人员可以根据需要对芯片100与基板201直接的固定方式进行其他设置。
在一些其他实施例中,芯片100也可以为多管芯芯片,如图3所示,芯片包100包括多个堆叠的管芯,图3中仅示出了4个管芯,沿基板201的厚度方向,依次堆叠在基板201表面的管芯分别为管芯100a、管芯100b、管芯100c以及管芯100d。每个管芯的正面具有相应的多个焊盘,其中,管芯100a具有焊盘110a,管芯100b具有焊盘110b,管芯100c具有焊盘110c,管芯100d具有焊盘110d。在两层相邻的管芯中,上层管芯的焊盘与下层管芯的焊盘通过打线的方式连接,最下层的管芯100a的焊盘110a通过打线的方式与基板201上相应的引脚210连接。管芯与管芯之间也例如通过DAF固定。当然,本领域技术人员可以根据需要对管芯的数量与管芯之间的连接关系进行其他设置。
如图4所示,在对芯片100进行测试后,将芯片100从基板201上取下,转移至封装板400上进行板上芯片封装(Chips on Board,COB),其中,芯片100、打线工艺用到的金属线以及芯片100上的焊盘均被塑封材料500覆盖。
为满足一些特殊需求,在完成封装步骤之后,还需要进行封装样品测试,以图4中的芯片100为例,需要将带有塑封材料500的芯片100从封装板400上取下,利用第二测试版进行测试。但此时的芯片100已经被塑封材料覆盖,因此需要从背面进行重新打线(re-bonding)。具体步骤如下,选定芯片100中的一个管芯作为目标管芯,该目标管芯是除最下层的管芯110a之外的其他管芯,下面以管芯100b作为目标管芯为例对检测步骤进行详细的说明。
如图5所示,从最下层的管芯110a的背面开始研磨,将管芯110a与同水平高度的塑封材料去除,直至暴露焊盘110a。之后将带有塑封材料500的芯片100固定在第二测试件上。
如图6所示,第二测试件包括基板601、多个引脚610、多个外连接部620以及内部引线,优选地,还包括定位孔602。其中,第二测试件与第一测试件的结构大体一致,此处不再赘述。与第一测试件的不同之处在于,如图6所示,在从左到右的方向中,平行排布的引脚610依次为pin n至pin 1,与第一测试件中的引脚210排列相反,相应的,内部引线与外连接部620的排列设置也随引脚610的排布改变。如图7所示,将目标管芯100b的正面朝向基板601,塑封材料500与基板601例如通过DAF固定。如图6所示,在从左到右的方向中,多个焊盘110a依次为pad n至pad 1,通过打线的方式将对应的焊盘110a和引脚610相连,即将pin n至pin 1分别与pad n至pad 1相连。之后将基板601具有的外连接部620的一侧插在测试机端的卡槽里,通过测试机进行测试。在本实施例中,由于目标管芯100b的焊盘110b被塑封材料500覆盖,焊盘110a实际上充当了目标管芯100b的焊盘,与对应引脚610相连。
然而,本发明实施例并不限于此,本领域技术人员可以选择其他管芯作为目标管芯进行测试。在本发明的第一实施例中,由于芯片100通过正面固定与反面固定的时焊盘的排列相反,因此一共用到了两个测试件,在制作这两个测试件时,引脚、内部引线以及外连接部均要重新布局,增加了成本。为了改善这一问题,本发明还提供了一种检测件与芯片的检测方法。
图8示出了本发明第二实施例的检测件的结构示意图。
如图8所示,本发明第二实施例的检测件700包括:基板701、多个引脚710、多个外连接部720以及内部引线。基板701的表面具有第一承载区71和第二承载区72,平行排列的多个引脚710位于基板701的表面,多个外连接部720位于基板701的表面边缘并与多个引脚710分隔设置,每个引脚710的第一端靠近第一承载区71,每个引脚710的第二端靠近第二承载区72,内部引线位于基板701中连接对应的引脚710和外连接部720。
在本实施例中,基板701例如是PCB基板,内部引线例如是位于基板701中的金属层,内部引线设置在引脚710与外连接部720之间的第二承载区72内。第一承载区71用于放置背面朝向基板701连接的待测芯片,第二承载区72用于放置正面朝向基板701连接的待测芯片,其中,第二承载区72的尺寸不小于第一承载区71的尺寸,考虑到正面朝向基板701连接的待测芯片可能带有塑封材料,第二承载区72的尺寸可以略大于第一承载区71的尺寸。
如图9所示,当芯片100的背面固定在基板701的第一承载区71上时,可以参照图1至图3的描述对芯片100进行检测,此处不再赘述。
如图10与图11所示,其中,图11出了沿图10中AA线所截的截面图。当芯片100固定在基板701的第二承载区72上时,可以参照图5的描述对带有塑封材料的芯片100进行处理。目标管芯100b的正面朝向基板701,此时,将焊盘110a靠近引脚710放置,焊盘110a与引脚710的排列顺序依然对应。通过打线的方式将对应的焊盘110a和引脚710相连。之后将基板701具有的外连接部720的一侧插在测试机端的卡槽里,通过测试机完成对目标管芯100b的测试。
据本发明实施例提供的检测件与芯片的检测方法,通过将第一承载区域与第二承载区域设置在检测件的基板表面,且多个引脚的两端分别靠近第一承载区域与第二承载区域,无论待测芯片通过正面还是背面固定基板上,都能够使得芯片的焊盘与检测件的引脚顺序连接,因此,该检测件对正面或反面固定的待测芯片均能检测。
在以上的描述中,对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解,可以通过各种技术手段,来形成所需形状的层、区域等。另外,为了形成同一结构,本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外,尽管在以上分别描述了各实施例,但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是,这些实施例仅仅是为了说明的目的,而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围,本领域技术人员可以做出多种替代和修改,这些替代和修改都应落在本发明的范围之内。

Claims (10)

1.一种检测件,用于检测芯片,所述检测件包括:
基板;
多个引脚,位于所述基板的表面;
多个外连接部,位于所述基板的表面边缘,与所述多个引脚分隔设置;以及
内部引线,位于所述基板中,连接对应的所述引脚和所述外连接部,
其中,所述基板的表面具有第一承载区和第二承载区,
每个所述引脚的第一端靠近所述第一承载区,每个所述引脚的第二端靠近所述第二承载区,所述第一承载区用于放置背面朝向所述基板连接的待测芯片,所述第二承载区用于放置正面朝向所述基板连接的待测芯片。
2.根据权利要求1所述的检测件,其中,所述第二承载区位于所述多个引脚与所述多个外连接部之间。
3.根据权利要求2所述的检测件,其中,所述内部引线的位置与所述第二承载区对应。
4.根据权利要求1所述的检测件,其中,所述第二承载区的尺寸不小于所述第一承载区的尺寸。
5.根据权利要求1至4任一项所述的检测件,其中,所述多个引脚平行排列。
6.一种芯片的检测方法,通过如权利要求1至5任一项所述的检测件对所述待测芯片进行检测。
7.根据权利要求6所述的检测方法,其中,所述待测芯片的正面具有多个焊盘,
所述检测方法包括:
将所述待测芯片的背面固定在所述第一承载区;以及
将各所述焊盘与对应的所述引脚相连。
8.根据权利要求6所述的检测方法,其中,所述待测芯片包括多个堆叠的管芯,除最下层的管芯之外,多个管芯中的至少一个作为目标管芯,
在至少两层相邻的管芯中,上层管芯的背面位于下层管芯的正面上,下层管芯的正面具有焊盘,且上层管芯通过所述焊盘与下层管芯电连接,
所述检测方法包括:
在所述目标管芯以及位于所述目标管芯背面的下层管芯中,去除下层管芯并保留下层管芯的焊盘;
将所述待测芯片固定在所述第二承载区上,其中,所述目标管芯的正面朝向所述基板;以及
将各所述焊盘与对应的所述引脚相连。
9.根据权利要求8所述的检测方法,其中,在去除下层管芯之前,所述待测芯片被塑封材料包裹,
所述去除下层管芯并保留下层管芯的焊盘包括:自所述待测芯片的最下层的管芯开始研磨,直至暴露位于所述目标管芯背面的下层管芯上的焊盘。
10.根据权利要求8或9所述的检测方法,其中,各所述焊盘与对应的所述引脚通过打线相连。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10146307A1 (de) * 2001-09-19 2003-05-08 Infineon Technologies Ag Verfahren zur optischen Kontrolle von Halbleiterbauelementgehäusen, Verfahren zur Herstellung des Halbleiterbauelements sowie entsprechendes Halbleiterbauelement
JP2006071508A (ja) * 2004-09-02 2006-03-16 Akita Denshi Systems:Kk 半導体装置の製造方法
CN107229014A (zh) * 2017-06-30 2017-10-03 深圳赛意法微电子有限公司 芯片测试载具及芯片测试设备
CN207366693U (zh) * 2017-06-08 2018-05-15 上海华力微电子有限公司 一种用于对封装级芯片进行测试的测试板
CN109342933A (zh) * 2018-12-18 2019-02-15 北京兆易创新科技股份有限公司 一种测试治具
CN209311632U (zh) * 2018-12-18 2019-08-27 北京兆易创新科技股份有限公司 一种测试治具
CN212723007U (zh) * 2020-08-14 2021-03-16 陈祖明 一种双芯片槽的芯片治具
CN212845494U (zh) * 2020-07-17 2021-03-30 长江存储科技有限责任公司 电连接装置
CN213275872U (zh) * 2020-10-07 2021-05-25 苏州武乐川精密电子有限公司 一种用于芯片测试的运输装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101445117B1 (ko) * 2008-06-25 2014-10-01 삼성전자주식회사 테스트 패드 구조물, 반도체 칩 검사용 패드 구조물 및이를 포함하는 테이프 패키지용 배선기판

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10146307A1 (de) * 2001-09-19 2003-05-08 Infineon Technologies Ag Verfahren zur optischen Kontrolle von Halbleiterbauelementgehäusen, Verfahren zur Herstellung des Halbleiterbauelements sowie entsprechendes Halbleiterbauelement
JP2006071508A (ja) * 2004-09-02 2006-03-16 Akita Denshi Systems:Kk 半導体装置の製造方法
CN207366693U (zh) * 2017-06-08 2018-05-15 上海华力微电子有限公司 一种用于对封装级芯片进行测试的测试板
CN107229014A (zh) * 2017-06-30 2017-10-03 深圳赛意法微电子有限公司 芯片测试载具及芯片测试设备
CN109342933A (zh) * 2018-12-18 2019-02-15 北京兆易创新科技股份有限公司 一种测试治具
CN209311632U (zh) * 2018-12-18 2019-08-27 北京兆易创新科技股份有限公司 一种测试治具
CN212845494U (zh) * 2020-07-17 2021-03-30 长江存储科技有限责任公司 电连接装置
CN212723007U (zh) * 2020-08-14 2021-03-16 陈祖明 一种双芯片槽的芯片治具
CN213275872U (zh) * 2020-10-07 2021-05-25 苏州武乐川精密电子有限公司 一种用于芯片测试的运输装置

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