CN113161251A - 芯片封装的工艺内测试方法及装置 - Google Patents

Abstract

本发明提出一种芯片封装的工艺内测试方法及测试装置，该测试方法可在数个芯片封装尚未进行切割、单粒化前，对该数个芯片封装进行电性测试。该测试装置可包括一承载座及一测试结构，承载座承载相连接的数个芯片封装，该数个芯片封装包含一体相连的一电路基板及一体相连的一塑封体；测试结构承载于该承载座上、或设置于该承载座的上方，其中，该测试结构包含数个探针组，分别接触该数个芯片封装。

Description

芯片封装的工艺内测试方法及装置

技术领域

本发明关于一种测试方法及装置，特别关于一种芯片封装的工艺内测试方法及装置。

背景技术

数个芯片从晶圆制造完成后，会再进行封装工艺，即将该数个芯片接合至一导线架或电路板上，以一塑料（例如：环氧树脂）包覆该数个芯片及导线架（电路板），然后切割固化的塑料及导线架（电路板），以构成数个芯片封装。比起裸晶而言，芯片封装较不易损坏，且便于电性连接至其他组件或装置。

该数个芯片封装在出厂或贩卖前，还会进行电性等测试，以将有问题的芯片封装筛选出来。具体而言，该数个芯片封装会先摆放在一个承载盘上，然后运送至测试机台旁；待操作员或机器手臂将一批芯片封装摆放至测试机台的测试座后，测试机台对该数个芯片封装进行电性测试。测试完成后，将该数个芯片封装从测试机台取出、摆放回承载盘，才能让下一批的芯片封装摆放于该测试机台的测试座中来进行测试。

上述芯片封装的摆放步骤常会花费相当时间，若能减少或省去这些时间，应可增加芯片封装的测试效率。

发明内容

本发明的目的在于提供一种芯片封装的工艺内测试方法及一种芯片封装的测试装置，其在数个芯片封装尚连接在一起时（即切割、单粒化进行前），对该数个芯片封装进行电性测试，以增加芯片封装的测试效率。

于一实施例中，本发明所提供的芯片封装的工艺内测试方法可包含：将数个芯片接合至一电路基板上，并使该数个芯片与该电路基板相电性连接；以一塑料来覆盖该数个芯片及该电路基板，且待该塑料固化后，形成一塑封体；以及切割该塑封体，以形成数个芯片封装；其中，在切割该塑封体之前，进行该数个芯片的电性测试。

于一实施例中，当该数个芯片接合至电路基板上后，可进行该电性测试。当该塑封体形成后，可进行该电性测试。于进行该电性测试时，可对该塑封体加热加压。

于一实施例中，考将该数个芯片打线连接至该电路基板，然后进行该电性测试。

于一实施例中，本发明所提供的芯片封装的工艺内测试装置，包括：一承载座，容置相连接的数个芯片封装，该数个芯片封装包含一体相连的一电路基板及一体相连的一塑封体；以及一测试结构，容置于该承载座中、或设置于该承载座的上方，其中，该测试结构包含数个探针组，分别接触该数个芯片封装。

为了让上述的目的、技术特征和优点能够更为本领域的人士所知悉并应用，下文以本发明的数个较佳实施例以及附图进行详细的说明。

附图说明

图1A为依据本发明的较佳实施例的芯片封装的工艺内测试方法的步骤流程图。

图1B为依据本发明的较佳实施例的芯片封装的示意图。

图2为依据本发明的较佳实施例的芯片接合至电路基板的示意图。

图3A及图3B为依据本发明的较佳实施例的芯片与电路基板的俯视图及前视图。

图4为依据本发明的较佳实施例的芯片封装的测试装置及其进行电性测试的示意图。

图5A及图5B为依据本发明的较佳实施例的芯片封装的测试装置及其进行电性测试的示意图。

图6A及图6B为依据本发明的较佳实施例的芯片封装的测试装置及其进行电性测试的示意图，其中，芯片打线至电路基板上。

图7A至图7C为依据本发明的较佳实施例的芯片封装的测试装置及其进行电性测试的示意图，其中，塑封体包覆芯片及电路基板。

图7D为依据本发明的较佳实施例的芯片封装的测试装置及其进行电性测试的示意图，其中，锡球形成于电路基板上。

图中：

10芯片封装；11芯片；12电路基板；12A区域；121电性接点；13塑封体；14锡球（凸块）；20测试装置；21承载座；22测试结构；221探针组；222测试基板；23真空泵；24位移调整座；25升降结构；26影像撷取器；27热压板；S101～S113步骤。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好的理解本发明并能予以实施，但所举实施例不作为对本发明的限定。上述发明内容中的各实施形态的技术内容亦可作为实施例的技术内容，或是作为实施例的可能变化形态。此外，除非上下文清楚地另外指明，否则本文所用的单数形式“一”亦包含数个的形式，当本说明书中使用用语“包含”或“包括”时，用以指出特征、组件或组件等的存在，不排除含有一个或多个其他特征、组件或组件等的存在或添加。另外，所述方位（如上、下等）为相对的，可依据测试装置及方法的使用状态而定义，而不是指示或暗示测试装置或方法须有特定方位、以特定方位构造或操作；所述方位因此不能理解为对本发明作的限制。

请参阅图1A及图1B，于本发明的较佳实施例中，一芯片封装的感测方法被提出，其于芯片封装10的制造过程中，对芯片封装10所包含的芯片11等进行电性测试，而不是等到芯片封装10的制造完成后才进行电性测试，俾以增加测试效率。

请一并参阅图2、图3A及图3B，首先，准备数个芯片（裸芯片）11，其从晶圆（图未示）等半导体基板制造出，该数个芯片11可放置于一蓝膜（带）等暂时承载件上。然后，将该数个芯片11依序或同时接合至一电路基板12上（步骤S101），使得该数个芯片11固定于电路基板12上而不易脱落。接合的手段可为银胶粘合、共晶接合、覆晶接合等常用者。电路基板12包含数个区域12A（例如四个，但不限于此），每个区域12A对应一个芯片封装，且包含有设置于电路基板12的下表面及/或上表面的数个电性接点（conductive pads）121。另，电路基板12尚可包含电路层等常见结构或组件（图未示），为本技术领域的公知常识或惯用手段，故不详加描述。

另说明的是，电路基板12不是、亦不包含导线架（或称引脚支架，lead frame）。

在该数个芯片11接合至电路基板12后，即可进行该数个芯片11的电性测试（步骤S103），判断该数个芯片11是否于接合过程中有所损坏。请一并参阅图4，该数个芯片11的电性测试可由一测试装置20来进行。具体而言，该测试装置20至少包含一承载座21及一测试结构22，该承载座21可承载电路基板12及接合于电路基板12上的该数个芯片11，而测试结构22可包含数个探针组221（数量及位置对应该数个区域12A的数量及位置），该数个探针组221可接触电路基板12及/或该数个芯片11，从而进行电性测试。探针组221接触电路基板12后，可通过电路基板21来测试芯片11的电性，而探针组221接触芯片11则可直接地测试芯片11的电性。

该数个探针组221的探针可为水平式，且探针组221还可通过传输线等电性连接至探针结构22所包含的一测试基板222，测试基板222提供用以测试芯片11的测试信号或数据，并可读取及分析该数个测试信号或数据，以判断该数个芯片11的电性正常与否。测试基板222可由数个电子组件(电子、电容或电感)及芯片等组成，且不同类型的芯片11可由不同构成的测试基板222来测试。

测试装置20较佳地还可包含一真空泵23、一位移调整座24、一升降结构25及/或一影像撷取器26，真空泵23可连接承载座21，以提供一负压至承载座21，将电路基板12吸引在承载座21上。位移调整座24设置于承载座21下，可使承载座21水平或垂直地位移，调整承载座21的位置，以使承载座21上的芯片11对齐探针组221的探针。升降结构25则连接探针结构22的探针组221，即探针组221的一侧固定于升降结构25所包含的一移动件上；升降结构25能使探针组221垂直位移，以接触或远离该数个芯片11。影像撷取器26设置于承载座21的上方，以撷取承载座21上的芯片11或电路基板12的影像，进而进行自动光学检测（AutomatedOptical Inspection，AOI）。

请一并参阅图5A及图5B，该数个芯片11可为覆晶型（flip-chip），因此该数个芯片11接合至电路基板12后，可与电路基板12相电性连接（例如芯片11与电路基板12的电性接点121或电路层电性连接）。然后，该数个芯片11的电性测试可由另一测试装置20来进行，该测试装置20的测试结构22承载于承载座21上，而电路基板12再承载于测试结构22的该数个探针组221上，以进行电性测试。该数个探针组221的探针可为垂直式（如pogo pin），探针可接触电路基板12的电性接点121。本实施例中，探针结构22的测试基板222承载于承载座21上，而该数个探针组221设置于测试基板222上；测试基板222包含数个贯穿孔，以使真空泵23的负压能作用于电路基板12。通过接触电路基板12的下表面的接点121，探针组221可测试芯片11的电性。

请参阅图1A及图6A，该数个芯片11亦可为打线型（其芯片11的接点位于芯片11的顶面），当接合步骤完成后，接着可将该数个芯片11打线至电路基板12（步骤S105），以使两者电性连接。若前述电性测试（步骤S103）有发现电性异常且无法修复（或不打算修复）的芯片11时，则该异常的芯片11无须打线至电路基板12，节省打线所需的时间或材料成本。接着，如图1A及图6B所示，可再次进行该数个芯片11的电性测试（步骤S107），判断该数个芯片11是否于打线过程中有所损坏，或是打线是否失败。上述电性测试可由前述的测试装置20完成。若测试发现部分的打线失败时，可针对该部分重新打线。

另说明的是，若芯片11的接合可靠度高或是为了节省测试的次数，则步骤S103的测试步骤可省略，步骤S107将是首次对芯片11进行电性测试。再者，当芯片11为覆晶型时，无需打线连接至电路基板12，则步骤S105可省略。

请参阅图1A及图7A，打线步骤完成后，接着以一塑料来覆盖该数个芯片11及电路基板12，且待该塑料固化后，形成一塑封体13（步骤S109），也就是，将该数个芯片11及电路基板12放置于一模具的模穴（图未示）中，然后将熔融的塑料（如树脂）注入至模穴中，待塑料冷却硬化后，将该数个芯片11、电路基板12及塑封体13取出。塑封体13将芯片11完整地包覆，而电路基板12则是部分地包覆，例如电路基板12的部分的电性接点121未有被塑封体13包覆。该数个芯片11、电路基板12及塑封体13构成数个相连接的芯片封装10（例如四个，但不限于此），即该数个芯片封装10的电路基板10及塑封体13仍为一体相连，尚未切割开。

接着，如图7B及图7C所示，可再次进行该数个芯片11的电性测试（步骤S111），判断该数个芯片11是否于封模（molding）过程中有所损坏。此时，可完整地测试芯片封装10的电性等特性。上述电性测试亦可由前述的测试装置20完成，且测试装置20较佳地还包含一热压板27，其设置于承载座21的上方，且可从上方对塑封体13加压加热。如此，可测试芯片封装10于热压状态下的电性。

如图7D所示，若芯片封装10需进一步包含数个锡球（凸块）14，则前述电性测试中异常的芯片封装10可无须设置锡球14，以节省锡球14的成本。尔后，可再次进行电性测试，判断该数个锡球14是否损坏或是造成芯片封装10损坏。

另说明的是，为了节省测试的次数或依据应用情况，可仅进行步骤S103、S107及S111的其中一者或二者。

请复参图1A及图1B，最后，切割一体相连的塑封体13及电路基板12（步骤S113），以形成数个芯片封装10，即单粒化该数个芯片封装10。借此，该数个芯片封装10无须再进行电性测试，可直接地应用。另说明的是，每一个芯片封装10也可能包含单一芯片11或是包含堆栈的芯片11，也可能芯片封装10的电路基板12的两面都有设置芯片11。

综上，本发明的芯片封装的量测方法及测试装置至少具有以下技术效果：本发明在芯片封装的制造过程中（单粒化前）即对芯片进行电性测试，比起习知的测试方式而言，本发明有较佳的测试效率，省去将芯片封装一一摆放于承载盘、测试座等的作业时间。此外，芯片封装的制造过程中就进行电性测试，可提早发现芯片本身或工艺所造成的电性问题，因而可实时改善该电性问题、或是不对有问题的芯片封装进行打线或植球等。

以上所述实施例仅是为充分说明本发明而所举的较佳的实施例，本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换，均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。

Claims (11)

1.一种芯片封装的工艺内测试方法，其特征在于，包括：

将数个芯片接合至一电路基板上，并使该数个芯片与该电路基板相电性连接；

以一塑料来覆盖该数个芯片及该电路基板，且待该塑料固化后，形成一塑封体；以及

切割该塑封体，以形成数个芯片封装；

其中，在切割该塑封体之前，进行该数个芯片的电性测试。

2.如权利要求1所述的芯片封装的工艺内测试方法，其特征在于，当该数个芯片接合至电路基板上后，进行该电性测试。

3.如权利要求2所述的芯片封装的工艺内测试方法，其特征在于，当该塑封体形成后，再次进行该电性测试。

4.如权利要求3所述的芯片封装的工艺内测试方法，其特征在于，于进行该电性测试时，对该塑封体加热加压。

5.如权利要求2所述的芯片封装的工艺内测试方法，其特征在于，还包含，将该数个芯片打线连接至该电路基板，然后再次进行该电性测试。

6.如权利要求1所述的芯片封装的工艺内测试方法，其特征在于，当该塑封体形成后，进行该电性测试。

7.如权利要求6所述的芯片封装的工艺内测试方法，其特征在于，于进行该电性测试时，对该塑封体加热加压。

8.如权利要求1所述的芯片封装的工艺内测试方法，其特征在于，还包含，将该数个芯片打线连接至该电路基板，然后进行该电性测试。

9.如权利要求8所述的芯片封装的工艺内测试方法，其特征在于，当该塑封体形成后，再次进行该电性测试。

10.如权利要求9所述的芯片封装的工艺内测试方法，其特征在于，于进行该电性测试时，对该塑封体加热加压。

11.一种芯片封装的工艺内测试装置，其特征在于，包括：

一承载座，其承载数个相连接的芯片封装，数个该芯片封装包含一体相连的一电路基板及一体相连的一塑封体；以及

一测试结构，承载于该承载座上、或设置于该承载座的上方，其中，该测试结构包含数个探针组，分别接触数个该芯片封装。

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