TWI738193B - 晶片封裝的製程內測試方法及裝置 - Google Patents

Abstract

本發明提出晶片封裝的製程內測試方法及測試裝置，該測試方法可在複數個晶片封裝尚未進行切割、單粒化前，對該些晶片封裝進行電性測試。該測試裝置可包括一承載座及一測試結構，承載座承載相連接的複數個晶片封裝，該些晶片封裝包含一體相連的一電路基板及一體相連的一塑封體；測試結構承載於該承載座上、或設置於該承載座之上方，其中，該測試結構包含複數個探針組，分別接觸該些晶片封裝。

Description

晶片封裝的製程內測試方法及裝置

本發明係關於一種測試方法及裝置，特別關於一種晶片封裝的製程內測試方法及裝置。

複數個晶片從晶圓製造完成後，會再進行封裝製程，即將該些晶片接合至一導線架或電路板上，以一塑料(例如epoxy)包覆該些晶片及導線架(電路板)，然後切割固化的塑料及導線架(電路板)，以構成複數個晶片封裝。比起裸晶而言，晶片封裝較不易損壞，且便於電性連接至其他元件或裝置。

該些晶片封裝在出廠或販售前，還會進行電性等測試，以將有問題的晶片封裝篩選出來。具體而言，該些晶片封裝會先擺放在一個承載盤上，然後運送至測試機台旁；待操作員或機器手臂將一批晶片封裝擺放至測試機台的測試座後，測試機台對該些晶片封裝進行電性測試。測試完成後，將該些晶片封裝從測試機台取出、擺放回承載盤，才能讓下一批的晶片封裝擺放於該測試機台的測試座中來進行測試。

上述晶片封裝的擺放步驟常會花費相當時間，若能減少或省去這些時間，應可增加晶片封裝的測試效率。

本發明之目的在於提供一種晶片封裝的製程內測試方法及 一種晶片封裝的測試裝置，其在複數個晶片封裝尚連接在一起時(即切割、單粒化進行前)，對該些晶片封裝進行電性測試，以增加晶片封裝的測試效率。

於一實施態樣中，本發明所提供的晶片封裝的製程內測試方法可包含：將複數個晶片接合至一電路基板上，並使該些晶片與該電路基板相電性連接；以一塑料來覆蓋該些晶片及該電路基板，且待該塑料固化後，形成一塑封體；以及切割該塑封體，以形成複數個晶片封裝；其中，在切割該塑封體之前，進行該些晶片的電性測試。

於一實施態樣中，當該些晶片接合至電路基板上後，可進行該電性測試。當該塑封體形成後，可進行該電性測試。於進行該電性測試時，可對該塑封體加熱加壓。

於一實施態樣中，考將該些晶片打線連接至該電路基板，然後進行該電性測試。

於一實施態樣中，本發明所提供的晶片封裝的製程內測試裝置，包括：一承載座，容置相連接的複數個晶片封裝，該些晶片封裝包含一體相連的一電路基板及一體相連的一塑封體；以及一測試結構，容置於該承載座中、或設置於該承載座之上方，其中，該測試結構包含複數個探針組，分別接觸該些晶片封裝。

為了讓上述的目的、技術特徵和優點能夠更為本領域之人士所知悉並應用，下文係以本發明之數個較佳實施例以及附圖進行詳細的說明。

10:晶片封裝

11:晶片

12:電路基板

12A:區域

121:電性接點

13:塑封體

14:錫球(凸塊)

20:測試裝置

21:承載座

22:測試結構

221:探針組

222:測試基板

23:真空泵

24:位移調整座

25:升降結構

26:影像擷取器

27:熱壓板

S101~S113:步驟

第1A圖為依據本發明的較佳實施例的晶片封裝的製程內測試方法的步驟流程圖。

第1B圖為依據本發明的較佳實施例的晶片封裝的示意圖。

第2圖為依據本發明的較佳實施例的晶片接合至電路基板的示意圖。

第3A圖及第3B圖為依據本發明的較佳實施例的晶片與電路基板的俯視圖及前視圖。

第4圖為依據本發明的較佳實施例的晶片封裝的測試裝置及其進行電性測試的示意圖。

第5A圖及第5B圖為依據本發明的較佳實施例的晶片封裝的測試裝置及其進行電性測試的示意圖。

第6A圖及第6B圖為依據本發明的較佳實施例的晶片封裝的測試裝置及其進行電性測試的示意圖，其中，晶片打線至電路基板上。

第7A圖至第7C圖為依據本發明的較佳實施例的晶片封裝的測試裝置及其進行電性測試的示意圖，其中，塑封體包覆晶片及電路基板。

第7D圖為依據本發明的較佳實施例的晶片封裝的測試裝置及其進行電性測試的示意圖，其中，錫球形成於電路基板上。

以下將具體地描述根據本發明的具體實施例；惟，在不背離本發明之精神下，本發明尚可以多種不同形式之實施例來實踐，不應將本發明保護範圍解釋為限於說明書所陳述者。另，上述發明內容中的各實施態樣的技術內容亦可作為實施例的技術內容，或是作為實施例的可能變化態樣。 此外，除非上下文清楚地另外指明，否則本文所用之單數形式「一」亦包含複數形式，當本說明書中使用用語「包含」或「包括」時，係用以指出特徵、元件或組件等之存在，不排除含有一個或多個其他特徵、元件或組件等之存在或添加。另，所述方位(如上、下等)係為相對者，可依據測試裝置及方法的使用狀態而定義，而不是指示或暗示測試裝置或方法須有特定方位、以特定方位構造或操作；所述方位因此不能理解為對本發明作的限制。

請參閱第1A圖及第1B圖，於本發明之較佳實施例中，一晶片封裝的感測方法被提出，其於晶片封裝10的製造過程中，對晶片封裝10所包含的晶片11等進行電性測試，而不是等到晶片封裝10的製造完成後才進行電性測試，俾以增加測試效率。

請一併參閱第2圖、第3A圖及第3B圖，首先，準備複數個晶片(裸晶片)11，其係從晶圓(圖未示)等半導體基板製造出，該些晶片11可放置於一藍膜(帶)等暫時承載件上。然後，將該些晶片11依序或同時接合至一電路基板12上(步驟S101)，使得該些晶片11固定於電路基板12上而不易脫落。接合的手段可為銀膠黏合、共晶接合、覆晶接合等常用者。電路基板12包含複數個區域12A(例如四個，但不限於此)，每個區域12A對應一個晶片封裝，且包含有設置於電路基板12的下表面及/或上表面的複數個電性接點(conductive pads)121。另，電路基板12尚可包含電路層等常見結構或元件(圖未示)，為本技術領域的通常知識者所能知悉及實現者，故不詳加描述。

另說明的是，電路基板12不是、亦不包含導線架(或稱引腳支架，lead frame)。

在該些晶片11接合至電路基板12後，即可進行該些晶片11的電性測試(步驟S103)，判斷該些晶片11是否於接合過程中有所損壞。請一併參閱第4圖，該些晶片11的電性測試可由一測試裝置20來進行。具體而言，該測試裝置20至少包含一承載座21及一測試結構22，該承載座21可承載電路基板12及接合於電路基板12上的該些晶片11，而測試結構22可包含複數個探針組221(數量及位置對應該些區域12A的數量及位置)，該些探針組221可接觸電路基板12及/或該些晶片11，從而進行電性測試。探針組221接觸電路基板12後，可通過電路基板21來測試晶片11的電性，而探針組221接觸晶片11則可直接地測試晶片11的電性。

該些探針組221的探針可為水平式，且探針組221還可通過傳輸線等電性連接至探針結構22所包含的一測試基板222，測試基板222提供用以測試晶片11的測試訊號或資料，並可讀取及分析該些測試訊號或資料，以判斷該些晶片11之電性正常與否。測試基板222可由數個電子元件(電子、電容或電感)及晶片等組成，且不同類型之晶片11可由不同構成之測試基板222來測試。

測試裝置20較佳地還可包含一真空泵23、一位移調整座24、一升降結構25及/或一影像擷取器26，真空泵23可連接承載座21，以提供一負壓至承載座21，將電路基板12吸引在承載座21上。位移調整座24設置於承載座21下，可使承載座21水平或垂直地位移，調整承載座21的位置，以使承載座21上的晶片11對齊探針組221的探針。升降結構25則連接探針結構22的探針組221，即探針組221的一側固定於升降結構25所包含的一移動件上；升降結構25能使探針組221垂直位移，以接觸或遠離該些晶片11。影像擷取器 26設置於承載座21的上方，以擷取承載座21上的晶片11或電路基板12的影像，進而進行自動光學檢測(Automated Optical Inspection，AOI)。

請一併參閱第5A圖及第5B圖，該些晶片11可為覆晶型(flip-chip)，因此該些晶片11接合至電路基板12後，可與電路基板12相電性連接(例如晶片11與電路基板12的電性接點121或電路層電性連接)。然後，該些晶片11的電性測試可由另一測試裝置20來進行，該測試裝置20的測試結構22承載於承載座21上，而電路基板12再承載於測試結構22的該些探針組221上，以進行電性測試。該些探針組221的探針可為垂直式(如pogo pin)，探針可接觸電路基板12的電性接點121。本實施態樣中，探針結構22的測試基板222承載於承載座21上，而該些探針組221設置於測試基板222上；測試基板222包含些貫穿孔，以使真空泵23的負壓能作用於電路基板12。通過接觸電路基板12的下表面的接點121，探針組221可測試晶片11的電性。

請參閱第1A圖及第6A圖，該些晶片11亦可為打線型(其晶片11之接點位於晶片11之頂面)，當接合步驟完成後，接著可將該些晶片11打線至電路基板12(步驟S105)，以使兩者電性連接。若前述電性測試(步驟S103)有發現電性異常且無法修復(或不打算修復)的晶片11時，則該異常的晶片11無須打線至電路基板12，節省打線所需的時間或材料成本。接著，如第1A圖及第6B圖所示，可再次進行該些晶片11的電性測試(步驟S107)，判斷該些晶片11是否於打線過程中有所損壞，或是打線是否失敗。上述電性測試可由前述的測試裝置20完成。若測試發現部分的打線失敗時，可針對該部分重新打線。

另說明的是，若晶片11的接合可靠度高或是為了節省測試 的次數，則步驟S103的測試步驟可省略，步驟S107將是首次對晶片11進行電性測試。再者，當晶片11為覆晶型時，無需打線連接至電路基板12，則步驟S105可省略。

請參閱第1A圖及第7A圖，打線步驟完成後，接著以一塑料來覆蓋該些晶片11及電路基板12，且待該塑料固化後，形成一塑封體13(步驟S109)，也就是，將該些晶片11及電路基板12放置於一模具的模穴(圖未示)中，然後將熔融的塑料(如樹脂)注入至模穴中，待塑料冷卻硬化後，將該些晶片11、電路基板12及塑封體13取出。塑封體13將晶片11完整地包覆，而電路基板12則是部分地包覆，例如電路基板12的部分的電性接點121未有被塑封體13包覆。該些晶片11、電路基板12及塑封體13構成複數個相連接的晶片封裝10(例如四個，但不限於此)，即該些晶片封裝10的電路基板10及塑封體13仍為一體相連，尚未切割開。

接著，如第7B圖及第7C圖所示，可再次進行該些晶片11的電性測試(步驟S111)，判斷該些晶片11是否於封模(molding)過程中有所損壞。此時，可完整地測試晶片封裝10的電性等特性。上述電性測試亦可由前述的測試裝置20完成，且測試裝置20較佳地更包含一熱壓板27，其設置於承載座21的上方，且可從上方對塑封體13加壓加熱。如此，可測試晶片封裝10於熱壓狀態下的電性。

如第7D圖所示，若晶片封裝10需進一步包含複數個錫球(凸塊)14，則前述電性測試中異常的晶片封裝10可無須設置錫球14，以節省錫球14的成本。爾後，可再次進行電性測試，判斷該些錫球14是否損壞或是造成晶片封裝10損壞。

另說明的是，為了節省測試的次數或依據應用情況，可僅進行步驟S103、S107及S111的其中一者或二者。

請復參第1A圖及第1B圖，最後，切割一體相連的塑封體13及電路基板12(步驟S113)，以形成複數個晶片封裝10，即單粒化該些晶片封裝10。藉此，該些晶片封裝10無須再進行電性測試，可直接地應用。另說明的是，每一個晶片封裝10也可能包含單一晶片11或是包含堆疊的晶片11，也可能晶片封裝10的電路基板12的兩面都有設置晶片11。

綜上，本發明的晶片封裝的量測方法及測試裝置至少具有以下技術效果：本發明在晶片封裝的製造過程中(單粒化前)即對晶片進行電性測試，比起習知的測試方式而言，本發明有較佳的測試效率，省去將晶片封裝一一擺放於承載盤、測試座等的作業時間。此外，晶片封裝的製造過程中就進行電性測試，可提早發現晶片本身或製程所造成的電性問題，因而可即時改善該電性問題、或是不對有問題的晶片封裝進行打線或植球等。

上述之實施例僅用來例舉本發明之實施態樣，以及闡釋本發明之技術特徵，並非用來限制本發明之保護範疇。任何熟悉此技術者可輕易完成之改變或均等性之安排均屬於本發明所主張之範圍，本發明之權利保護範圍應以申請專利範圍為準。

S101~S113:步驟

Claims (11)

1. 一種晶片封裝的製程內測試方法，包括：將複數個晶片接合至一電路基板上，並使該些晶片與該電路基板相電性連接；以一塑料來覆蓋該些晶片及該電路基板，且待該塑料固化後，形成一塑封體；以及切割該塑封體，以形成複數個晶片封裝；其中，在切割該塑封體之前，進行該些晶片的電性測試。
2. 如請求項1所述之晶片封裝的製程內測試方法，其中，當該些晶片接合至電路基板上後，進行該電性測試。
3. 如請求項2所述之晶片封裝的製程內測試方法，其中，當該塑封體形成後，再次進行該電性測試。
4. 如請求項3所述之晶片封裝的製程內測試方法，其中，於進行該電性測試時，對該塑封體加熱加壓。
5. 如請求項2所述之晶片封裝的製程內測試方法，更包含，將該些晶片打線連接至該電路基板，然後再次進行該電性測試。
6. 如請求項1所述之晶片封裝的製程內測試方法，其中，當該塑封體形成後，進行該電性測試。
7. 如請求項6所述之晶片封裝的製程內測試方法，其中，於進行該電性測試時，對該塑封體加熱加壓。
8. 如請求項1所述之晶片封裝的製程內測試方法，更包含，將該些晶片打線連接至該電路基板，然後進行該電性測試。
9. 如請求項8所述之晶片封裝的製程內測試方法，其中，當該塑封體形成 後，再次進行該電性測試。
10. 如請求項9所述之晶片封裝的製程內測試方法，其中，於進行該電性測試時，對該塑封體加熱加壓。
11. 一種晶片封裝的製程內測試裝置，包括：一承載座，承載複數個相連接的晶片封裝，該些晶片封裝包含一體相連的一電路基板及一體相連的一塑封體；以及一測試結構，設置於該承載座的上方，其中，該測試結構包含複數個探針組，分別接觸該些晶片封裝。

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