CN106601639B - 不着检出测试方法及其所用的基板与压板 - Google Patents

Abstract

一种不着检出测试方法及其所用的基板与压板，该封装用基板，包括：定义有封装区与边界区的基板本体、以及设于该边界区上的不着检出部，且该封装区具有多条互连线路以电性连接该不着检出部。通过该不着检出部设于该边界区上，使该不着检出部的位置可不受不同尺寸或不同布线设计的限制，故能提升线路布局设计的弹性。

Description

不着检出测试方法及其所用的基板与压板

技术领域

本发明涉及一种封装制造方法的检测，特别是一种不着检出(Non-Sticking)测试方法及其所用的基板。

背景技术

随着电子产品朝向多功能、移动化的趋势，半导体封装技术已发展至高密度的芯片尺寸封装制造方法(Chip Scale Package，简称CSP)。在此封装技术的发展过程中，球栅阵列式封装已成为目前最主要的封装方式，而具有多芯片模组(Multi-Chip Module，简称MCM)的球栅阵列式封装更是重要。而在封装过程期间，通常会进行所谓的不着检出(Non-Sticking)测试，以得知此芯片与基板的电性连接是否良好。

图1A为现有多芯片封装基板的上视示意图。如图1A所示，该封装基板1定义有至少一封装区10(虚线内)以及至少一检测区12(虚线外)。

该封装区10设有多个芯片座10a,10b,10c,10d及多条互连线路11a,11b,11c,11d。该检测区12设有多个金属片12a,12b,12c,12d，且各该金属片12a,12b,12c,12d分别通过该些互连线路11a,11b,11c,11d电性连接至各该芯片座10a,10b,10c,10d。

当将芯片(未图示)分别设置于芯片座10a,10b,10c,10d后，进行打线接合制造方法(或覆晶制造方法)，使各该芯片电连接各该芯片座10a,10b,10c,10d周边的互连线路11a,11b,11c,11d。为得知该芯片与该封装基板1间的电性连接是否发生脱线或脱球的现象(亦即电性接合的良率)，故需进行不着检出测试。

现有不着检出测试是分别对芯片通入电流，再通过对应的不着检出测试点(即金属片12a,12b,12c,12d)中可否测出电流，来间接判断于芯片与焊线(或焊球)间电性连接的优劣。

具体地，如图1B及图1C所示，通过对各芯片通入电流，通过检测装置的压板9的弹片90，以其向下延伸的接触杆91依序接触各该金属片12a,12b,12c,12d而判断各该金属片12a,12b,12c,12d是否产生电流，以判断各芯片与该封装基板1间电性接点的良率。

然而，现有不着检出测试方法中，各种电子产品的功能电路具有不同尺寸或不同布线设计的封装件，以致于该些金属片12a,12b,12c,12d的位置需随着不同的封装件而作改变，使得该些金属片12a,12b,12c,12d于该封装基板1上的位置受到限制，造成该封装基板1布局设计上的困扰。

此外，该压板9的弹片90对应位于该封装基板1周缘，因位置限制，若打线接合的焊线的弧高超过该弹片90的高度位置(或该接触杆91的长度)，于置放该弹片90时，易造成卷线(wire sweep)或焊线短路(wire short)。

又，为了配合该接触杆91的接触面积，该金属片12a,12b,12c,12d需设计较大的面积，以利于该接触杆91接触，故需使用大量的金属材料制作该金属片12a,12b,12c,12d，因而造成制作成本提高。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺点，本发明提供一种不着检出测试方法及其所用的基板与压板，能提升线路布局设计的弹性。

本发明的封装用基板，其包括：基板本体，其定义有至少一封装区与邻接该封装区的边界区，且该封装区形成有多条互连线路；以及至少一不着检出部，其设于该边界区上并电性连接该互连线路。

本发明另提供一种检测装置的压板，其包括：一板体，其具有相对的第一表面与第二表面、及连通该第一与第二表面的至少一开口；以及多个接触件，其设于该板体的开口边缘上并凸出该板体的第一表面。

前述的压板中，该接触件为相对该板体的第一表面倾斜。

本发明复提供一种封装制造方法的不着检出测试方法，包括：设置至少一电子元件于前述的封装用基板的封装区上，且令该电子元件电性连接该互连线路；将前述的检测装置的压板设于该封装用基板上，其中，该开口对应于该封装区，并以该接触件接触该不着检出部；以及通电该电子元件，以由该检测装置量测电流是否通过该不着检出部，以判断该电子元件与该互连线路之间的电性连接是否良好。

前述的测试方法中，该不着检出部的接触面积大于该接触件的接触面积。

前述的测试方法及其所用的基板中，该边界区围绕该封装区，且该边界区为切割道。

前述的测试方法及其所用的基板中，该边界区具有开孔，以令该不着检出部设于该开孔中。

前述的测试方法及其所用的基板中，该不着检出部对应位于该封装区的角落。

前述的测试方法及其所用的基板中，该不着检出部的形状为对应该边界区的形状。例如，该不着检出部的宽度大于该边界区的宽度。

由上可知，本发明的不着检出测试方法及其封装用基板与压板，通过该不着检出部设于该边界区上，使该不着检出部的位置可不受不同尺寸或不同布线设计的限制，故能提升线路布局设计的弹性，且能提升检测的准确性。

此外，该压板通过于板体的开口边缘上直接形成接触件，而无需于板体上放置现有弹片，故可避免现有打线接合的焊线发生卷线或焊线短路的问题。

又，该封装用基板只需于该边界区上形成开孔，再将该不着检出部设于该开孔中，即可供该压板的接触件接触，故相比于现有技术，本发明的不着检出部所需面积较小，使制作该不着检出部的材料大幅减少，因而能降低制作成本。

附图说明

图1A为现有多芯片封装基板的上视示意图；

图1B为现有不着检出测试的示意图；

图1C为图1B的局部上视示意图；

图2为本发明封装用基板与检测装置的压板的立体示意图；

图3为图2的局部放大图；以及

图4为图3的局部放大图。

附图标记说明：

1 封装基板

10,200 封装区

10a,10b,10c,10d 芯片座

11a,11b,11c,11d,21,21’ 互连线路

12 检测区

12a,12b,12c,12d 金属片

2 封装用基板

20 基板本体

202 边界区

203 开孔

22 不着检出部

3,9 压板

30 板体

30a 第一表面

30b 第二表面

300 开口

31 接触件

90 弹片

91 接触杆

d,r,t 宽度。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书所附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

如图2及图3所示，本发明的封装用基板2包括一基板本体20以及多个不着检出部22。于本实施例中，该封装用基板2可为球栅阵列式封装基板，但不以此为限。

所述的基板本体20定义有多个封装区200与邻接该封装区200的边界区202。

于本实施例中，该边界区202围绕该封装区200，且该边界区202为切割道，例如，线路不会布设于该切割道上。具体地，该边界区202为棋盘式布设，以定义该些封装区200呈阵列排设，并于封装制造方法及检测作业后，沿该边界区202进行切割作业，以获得多个封装件。

此外，多条互连线路21,21’设于该封装区200上以供电性连接至少一设于该封装区200上的电子元件(图略)，且部分该互连线路21’自该封装区200延伸至该边界区202，如图3所示。应可理解地，图3仅显示其中一封装区200上的互连线路21,21’，而省略其它封装区200上的互连线路。另外，该电子元件为如半导体芯片的主动元件、如电阻、电容及电感的被动元件、或两者的组合。

所述的不着检出部22设于该边界区202上并电性连接该互连线路21’。

于本实施例中，该不着检出部22为导电材(如金属)。例如，于该边界区202上形成开孔203(如图4所示)，再形成(如电镀)金属材(如金、铜或其它导电)于该开孔203中，以作为该不着检出部22，使该不着检出部22设于该开孔203中。

此外，该不着检出部22的形状对应该边界区202的形状，如长条状，且该不着检出部22的宽度t大于该边界区202的宽度d，如图4所示。

又，该不着检出部22对应位于该封装区200的角落。具体地，该不着检出部22位于两条相交的边界区202的交会处，且该不着检出部22平行形成于其中一条边界区202上，如图3所示。

如图2及图3所示，本发明复提供一种检测装置的压板3，其包括一板体30以及多个接触件31。

所述的板体30具有相对的第一表面30a与第二表面30b、及连通该第一与第二表面30a,30b的多个开口300。

所述的接触件31设于该板体30的其中一开口300的相对两侧的边缘上并凸出该板体30的第一表面30a。

于本实施例中，该接触件31相对该板体30的第一表面30a朝该开口300的边缘内倾斜。

此外，该接触件31的端部形状对应该不着检出部22的形状，以接触该不着检出部22，如图4所示。

又，该不着检出部22的面积大于该接触件31端部的面积，例如，该不着检出部22的宽度t大于该接触件31端部的宽度r，如图4所示。

于进行不着检出测试方法时，先设置一电子元件(图略)于该封装区200上，并以打线制造方法或覆晶制造方法电性连接该电子元件与该互连线路21,21’。

接着，将该检测装置的压板3设于该基板本体20上，且该压板3的接触件31接触该不着检出部22。通过该不着检出部22的宽度t大于该接触件31端部的宽度r，使该接触件31容易对位接触该不着检出部22，以增进检测的准确性。

之后，该检测装置将电流导入该电子元件，使该检测装置量测电流是否通过该不着检出部22，以直接判断该互连线路21,21’与该不着检出部22间的电性连接是否良好，实际上，乃间接判断该电子元件与该封装用基板2间的电性连接是否良好。因此，当该不着检出部22导通电流，即表示该电子元件与该封装用基板2间没有如脱线(或脱球)等电性连接异常情形，反之，则表示有异常情形发生。

综上所述，本发明的不着检出测试方法及其封装用基板2与压板3，主要通过该不着检出部22设于该边界区202(即切割道)上，使该不着检出部22的位置可不受不同尺寸或不同布线设计的限制，故能提升线路布局设计的弹性，且能提升检测的准确性。

此外，本发明的压板3于该板体30的开口300边缘上直接形成接触件31，而无需于该板体30上形成现有弹片，故可避免打线接合的焊线发生卷线或焊线短路的问题。

又，本发明的封装用基板2只需于该边界区202上形成开孔203，再将该不着检出部22设于该开孔203中，即可供该接触件31接触，故可将该不着检出部22制成较小的面积，使制作该不着检出部22的材料大幅减少，因而能降低制作成本。

上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (8)

1.一种检测装置的压板，其特征为包括：

一板体，其具有相对的第一表面与第二表面、及连通该第一表面与第二表面的至少一开口，其中，该开口对应于待测基板的封装区；以及

多个接触件，其设于该板体的开口相对两侧的侧壁上并凸出该板体的第一表面，用以接触位于该待测基板边界区的开孔中的不着检出部，该不着检出部对应位于该封装区的角落，且该接触件的端部形状对应该不着检出部的形状。

2.如权利要求1所述的检测装置的压板，其特征为，该接触件相对该板体的第一表面倾斜。

3.一种封装制造方法的不着检出测试方法，其特征为，该方法包括：

提供一待测基板，其定义有至少一封装区与邻接该封装区的边界区，该边界区具有开孔且该封装区形成有多条互连线路，该待测基板具有至少一不着检出部，其设于该边界区上的该开孔中并电性连接该互连线路，且该不着检出部对应位于该封装区的角落；

设置至少一电子元件于该封装区上，且令该电子元件电性连接该互连线路；

将如权利要求1所述的检测装置的压板设于该待测基板上，其中，该开口对应于该封装区，并以该接触件接触该不着检出部；以及

通电该电子元件，以由该检测装置量测电流是否通过该不着检出部，以判断该电子元件与该互连线路之间的电性连接是否良好。

4.如权利要求3所述的不着检出测试方法，其特征为，该边界区围绕该封装区。

5.如权利要求3所述的不着检出测试方法，其特征为，该边界区为切割道。

6.如权利要求3所述的不着检出测试方法，其特征为，该不着检出部的形状对应该边界区的形状。

7.如权利要求6所述的不着检出测试方法，其特征为，该不着检出部的宽度大于该边界区的宽度。

8.如权利要求3所述的不着检出测试方法，其特征为，该不着检出部的接触面积大于该接触件的接触面积。

Images