TWI665771B - 不著檢出測試方法及其所用之基板 - Google Patents

Abstract

一種封裝用基板，係包括：具有封裝區與檢測區之基板本體、設於該檢測區上且由複數條導電跡線所構成之不著檢出部、以及自該封裝區延伸至該檢測區以連接該不著檢出部之互連線路。藉由複數導電跡線構成一不著檢出部，使該不著檢出部之位置可不受限制，因而提升線路布局設計之彈性。本發明復提供一種不著檢出測試方法。

Description

不著檢出測試方法及其所用之基板

本發明係有關一種封裝製程之檢測，特別係有關一種不著檢出(Non-Sticking)測試方法及其所用之基板。

隨著電子產品朝向多功能、行動化之趨勢，半導體封裝技術已發展至高密度之晶片尺寸封裝製程(Chip Scale Package，簡稱CSP)。在此封裝技術的發展過程中，球柵陣列式封裝已成為目前最主要的封裝方式，而具有多晶片模組(Multi-Chip Module，簡稱MCM)的球柵陣列式封裝更是重要。而在封裝過程期間，通常會進行所謂的不著檢出(Non-Sticking)測試，以得知此晶片與基板的電性連接是否良好。

第1A圖係習知多晶片封裝基板的上視示意圖。如第1A圖所示，該封裝基板1係定義有至少一封裝區11(虛線內)以及至少一檢測區12(虛線外)。該封裝區11設有複數晶片座111,112,113,114及複數互連線路111a,112a,113a,114a。該檢測區12設有複數金屬片121,122,123,124，且各該金屬片121,122,123,124分別經由 該些互連線路111a,112a,113a,114a電性連接各該晶片座111,112,113,114。

當將晶片(未圖示)分別設置於晶片座111,112,113,114後，進行打線接合製程(或覆晶製程)，使各該晶片電性連接各該晶片座111,112,113,114周邊之互連線路111a,112a,113a,114a。為得知晶片與封裝基板1間之電性連接是否發生脫線或脫球的現象(亦即電性接合之良率)，故需進行不著檢出測試。

習知不著檢出測試係分別對晶片通入電流，再經由對應之不著檢出測試點(即金屬片121,122,123,124)中可否分別測出電流，來間接判定於晶片與銲線(或銲球)間電性連接的優劣。

具體地，如第1B及1C圖所示，係對各晶片通入電流，藉由熱壓板10之彈片101以其接觸桿1011依序接觸各該金屬片121,122,123,124而判斷各該金屬片121,122,123,124是否產生電流，以判定各晶片與封裝基板1間電性接點之良率。

惟，習知不著檢出測試方法中，各種電子產品之功能電路具有不同尺寸或不同佈線設計之封裝件，以致於該些金屬片121,122,123,124之位置需隨著不同之封裝件而作改變，使得該些金屬片121,122,123,124於該封裝基板1上之位置受到限制，造成該封裝基板1布局設計上的困擾。

因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種封裝用基板，係包括：基板本體，係具有封裝區與檢測區；至少一不著檢出部，係設於該檢測區上，且該不著檢出部係由複數條導電跡線所構成；以及至少一互連線路，係形成於該基板本體上且由該封裝區延伸至該檢測區以連接該不著檢出部。

本發明復提供一種封裝製程之不著檢出測試方法，係包括：設置至少一電子元件於前述之封裝用基板之封裝區上，且該電子元件電性連接該互連線路；以檢測裝置之接觸部接觸該些導電跡線；以及通電該電子元件，且該檢測裝置量測電流是否通過該些導電跡線，以判定該電子元件與該互連線路之間的電性連接是否良好。

前述之測試方法中，單一該接觸部係同時接觸至少兩條該導電跡線。

前述之測試方法中，該接觸部係為片體。

前述之測試方法及其所用之基板中，該檢測區係圍繞該封裝區。

前述之測試方法及其所用之基板中，該些導電跡線係彼此平行。

前述之測試方法及其所用之基板中，復包括複數金屬片，係設於該檢測區上，且該不著檢出部係位於兩該金屬片之間。例如，該些導電跡線係接觸該金屬片。

由上可知，本發明不著檢出測試方法及其所用之基 板，係藉由複數導電跡線構成一不著檢出部，使該基板本體上之不著檢出部之位置可不受限制，故能提升線路布局設計之彈性，且能提升檢測之準確性。

1‧‧‧封裝基板

10,3‧‧‧熱壓板

101,30‧‧‧彈片

1011‧‧‧接觸桿

11‧‧‧封裝區

111,112,113,114‧‧‧晶片座

111a,112a,113a,114a‧‧‧互連線路

12‧‧‧檢測區

121,122,123,124‧‧‧金屬片

2‧‧‧基板

20‧‧‧基板本體

200,200’‧‧‧銲墊

201‧‧‧封裝區

2011‧‧‧置晶處

202‧‧‧檢測區

21‧‧‧互連線路

22,22’‧‧‧不著檢出部

220‧‧‧導電跡線

23‧‧‧金屬片

300‧‧‧接觸部

4,4’‧‧‧電子元件

第1A圖係習知多晶片封裝基板的上視示意圖；第1B圖係習知不著檢出測試方法之示意圖；第1C圖係第1B圖之局部上視示意圖；第2圖係本發明封裝用基板之上視示意圖；第3A圖係本發明不著檢出測試方法之立體示意圖；以及第3B圖係第3A圖之局部側視圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實 質變更技術內容下，當亦視為本發明可實施之範疇。

如第2圖所示，本發明封裝用基板2係包括一基板本體20、複數互連線路21,21’、複數不著檢出部22,22’、以及複數金屬片23。

所述之基板本體20係具有一封裝區201(圖中虛線”---“內)及一檢測區202(圖中虛線”---“外)，且該檢測區202係圍繞該封裝區201。

所述之互連線路21,21’係形成於該基板本體20上且自該封裝區201延伸至該檢測區202以連接該不著檢出部22,22’。

所述之不著檢出部22,22’係設於該檢測區202上，且單一該不著檢出部22係由複數條導電跡線220所構成，如圖所示之三條。

所述之金屬片23係設於該檢測區202上，且該不著檢出部22,22’係位於兩金屬片23之間。於不同態樣中，該些導電跡線220可接觸該金屬片23、或者該不著檢出部22’不接觸該金屬片23。

於本實施例中，該基板2可為球柵陣列式封裝基板，但不以此為限，且該封裝區201可包含複數置晶處2011(圖中虛線”－-－“所劃分)，該些置晶處2011係以陣列方式排列，又該基板本體20上形成有各種功能電路，如銲墊200,200’。

再者，該些互連線路21,21’係佈設於該置晶處2011以電性連接該銲墊200,200’，且該互連線路21可獨立連接該 不著檢出部22；或者，複數互連線路21,21’可共同接地連接該不著檢出部22’。

又，該些導電跡線220係彼此平行地設於該檢測區202。

另外，該金屬片23係位於封裝製程之澆注口(mold gate)之位置。

因此，藉由該些導電跡線220構成該不著檢出部22,22’，使該不著檢出部22,22’之位置可不受晶片位置的限制，故該基板本體20上之佈線可因應不同晶片封裝需求而彈性設計。

於進行不著檢出測試方法時，先設置一電子元件4於該封裝區201之置晶處2011上，並以打線製程電性連接該電子元件4與該些銲墊200，藉以電性導通該電子元件4與該互連線路21；亦可設置複數電子元件4’於該置晶處2011上，並以覆晶製程電性連接該些電子元件4’與互連線路21。於本實施例中，所述之電子元件4,4’係為如半導體晶片之主動元件或如電阻、電容及電感之被動元件。再者，該些銲墊200’之排設係為單一晶片覆晶用；若用於複數晶片，則縮小該些銲墊200’之範圍並分為四區域(各區域仍為九個銲墊200’)，即可用於圖中四個晶片之覆晶。

接著，將一檢測裝置之熱壓板3設於該基板本體20上，且該熱壓板3上之彈片30之接觸部300係接觸該些導電跡線220，如第3A及3B圖所示(省略打線製程後之電子元件4)。於本實施例中，單一該接觸部300係同時接 觸至少兩條該導電跡線220，且該接觸部300係為片體，故藉由複數導電跡線220與該接觸部300之設計，使該接觸部300可接觸多條導電跡線220而容易對位接觸，以增進檢測之準確性。

之後，該檢測裝置將電流導入該電子元件4後，該檢測裝置會量測電流是否通過該些導電跡線220，以直接判定該銲墊200與該互連線路21之電性連接是否良好，實際上，乃間接判斷該電子元件4與該銲墊200間之電性連接是否良好，簡言之，即判定該電子元件4與該互連線路21之電性連接是否良好。其中，當該不著檢出部22導通電流，即表示該電子元件4與該銲墊200間沒有如脫線(或脫球)等電性連接異常情形，反之，則表示有異常情形發生。

綜上所述，本發明不著檢出測試方法及其所用之基板，主要藉由複數導電跡線構成一不著檢出部，使該基板本體上之不著檢出部之位置可不受限制，故能提升線路布局設計之彈性，且能提升檢測之準確性。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (8)

1. 一種封裝用基板，係包括：基板本體，係定義有封裝區與檢測區；至少一不著檢出部，係設於該檢測區上，且該不著檢出部係由複數條導電跡線所構成；複數金屬片，係設於該檢測區上，且該不著檢出部係位於兩該金屬片之間，該複數條導電跡線的兩端各接觸各該金屬片；以及至少一互連線路，係形成於該基板本體上且由該封裝區延伸至該檢測區以連接該不著檢出部。
2. 如申請專利範圍第1項所述之封裝用基板，其中，該檢測區係圍繞該封裝區。
3. 如申請專利範圍第1項所述之封裝用基板，其中，該些導電跡線係彼此平行。
4. 一種封裝製程之不著檢出測試方法，係包括：設置至少一電子元件於如申請專利範圍第1項所述之封裝用基板之封裝區上，且該電子元件電性連接該互連線路；以檢測裝置之接觸部接觸該些導電跡線；以及通電該電子元件，並以該檢測裝置量測電流是否通過該些導電跡線，以判定該電子元件與該互連線路之間是否電性連接。
5. 如申請專利範圍第4項所述之不著檢出測試方法，其中，該檢測區係圍繞該封裝區。
6. 如申請專利範圍第4項所述之不著檢出測試方法，其中，該些導電跡線係彼此平行。
7. 如申請專利範圍第4項所述之不著檢出測試方法，其中，該接觸部係同時接觸至少兩條該導電跡線。
8. 如申請專利範圍第4項所述之不著檢出測試方法，其中，該接觸部係為片體。