KR101390140B1 - 저항 측정 구조를 갖는 3차원 집적 회로 및 이의 이용 방법 - Google Patents

저항 측정 구조를 갖는 3차원 집적 회로 및 이의 이용 방법 Download PDF

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Abstract

3차원 집적 회로(3DIC)는 적어도 하나의 능동 소자를 구비한 탑 칩, 및 배선층과 비아를 갖는 인터포저를 포함한다. 3DIC는 또한 탑 칩과 인터포저를 전기적으로 연결하도록 구성된 복수의 도전 커넥터를 포함한다. 3DIC는 탑 칩과 상기 인터포저 중 적어도 하나의 위에 배치된 도전 라인을 더 포함한다. 하나의 도전 라인은 탑 칩 또는 인터포저의 둘레를 따라, 탑 칩 또는 인터포저의 외측 에지에 대해 평행하게 연장한다. 도전 라인은 도전 커넥터들을 전기적으로 연결하도록 구성된다. 3DIC는 또한 탑 칩과 인터포저 중 적어도 하나의 위에 배치된 테스트 요소를 더 포함한다. 이 테스트 요소는 복수의 도전 커넥터들에 전기적으로 연결되도록 구성된다.

Description

저항 측정 구조를 갖는 3차원 집적 회로 및 이의 이용 방법{THREE DIMENSIONAL INTEGRATED CIRCUIT HAVING A RESISTANCE MEASUREMENT STRUCTURE AND METHOD OF USE}
본 발명은, 저항 측정 구조를 갖는 3차원 집적 회로 및 이의 이용 방법에 관한 것이다.
3차원 집적 회로(3DIC)는 수동 인터포저(passive interposer) 상에 적층된 탑 칩(top chip)들을 포함한다. 탑 칩은 마이크로 솔더 범프를 통해 수동 인터포저에 전기적으로 연결된다. 몇몇 경우에, 수동 인터포저는 탑 칩에 연결된 수동 인터포저의 표면과 그 반대측의 수동 인터포저의 표면 간의 전기적 연결을 제공하도록 기판 관통 비아(through substrate via : TSV) 및 금속 배선층(metal routing layer)들을 포함한다. 몇몇 경우에, 수동 인터포저의 그러한 반대측 표면은 솔더 범프에 의해 기판에 전기적으로 연결된다. 몇몇 경우, TSV는 수동 인터포저와 접촉한 기판의 표면과 그 반대측의 기판의 표면 간에 전기적 연결을 제공하도록 구성된다.
탑 칩과 수동 인터포저 간의 연결 품질은 물론 수동 인터포저와 기판 간의 연결 품질을 테스트하기 위한 하나의 방안으로는 3DIC 상에 켈빈 구조체(Kelvin structure)를 형성하는 것이다. 켈빈 구조체는 수동 인터포저와 기판 사이의 마이크로 솔더 범프 및/또는 솔더 범프에 전기적으로 연결된 4개의 테스트 자리로 이루어진 그룹을 포함한다. 켈빈 구조체는 솔더 범프의 저항을 측정하도록 배치된다. 켈빈 구조체의 테스트 자리 중 2개에 전압을 인가하고 켈빈 구조체의 나머지 두 테스트 자리에서 얻어지는 전류를 측정함으로써, 수동 인터포저와 기판 사이의 마이크로 솔더 범프 및/또는 솔더 범프의 저항값을 결정할 수 있다. 이 저항값은 마이크로 솔더 범프 및/또는 솔더 범프가 3DIC의 다양한 컴포넌트들 간에 충분한 전기적 연결을 제공하는 지의 여부에 관한 정보를 제공한다.
본 발명의 목적은 저항 측정 구조를 갖는 3차원 집적 회로 및 이의 이용 방법을 제공하는 데에 있다.
본 발명의 하나의 양태는, 적어도 하나의 능동 소자를 구비한 탑 칩, 및 배선층과 비아를 갖는 인터포저를 포함하는 3차원 집적 회로에 관한 것이다. 3차원 집적 회로는 또한 탑 칩과 인터포저를 전기적으로 연결하도록 구성된 복수의 도전 커넥터를 포함한다. 3차원 집적 회로는 또한 탑 칩과 인터포저 중 적어도 하나의 위에 적어도 하나의 도전 라인을 포함하며, 이 적어도 하나의 도전 라인은 탑 칩과 인터포저 중 적어도 하나의 둘레를 따라, 탑 칩과 인터포저 중 적어도 하나의 외측 에지에 대해 평행하게 연장하며, 적어도 하나의 도전 라인은 복수의 도전 커넥터들을 전기적으로 연결하도록 구성된다.
본 발명의 다른 양태는 3차원 집적 회로를 측정하는 방법에 관한 것으로, 이 방법은, 적어도 하나의 테스트 요소와 적어도 하나의 도전 라인을 통해 전압을 인가하는 것을 포함하며, 적어도 하나의 도전 라인은 탑 칩과 인터포저 중 적어도 하나의 둘레를 따라, 탑 칩과 인터포저 중 적어도 하나의 외측 에지에 대해 평행하게 연장하며, 적어도 하나의 도전 라인은 복수의 도전 커넥터들을 전기적으로 연결하도록 구성된다. 그 방법은 인가된 전압에 따른 전류를 측정하는 것, 및 측정된 전류에 기초하여 3차원 집적 회로의 무결성을 결정하는 것을 포함한다.
본 발명에 따르면, 저항 측정 구조가 3차원 집적 회로에 마련되어, 3DIC의 다양한 컴포넌트들 간에 충분한 전기적 연결을 제공하는 지의 여부에 관한 정보를 제공할 수 있게 된다.
첨부 도면에서는 하나 이상의 실시예들을 한정하고자 하는 것이 아니라 예시로서 도시하고 있으며, 도면 전체에 걸쳐 동일한 도면 부호를 갖는 요소들은 동일한 요소를 나타낸다. 관련 산업의 표준 실무에 따라 여러 피쳐(feature)들이 축척대로 도시되지는 않았고 단지 예시용으로만 이용될 수 있다는 점을 알아야 할 것이다. 실제로, 도면에서 여러 피쳐들의 치수는 설명의 명료성을 위해 임으로 증가 또는 감소될 수 있다.
도 1은 하나 이상의 실시예에 따라 적어도 하나의 켈빈 구조체를 갖는 3차원 집적 회로(3DIC)의 사시도이며,
도 2는 하나 이상의 실시예에 따른 적어도 하나의 켈빈 구조체의 사시도이고,
도 3은 하나 이상의 실시예에 따라 적어도 하나의 테스트 회로를 갖는 3DIC의 사시도이며,
도 4는 하나 이상의 실시예에 따라 적어도 하나의 켈빈 구조체 및 기판 관통 비아(TSV)를 갖는 3DIC의 사시도이고,
도 5는 하나 이상의 실시예에 따라 적어도 하나의 테스트 회로 및 TSV를 갖는 3DIC의 사시도이며,
도 6은 하나 이상의 실시예에 따라 인터포저의 전면 상의 도전 라인 및 TSV를 갖는 인터포저의 사시도이고,
도 7은 하나 이상의 실시예에 따라 인터포저의 전면 상의 테스트 회로 및 TSV를 갖는 인터포저의 사시도이며,
도 8은 하나 이상의 실시예에 따라 인터포저의 배면 상의 도전 라인 및 TSV를 갖는 인터포저의 사시도이고,
도 9는 하나 이상의 실시예에 따라 인터포저의 배면 상의 테스트 회로 및 TSV를 갖는 인터포저의 사시도이다.
이하의 상세한 설명은 본 발명의 상이한 특징들을 실시하기 위한 수많은 다양한 실시 형태 또는 실시예를 제공한다. 본 발명의 설명을 간략하게 하기 위해 구성 요소 및 배치의 특정 예에 대해 아래에서 설명할 것이다. 물론, 그들은 단지 일례이지 한정하고자 하는 것은 아니다.
도 1에서는 적어도 하나의 켈빈 구조체(110)를 포함하는 3차원 집적 회로(3DIC)(100)를 도시하고 있다. 3DIC(100)은 인터포저(104) 상에 탑 칩(102)을 포함하고 있다. 이 탑 칩(102)은 도전 라인(120)을 포함한다. 도전 라인(120)은 탑 칩(102)의 둘레를 따라 연장하고 탑 칩(102)의 외부 에지에 대해 평행하게 배치된 연속 라인이다. 도전 라인(120)은 탑 칩(102)의 외부 에지로부터 미리 정해진 거리만큼 떨어져 있다. 도전 라인(120)은 커넥터(112)에 전기적으로 연결된다. 커넥터(112)는 탑 칩(102)과 인터포저(104) 사이에 배치되어, 탑 칩(102)과 인터포저(104) 간에 전기적 연결을 제공한다. 테스트 자리(114)가 탑 칩(102) 및 인터포저(104) 각각의 상에 배치되어, 탑 칩(102) 및 인터포저(104) 각각의 상의 커넥터(112)에 전기적으로 연결된다.
탑 칩(102)은 트랜지스터 또는 기타 적절한 회로와 같은 능동 소자를 포함한다. 몇몇 실시예에서, 3DIC(100)는 하나의 탑 칩(102)을 포함한다. 몇몇 실시예에서, 3DIC(100)는 하나보다 많은 탑 칩(102)을 포함한다. 몇몇 실시예에서, 탑 칩(102)은 집적 회로이다. 몇몇 실시예에서, 탑 칩(102)은 고속 집적 회로이다. 하나보다 많은 탑 칩(102)을 갖는 몇몇 실시예에서, 켈빈 구조체가 각각의 탑 칩(102) 상에 형성된다. 하나보다 많은 탑 칩(102)을 갖는 몇몇 실시예에서, 단지 하나의 탑 칩(102) 상에만 켈빈 구조체가 형성된다.
인터포저(104)는 탑 칩(102)에 전기적으로 연결되도록 구성된다. 인터포저(104)는 인터포저(104) 내에서 신호를 전달하도록 구성된 도전성 배선층 및 비아를 포함한다. 하나보다 많은 탑 칩(102)을 갖는 몇몇 실시예에서, 인터포저(104)는 각각의 탑 칩(102)에 전기적으로 연결되도록 구성된다. 몇몇 실시예에서, 인터포저(104)는 탑 칩(102)들 간에 신호를 전달하도록 구성된다. 몇몇 실시예에서, 인터포저(104)는 기판에 전기적으로 연결된다.
몇몇 실시예에서, 인터포저(104)는 이산화 실리콘 또는 저유전 상수(low k) 유전 재료와 같은 유전 재료를 포함한다. 저유전 상수 유전 재료는 불소 도핑 이산화 실리콘, 탄소 도핑 이산화실리콘, 에어로겔, 또는 기타 적절한 유전 재료와 같이 유전 상수 k가 3.5보다 작은 유전 재료이다. 그 유전 재료는 인터포저의 배선층과 비아 간에 전기적 격리를 제공하여 단락의 위험성을 감소시킨다.
커넥터(112)는 탑 칩(102)과 인터포저(104) 간에 전기적 연결을 제공하도록 구성된다. 몇몇 실시예에서, 커넥터(112)는 솔더 재료를 포함한다. 몇몇 실시예에서, 솔더 재료는 무연 솔더이다. 몇몇 실시예에서, 솔더 재료는 주석 및 은을 포함한다. 몇몇 실시예에서, 커넥터(112)는 탑 칩(102)의 배면 상의 범프 패드 구조체를 통해 탑 칩(102)에 부착하도록 구성된다. 몇몇 실시예에서, 커넥터(112)는 탑 칩(102)의 배면 상의 구리 지주 구조체(copper pillar structure)를 통해 탑 칩(102)에 부착하도록 구성된다. 몇몇 실시예에서, 커넥터(112)는 인터포저(104)의 전면 상의 범프 패드 구조체를 통해 인터포저(104)에 부착하도록 구성된다. 몇몇 실시예에서, 커넥터(112)는 인터포저(104)의 전면 상의 구리 지주 구조체를 통해 인터포저(104)에 부착하도록 구성된다. 몇몇 실시예에서, 인접한 커넥터(112)들 간의 간격은 30 ㎛ 내지 50 ㎛ 범위이다.
테스트 자리(114)는 탑 칩(102) 및 인터포저(104) 상의 커넥터(112)에 전기적으로 연결되도록 구성된다. 즉,탑 칩(102) 상의 각각의 커넥터(112)에 대해 탑 칩(102) 상에 배치된 테스트 자리(114)가 그 커넥터(112)에 전기적으로 연결되도록 구성되고, 인터포저(104) 상의 각각의 커넥터(112)에 대해 인터포저(104) 상에 배치된 테스트 자리(114)가 그 커넥터(112)에 전기적으로 연결되도록 구성된다. 몇몇 실시예에서, 테스트 자리(114)는 도전 패드를 포함한다. 몇몇 실시예에서, 테스트 자리(114)는 기판 관통 비아(TSV)를 포함한다. 몇몇 실시예에서, 테스트 자리(114)는 구리, 알루미늄, 니켈, 티타늄, 이들의 합금 또는 기타 적절한 도전 재료를 포함한다.
도전 라인(120)은 탑 칩(102) 상의 커넥터(112)에 전기적으로 연결되도록 구성된다. 도전 라인(120)은 탑 칩(102)의 외부 에지로부터 미리 정해진 거리만큼 안쪽에서 탑 칩(102)의 외부 에지에 대해 평행하게 연장하는 연속 도전 요소이다. 도전 라인(120)은 커넥터(112)들 간에 전류 및 전압을 이동시킬 수 있도록 구성된다. 몇몇 실시예에서, 도전 라인(120)은 구리, 알루미늄, 니켈, 티타늄, 이들의 합금 또는 기타 적절한 도전 재료를 포함한다. 도 1의 실시예에서, 도전 라인(120)은 탑 칩(102) 상에만 형성된다. 몇몇 실시예에서는 탑 칩(102) 및 인터포저(104) 모두에 도전 라인(120)을 포함한다. 인터포저(104) 상의 도전 라인(120)은 탑 칩(102) 상의 도전 라인(120)과 실질적으로 동일한 방식으로 배치된다.
몇몇 실시예에서, 도전 라인(120)은 탑 칩(102) 상에 형성되는 밀봉 링이다. 이 밀봉 링은 회로층 내부로 습기나 부스러기가 들어오는 것을 방지하도록 3DIC(100)의 요소들 사이에 형성되는 금속 링이다. 습기 및 부스러기는 회로층에서 단락이 발생할 가능성을 증가시킨다. 몇몇 실시예에서, 탑 칩(102) 상의 도전 라인(120)은 밀봉 링과는 별개이다. 몇몇 실시예에서, 도전 라인(120)은 인터포저(104) 상에 형성되는 밀봉 링이다. 몇몇 실시예에서, 인터포저(104) 상의 도전 라인(120)은 밀봉 링과는 별개이다. 몇몇 실시예에서, 탑 칩(102)과 인터포저(104) 중 하나의 상의 도전 라인(120)은 밀봉 링이고, 탑 칩(102)과 인터포저(104) 중 다른 하나의 상의 도전 라인(120)은 밀봉 링과는 별개이다. 도전 라인(120)이 밀봉 링과 별개로 이루어지는 실시예에서, 도전 라인(120)은 탑 칩(102) 또는 인터포저(104)의 내부쪽으로 밀봉 링으로부터 변위하여 배치된다.
도 2에서는 예시적인 켈빈 구조체(110)를 도시하고 있다. 몇몇 실시예에서, 커넥터(112)와 테스트 자리(114)로 이루어진 그룹이 집합적으로 켈빈 구조체(110)를 형성한다. 도 2에는 커넥터(112)에 전기적으로 연결된 탑 칩(102)과 인터포저(104)가 도시되어 있다. 도 2에는 또한 인터포저(104) 상의 테스트 자리(114a1, 114a2, 114b1, 114b2)가 도시되어 있다. 테스트 자리(114a1, 114a2)는 도전 패드이고, 테스트 자리(114b1, 114b2)는 TSV이다. 탑 칩(102) 상의 커넥터(112)들은 도전 라인(120)에 의해 전기적으로 연결되도록 구성된다.
테스트 자리(114a1) 중 하나와 테스트 자리(114a2) 중 하나에 전압을 안가하고 테스트 자리(114a1) 중 다른 하나와 테스트 자리(114a2) 중 다른 하나의 사이의 전류 측정함으로써, 커넥터(112)와 도전 라인(112)의 저항을 결정한다. 실질적으로 0의 저항이 결정되는 경우, 단락이 존재할 가능성이 있다. 실질적으로 무한대의 저항이 결정되는 경우, 커넥터(112)는 탑 칩(102)과 인터포저(104) 간에 충분한 전기적 연결을 제공하지 못할 가능성이 있다. 결정된 저항이 커넥터(112), 테스트 자리(114a1, 114a2, 114b1, 114b2), 및 도전 라인(120)의 기지의 재료들로부터 계산된 저항과 실질적으로 동일한 경우, 커넥터(112)는 탑 칩(102)과 인터포저(104) 간에 충분한 전기적 연결을 제공한다.
몇몇 실시예에서, 탑 칩(102)은 도 1에 도시한 바와 같이 탑 칩(102)의 4개의 코너에 각각 켈빈 구조체(110)를 하나씩 구비한 실질적으로 직사각형 형상을 갖는다. 몇몇 실시예에서, 탑 칩(102)은 다른 형상을 갖는다. 몇몇 실시예에서, 탑 칩(102)은 탑 칩(102)의 각 코너에 켈빈 구조체(110)를 적어도 하나씩 구비한다. 몇몇 실시예에서, 탑 칩(102)은 탑 칩(102)의 각 코너에는 물론 탑 칩(102)의 적어도 하나의 측부를 따라 추가적인 위치에 켈빈 구조체(110)를 적어도 하나씩 구비한다.
도전 라인(120)이 각각의 커넥터(112)를 전기적으로 연결하도록 구성되기 때문에, 3DIC(100) 상의 켈빈 구조체(110)는 탑 칩(102)이 본딩 프로세스 중에 손상되었는지의 여부의 측정을 용이하게 한다. 몇몇 실시예에서, 탑 칩(102)을 인터포저(104)에 연결하는 본딩 프로세스는 탑 칩(102)과 인터포저(104)를 함께 가압하는 것을 수반한다. 본딩 프로세스 중에 가해진 힘이 탑 칩(102)의 기계적 강도를 초과하는 경우, 탑 칩(102)은 뒤틀리거나 파괴될 수 있다. 몇몇 실시예에서, 탑 칩(102)의 뒤틀림 또는 파괴는 도전 라인(120)의 끊어짐 또는 굴곡을 초래한다. 도전 라인(120)의 끊어짐 또는 굴곡은 도전 라인(120)의 저항을 증가시킨다. 이러한 증가된 저항은 테스트 자리(114)에 전압을 인가하고 인가된 전압으로부터 얻어지는 전류를 측정함으로써 검출할 수 있다. 도전 라인(120)을 커넥터(112)에 연결함으로써, 3DIC는 탑 칩(102)의 뒤틀림 또는 파괴를 결정하고 탑 칩(102)과 인터포저(104) 사이에 충분한 전기적 연결의 존재를 결정하도록 테스트될 수 있다.
몇몇 실시예에서, 도전 라인(120)과 커넥터(112)의 저항은 본딩 프로세스의 완료 후에 측정된다. 몇몇 실시예에서, 도전 라인(120)과 커넥터(112)의 저항은 본딩 프로세스 중에 측정된다. 본딩 프로세스 중에 저항을 측정하면, 탑 칩(102)과 인터포저(104)가 언제 충분하게 전기적으로 연결되는 지에 관한 정보가 제공된다. 탑 칩(102)과 인터포저(104)가 충분하게 전기적으로 연결된 경우에 본딩 프로세스를 종료하면, 탑 칩(102) 및 인터포저(104) 상에 불필요한 힘이 가해지는 것을 방지하여, 뒤틀림 또는 파괴의 가능성을 감소시킨다.
도 3에서는 탑 칩(102)과 인터포저(104)를 포함하는 3DIC(200)를 도시하고 있다. 3DIC(200)는 또한 탑 칩(102)과 인터포저(104)를 전기적으로 연결하도록 구성된 커넥터(112)를 포함한다. 도전 라인(120)은 탑 칩(102) 상에 배치되어, 탑 칩(102) 상의 커넥터(112)들을 전기적으로 연결되도록 구성된다. 3DIC(200)는 또한 탑 칩(102) 상의 테스트 회로(130) 및 인터포저(104) 상의 테스트 회로(140)를 포함한다. 테스트 회로(130)는 탑 칩(102) 상의 커넥터(112)들 각각에 전기적으로 연결되도록 구성된다. 테스트 회로(140)는 인터포저(104) 상의 커넥터(112)들 각각에 전기적으로 연결되도록 구성된다.
몇몇 실시예에서, 3DIC(200)를 위한 탑 칩(102), 인터포저(104), 커넥터(112) 및 도전 라인(120)의 재료, 형상 및 구성은 3DIC(100)와 실질적으로 동일하다.
테스트 회로(130)는 탑 칩(102) 상의 커넥터(112)들 사이의 저항을 결정하도록 구성된다. 몇몇 실시예에서, 커넥터(112)에 테스트 전압을 공급하고 얻어지는 전압을 측정하도록 프로브가 테스트 회로(130)에 연결된다. 몇몇 실시예에서, 테스트 회로(130)는 탑 칩(102)의 공급 전압에 연결되도록 구성된다. 몇몇 실시예에서, 테스트 회로(130)는 테스트 전압을 공급하도록 구성된 전압 공급 유닛을 포함한다. 몇몇 실시예에서, 테스트 회로(130)는 커넥터(112)들 사이의 저항이 미리 정해진 범위 밖에 있는 경우에 경보를 제공하도록 구성된다. 이러한 식으로, 테스트 회로(130)는 탑 칩(102)이 뒤틀리거나 파괴되었는지의 여부를 결정한다.
몇몇 실시예에서, 인터포저(104) 상의 커넥터(112)들은 테스트 회로(140)를 통해 전기적으로 연결된다. 인터포저(104) 상의 커넥터(112)들이 테스트 회로(140)를 통해 전기적으로 연결된 경우, 테스트 회로(130)는 탑 칩(102) 상의 커넥터(112)와 인터포저(104) 상의 커넥터(112)들 사이의 저항을 측정할 수 있다. 탑 칩(102) 상의 커넥터(112)와 인터포저(104) 상의 커넥터(112)들 사이의 측정된 저항은 제조업자가 커넥터(112)가 탑 칩(102)과 인터포저(104) 간에 충분한 전기적 연결을 제공하지는 지의 여부를 결정하는 데에 도움을 준다.
몇몇 실시예에서, 인터포저(104) 상의 커넥터(112)들은 테스트 회로(140)를 통해 전기적으로 연결되지 않는다. 인터포저(104) 상의 커넥터(112)들이 테스트 회로(140)를 통해 전기적으로 연결되지 않은 경우, 테스트 회로(130)는 탑 칩(102) 상의 커넥터(112)와 인터포저(104) 상의 커넥터(112)들 사이의 저항을 측정할 수 없다. 테스트 회로(140)가 탑 칩(102) 상의 커넥터(112)와 인터포저(104) 상의 커넥터(112) 사이의 저항을 측정하도록 구성된다. 몇몇 실시예에서, 테스트 회로(140)는 테스트 회로(130)와 실질적으로 동일하다.
도 4에서는 탑 칩(102)과 인터포저(104)를 포함하는 3DIC(300)를 도시하고 있다. 3DIC(300)는 또한 탑 칩(102)과 인터포저(104)를 전기적으로 연결하도록 구성된 커넥터(112)를 포함한다. 탑 칩(102) 상에 배치된 도전 라인(120)이 탑 칩(102) 상의 커넥터(112)들을 전기적으로 연결되도록 구성된다. 3DIC(300)는 또한 인터포저(104) 상의 테스트 자리(114a, 114b)를 포함한다. 테스트 자리(114a, 114b)는 인터포저(104) 상의 커넥터(112)에 전기적으로 연결되도록 구성된다. 테스트 자리(114a)는 인터포저(104)의 전면 상에 위치한다. 테스트 자리(114b)는 인터포저(104)에 있어서 전면과는 반대측의 배면 상에 위치한다. 테스트 자리(114b)는 TSV(142)를 통해 테스트 자리(114a)에 전기적으로 연결되도록 구성된다.
몇몇 실시예에서, 3DIC(300)를 위한 탑 칩(102), 인터포저(104), 커넥터(112) 및 도전 라인(120)의 재료, 형상 및 구성은 3DIC(100)와 실질적으로 동일하다.
몇몇 실시예에서, 테스트 자리(114a)는 3DIC(100)에서의 테스트 자리(114)와 실질적으로 동일한 방식으로 커넥터(112)와 도전 라인(120)의 저항을 검출할 수 있게 한다. 몇몇 실시예에서, 인터포저(104)의 전면은 본딩 프로세스 후에는 접근할 수 없다. 테스트 자리(114b)는 테스트 자리(114a)에 전기적으로 연결되어, 커넥터(112) 및 도전 라인(120)의 저항을 테스트할 수 있도록 구성된다. 3DIC(100)와 유사한 방식으로, 3DIC(300)는 인터포저(104)의 4개의 코너 각각에 커넥터(112) 및 테스트 자리(114a, 114b)로 이루어진 켈빈 구조체(110')를 포함하다. 적절한 테스트 자리(114b)에 전압을 인가하고 다른 테스트 자리(114b)에서 전류를 측정함으로써, 3DIC(300)의 커넥터(112) 및 도전 라인(120)의 저항이 결정된다. 이 저항은 제조업자가 탑 칩(102)이 뒤틀리거나 파괴되었는지의 여부는 물론 커넥터(112)가 탑 칩(102)과 인터포저(104) 간에 충분한 전기적 연결을 제공하지는 지의 여부를 결정하는 데에 도움을 준다.
도 5에서는 탑 칩(102)과 인터포저(104)를 포함하는 3DIC(400)를 도시하고 있다. 3DIC(400)는 또한 탑 칩(102)과 인터포저(104)를 전기적으로 연결하도록 구성된 커넥터(112)를 포함한다. 탑 칩(102) 상에 배치된 도전 라인(120)이 탑 칩(102) 상의 커넥터(112)들을 전기적으로 연결되도록 구성된다. 3DIC(400)는 또한 탑 칩(102) 상의 테스트 회로(130) 및 인터포저(104) 상의 테스트 회로(140)를 포함한다. 테스트 회로(130)는 탑 칩(102) 상의 커넥터(112)들 각각에 전기적으로 연결되도록 구성된다. 테스트 회로(140)는 인터포저(104) 상의 커넥터(112)들 각각에 전기적으로 연결되도록 구성된다. 3DIC(400)는 또한 TSV(142)를 통해 테스트 회로(140)에 전기적으로 연결되도록 구성된 테스트 자리(114b)를 포함한다.
몇몇 실시예에서, 3DIC(400)를 위한 탑 칩(102), 인터포저(104), 커넥터(112) 및 도전 라인(120)의 재료, 형상 및 구성은 3DIC(100)와 실질적으로 동일하다.
몇몇 실시예에서, 테스트 회로(140)는 3DIC(200)에서의 테스트 회로(140)와 실질적으로 동일한 방식으로 커넥터(112)와 도전 라인(120)의 저항을 검출할 수 있다. 몇몇 실시예에서, 인터포저(104)의 전면은 본딩 프로세스 후에는 접근할 수 없다. 테스트 자리(114b)는 테스트 회로(140)에 전기적으로 연결되어 커넥터(112) 및 도전 라인(120)의 저항을 테스트할 수 있도록 구성된다. 몇몇 실시예에서, 전압이 테스트 자리(114b)를 통해 테스트 회로(140)에 공급된다. 몇몇 실시예에서, 테스트 회로(140)는 탑 칩(102)의 공급 전압에 전기적으로 연결되도록 구성된다. 몇몇 실시예에서, 테스트 회로(140)는 전압 공급원을 포함한다. 몇몇 실시예에서, 3DIC(400)의 테스트 회로(130, 140)는 3DIC(200)의 테스트 회로(130, 140)와 실질적으로 동일하다. 3DIC(200)의 테스트 회로(140)와 실질적으로 동일한 방식으로, 3DIC(400)의 테스트 회로(140)가 커넥터(112) 및 도전 라인(120)의 저항을 측정한다. 이 저항은 제조업자가 탑 칩(102)이 뒤틀리거나 파괴되었는지의 여부는 물론 커넥터(112)가 탑 칩(102)과 인터포저(104) 간에 충분한 전기적 연결을 제공하지는 지의 여부를 결정하는 데에 도움을 준다.
도 6에서는 도전 라인(120)을 전면에 포함하고 있는 인터포저(104)를 도시하고 있다. 인터포저(104)는 또한 테스트 자리(114a, 114b)를 포함한다. 도전 라인(120)은 테스트 자리(114a, 114b)에 전기적으로 연결되도록 구성된다. 테스트 자리(114a)는 인터포저(104)의 전면 상에 위치한다. 테스트 자리(114b)는 인터포저(104)의 배면에 위치하여, TSV(142)를 통해 테스트 자리(114a)에 전기적으로 연결되도록 구성된다.
도 6의 실시예에서, 테스트 자리(114a)는 인터포저(104)의 각 코너에 위치한다. 몇몇 실시예에서, 인터포저(104)는 인터포저(104)의 전면 상에서 코너들 사이의 적어도 한쪽 측부를 따라 위치 설정된 추가적인 테스트 자리(114a, 114b)를 포함한다. 몇몇 실시예에서, 인터포저(104)의 전면은 본딩 프로세스 후에는 접근할 수 없다. 테스트 자리(114b)는 테스트 자리(114a)에 전기적으로 연결되어, 도전 라인(120)의 저항을 테스트할 수 있도록 구성된다.
본딩 프로세스 중에 가해진 힘이 인터포저(104)의 기계적 강도를 초과하는 경우, 인터포저(104)는 뒤틀리거나 파괴될 수 있다. 몇몇 실시예에서, 인터포저(104)의 뒤틀림 또는 파괴는 도전 라인(120)의 끊어짐 또는 굴곡을 초래한다. 도전 라인(120)의 끊어짐 또는 굴곡은 도전 라인(120)의 저항을 증가시킨다. 이러한 증가된 저항은 테스트 자리(114a 또는 114b)에 전압을 인가하고 인가된 전압으로부터 얻어지는 전류를 측정함으로써 검출할 수 있다. 인터포저(104)에 도전 라인(120)을 포함시키게 되면, 인터포저(104)의 뒤틀림 또는 파괴를 결정하도록 인터포저(104)를 테스트할 수 있게 한다.
도 7에서는 도전 라인(120)을 전면에 포함하고 있는 인터포저(104)를 도시하고 있다. 인터포저(104)는 또한 테스트 회로(140) 및 테스트 자리(114b)를 포함한다. 도전 라인(120)은 테스트 회로(140) 및 테스트 자리(114b)에 전기적으로 연결되도록 구성된다. 테스트 회로(140)는 인터포저(104)의 전면 상에 위치한다. 테스트 자리(114b)는 인터포저(104)의 배면에 위치하여, TSV(142)를 통해 테스트 회로(140)에 전기적으로 연결되도록 구성된다.
몇몇 실시예에서, 테스트 회로(140)는 3DIC(200)에서의 테스트 회로(130)와 실질적으로 유사한 방식으로 도전 라인(120)의 저항을 검출할 수 있다. 몇몇 실시예에서, 인터포저(104)의 전면은 본딩 프로세스 후에는 접근할 수 없다. 테스트 자리(114b)는 테스트 회로(140)에 전기적으로 연결되어, 도전 라인(120)의 저항을 측정할 수 있도록 구성된다. 몇몇 실시예에서, 전압이 테스트 자리(114b)를 통해 테스트 회로(140)에 공급된다. 몇몇 실시예에서, 테스트 회로(140)는 탑 칩(102)의 공급 전압에 전기적으로 연결되도록 구성된다. 몇몇 실시예에서, 테스트 회로(140)는 전압 공급원을 포함한다. 3DIC(200)의 테스트 회로(130)와 실질적으로 동일한 방식으로, 테스트 회로(140)가 도전 라인(120)의 저항을 측정한다. 이 저항은 인터포저(104)가 뒤틀리거나 파괴되었는지의 여부를 결정하는 데에 도움을 준다.
도 8에서는 도전 라인(120)을 배면에 포함하고 있는 인터포저(104)를 도시하고 있다. 인터포저(104)는 또한 테스트 자리(114a, 114b)를 포함한다. 도전 라인(120)은 테스트 자리(114a, 114b)에 전기적으로 연결되도록 구성된다. 테스트 자리(114a)는 인터포저(104)의 배면 상에 위치한다. 테스트 자리(114b)는 인터포저(104)의 배면에 위치하여, 테스트 자리(114a)에 전기적으로 연결되도록 구성된다.
도 8의 실시예에서, 테스트 자리(114a)는 인터포저(104)의 각 코너에 위치한다. 몇몇 실시예에서, 인터포저(104)는 인터포저(104)의 배면 상에서 코너들 사이의 적어도 한쪽 측부를 따라 위치 설정된 추가적인 테스트 자리(114a, 114b)를 포함한다.
몇몇 실시예에서, 인터포저(104)의 배면에 기판이 접합된다. 인터포저(104)의 배면에 기판을 접합한 후에, 몇몇 실시예에서는 인터포저(104)의 배면에 더 이상 접근할 수 없게 된다. 테스트 자리(114b)는 테스트 자리(114a)에 전기적으로 연결되어, 도전 라인(120)의 저항을 측정할 수 있도록 구성된다.
본딩 프로세스 중에 가해진 힘이 인터포저(104)의 기계적 강도를 초과하는 경우, 인터포저(104)는 뒤틀리거나 파괴될 수 있다. 몇몇 실시예에서, 인터포저(104)의 뒤틀림 또는 파괴는 도전 라인(120)의 끊어짐 또는 굴곡을 초래한다. 도전 라인(120)의 끊어짐 또는 굴곡은 도전 라인(120)의 저항을 증가시킨다. 이러한 증가된 저항은 테스트 자리(114a 또는 114b)에 전압을 인가하고 인가된 전압으로부터 얻어지는 전류를 측정함으로써 검출할 수 있다. 인터포저(104)에 도전 라인(120)을 포함시키게 되면, 인터포저(104)의 뒤틀림 또는 파괴를 결정하도록 인터포저(104)를 테스트할 수 있게 한다.
도 9에서는 도전 라인(120)을 배면에 포함하고 있는 인터포저(104)를 도시하고 있다. 인터포저(104)는 또한 테스트 회로(140) 및 테스트 자리(114b)를 포함한다. 도전 라인(120)은 테스트 회로(140) 및 테스트 자리(114b)에 전기적으로 연결되도록 구성된다. 테스트 회로(140)는 인터포저(104)의 배면 상에 위치한다. 테스트 자리(114b)는 인터포저(104)의 배면에 위치하여, TSV(142)를 통해 테스트 회로(140)에 전기적으로 연결되도록 구성된다.
몇몇 실시예에서, 인터포저(104)의 배면에 기판이 접합된다. 인터포저(104)의 배면에 기판을 접합한 후에, 몇몇 실시예에서는 인터포저(104)의 배면에 더 이상 접근할 수 없게 된다. 테스트 자리(114b)는 테스트 회로(140)에 전기적으로 연결되어, 도전 라인(120)의 저항을 테스트할 수 있도록 구성된다.
몇몇 실시예에서, 테스트 회로(140)는 3DIC(200)에서의 테스트 회로(130)와 실질적으로 유사한 방식으로 도전 라인(120)의 저항을 검출할 수 있다. 몇몇 실시예에서, 전압이 테스트 자리(114b)를 통해 테스트 회로(140)에 공급된다. 몇몇 실시예에서, 테스트 회로(140)는 탑 칩(102)의 공급 전압에 전기적으로 연결되도록 구성된다. 몇몇 실시예에서, 테스트 회로(140)는 전압 공급원을 포함한다. 3DIC(200)의 테스트 회로(130)와 실질적으로 동일한 방식으로, 테스트 회로(140)가 도전 라인(120)의 저항을 측정한다. 이 저항은 제조업자가 인터포저(104)가 뒤틀리거나 파괴되었는지의 여부를 결정하는 데에 도움을 준다.
당업자라면 개시한 실시예들이 전술한 이점들 중 하나 이상을 실현한다는 점을 쉽게 이해할 수 있을 것이다. 전술한 상세한 설명을 고려한 후에는 본 명세서에서 광범위하게 개시한 바와 같은 다양한 변형예, 등가물로의 대체, 및 다양한 기타 실시예를 이룰 수 있을 것이다. 따라서, 본 발명에 대해 허여되는 보호 범위는 첨부된 청구 범위에 포함된 범위 및 그 등가물에 의해서만 한정될 것이다.
100, 200, 300, 400: 3DIC(3차원 집적 회로)
102 : 탑 칩
104 : 인터포저
110 : 켈빈 구조체
112 : 커넥터
114, 114a, 114b : 테스트 자리
120 : 도전 라인
130, 140 : 테스트 회로
142 : TSV(기판 관통 비아)

Claims (10)

  1. 3차원 집적 회로(3DIC)로서,
    적어도 하나의 능동 소자를 포함한 탑 칩(top chip);
    도전성 배선층 및 비아를 포함한 인터포저(interposer);
    상기 탑 칩과 상기 인터포저를 전기적으로 연결하도록 구성된 복수의 도전 커넥터;
    상기 탑 칩과 상기 인터포저 중 적어도 하나의 위에 배치되어, 상기 탑 칩과 인터포저 중 적어도 하나의 둘레를 따라, 상기 탑 칩과 인터포저 중 적어도 하나의 외측 에지에 대해 평행하게 연장하는 한편, 상기 복수의 도전 커넥터들을 전기적으로 연결하도록 구성된 적어도 하나의 도전 라인; 및
    상기 탑 칩과 상기 인터포저 중 적어도 하나의 위에 배치되어, 상기 복수의 도전 커넥터들에 전기적으로 각각 연결되도록 구성된 적어도 하나의 테스트 요소
    를 포함하는 3차원 집적 회로.
  2. 제1항에 있어서, 상기 적어도 하나의 도전 라인은 상기 탑 칩과 상기 인터포저 모두의 위에 배치되는 것인 3차원 집적 회로.
  3. 제1항에 있어서, 상기 적어도 하나의 테스트 요소는 상기 탑 칩과 상기 인터포저 중 적어도 하나의 위에 배치된 테스트 회로를 포함하는 것인 3차원 집적 회로.
  4. 제1항에 있어서, 상기 적어도 하나의 테스트 요소는 도전 패드를 포함하며, 상기 적어도 하나의 도전 라인, 복수의 도전 커넥터 및 도전 패드가 적어도 하나의 켈빈 구조체(Kelvin structure)를 형성하는 것인 3차원 집적 회로.
  5. 제1항에 있어서, 상기 탑 칩 위의 제1 금속 밀봉 링 및 상기 인터포저 위의 제2 금속 밀봉 링을 더 포함하는 것인 3차원 집적 회로.
  6. 제1항에 있어서, 상기 인터포저에 기판 관통 비아(through substrate via)를 더 포함하며, 이 기판 관통 비아는 상기 적어도 하나의 테스트 요소에 전기적으로 연결되도록 구성되는 것인 3차원 집적 회로.
  7. 3차원 집적 회로(3DIC)를 테스트하는 방법으로서,
    적어도 하나의 테스트 요소와 적어도 하나의 도전 라인을 통해 전압을 인가하는 것으로서, 상기 적어도 하나의 도전 라인은 탑 칩과 인터포저 중 적어도 하나의 둘레를 따라, 탑 칩과 인터포저 중 적어도 하나의 외측 에지에 대해 평행하게 연장하는 한편, 복수의 도전 커넥터들을 전기적으로 연결하도록 구성된 것인, 전압을 인가하는 것;
    인가된 전압에 따른 전류를 측정하는 것; 및
    측정된 전류에 기초하여 3차원 집적 회로의 무결성을 결정하는 것
    을 포함하는 3차원 집적 회로의 테스트 방법.
  8. 제7항에 있어서, 상기 전류를 측정하는 것은, 3차원 집적 회로 상의 적어도 하나의 켈빈 구조체에 프로브를 접촉시키는 것을 포함하며, 상기 적어도 하나의 켈빈 구조체는 상기 탑 칩과 상기 인터포저 중 적어도 하나에서의 각각의 코너에 배치된 켈빈 구조체를 포함하는 것인 3차원 집적 회로의 테스트 방법.
  9. 제7항에 있어서, 상기 전류를 측정하는 것은, 상기 탑 칩과 인터포저 중 적어도 하나의 위에 배치된 테스트 회로를 이용하는 것을 포함하는 것인 3차원 집적 회로의 테스트 방법.
  10. 제7항에 있어서, 상기 탑 칩과 인터포저 간의 전기적 연결의 충분 정도를 결정하는 것을 더 포함하는 것인 3차원 집적 회로의 테스트 방법.
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