KR100638042B1

KR100638042B1 - 캘빈 저항 검사용 패턴 및 이 패턴이 형성된 반도체 장치

Info

Publication number: KR100638042B1
Application number: KR20040114484A
Authority: KR
Inventors: 방기완
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2004-12-28
Filing date: 2004-12-28
Publication date: 2006-10-23
Also published as: KR20060075662A

Abstract

본 발명은 캘빈 저항을 측정하기 위한 검사 패턴에 관한 것으로서, 본 발명에 따른 캘빈 저항 검사 패턴은 복수의 금속 패턴층이 적층 구조로 형성되고, 상하부의 금속 패턴층을 서로 연결하는 접촉부를 포함한다. 각각의 금속 패턴층에 대한 패드는 최상층의 금속 패턴층에 형성되고 하나의 금속 패턴층에 대해 2개의 패드를 형성하여 이 패드에 검사용 탐침을 연결하여 각각의 접촉부에 대한 캘빈 저항을 측정한다. 접촉부 각각은 다른 접촉부에 대해 동일한 수직 공간에 형성하는 것보다는 서로 어긋나는 위치에 형성하는 것이 바람직하며, 최하층의 금속 배선층은 게이트 또는 기판 활성 영역에 연결된다. 접촉부의 접촉 저항을 측정하기 위해서는 이 접촉부에 의해 연결되는 상하부 금속 패턴층의 패드에 탐침을 연결한다. 캘빈 저항 검사 패턴을 본 발명에 따라 복수의 금속 패턴층이 적층 구조로 된 패턴으로 하면, 금속 배선층이 6층 또는 8층과 같이 다층 구조인 경우에도 검사 패턴이 많은 면적을 차지하지 않도록 할 수 있고, 캘빈 저항 측정의 처리 성능을 높일 수 있으며, 금속 패턴층을 연결하는 접촉부를 수직 공간에 대해 어긋나게 배치함으로써 접촉부 형성에서 생기는 스트레스를 줄일 수 있다.

캘빈 저항, 검사 패턴, 금속 배선층, 접촉부

Description

캘빈 저항 검사용 패턴 및 이 패턴이 형성된 반도체 장치{Test Pattern for Measuring Kelvin Resistance and Semiconductor device Including Such a Pattern}

도 1은 캘빈 저항을 측정하기 위한 종래 검사 패턴의 개략 평면도.

도 2는 본 발명에 따른 캘빈 저항 검사 패턴의 사시도.

<도면의 주요 부호에 대한 설명>

30: 게이트 또는 기판 활성 영역

10, 12, 50, 52, 54, 56, 58, 60: 금속 패턴층

14, 31, 51, 53, 55, 57, 59: 접촉부

20, 70: 패드

본 발명은 집적회로 소자의 제조 및 검사 기술을 위한 검사 패턴 및 이 검사 패턴이 형성된 반도체 장치에 관한 것으로서, 좀 더 구체적으로는 복수의 금속 배선층을 사용하는 집적회로 소자의 캘빈 저항을 측정하기 위한 금속 패턴층을 적층 구조로 형성한 검사 패턴 및 이 검사 패턴이 형성된 반도체 장치에 관한 것이다.

반도체 집적회로(IC: Integrated Circuit) 소자의 신뢰성은 제조 공정 측면에서 뿐만 아니라 사용 측면에서도 매우 중요한 요소이다. 이러한 IC 소자의 신뢰성을 확보하기 위해서는 집적회로를 제조하는 웨이퍼 공정 각각의 신뢰성을 보장하여야 한다. IC 소자의 제조 공정상의 문제점을 알아내기 위해 검사 패턴을 웨이퍼에 별도로 만들어 두는 것이 보통인데, 검사 패턴은 웨이퍼 공정을 통해 제조된 집적회로 소자를 개별 칩으로 분리하기 위한 절단선(scribe line) 영역에 형성되며, 최소의 측정 항목으로 최대의 효과를 얻을 수 있어야 한다. 다시 말하면, 검사 패턴이 웨이퍼에서 차지하는 면적은 최소로 하면서도 최대의 처리 결과를 얻을 수 있어야 하며, 공정상 야기될 수 있는 문제를 정확히 파악할 수 있는 검사 패턴을 만들어 두는 것이 바람직하다.

집적회로 소자의 전기적 연결 통로 역할을 하는 예컨대 알루미늄 금속 배선은 텅스텐이나 티타늄과 같은 내화 금속과 접촉하거나 실리콘 또는 폴리실리콘과 접촉하는데, 이러한 접촉을 통한 전기적 연속성을 유지하는 것이 매우 중요하다. 접촉부 전기적 저항은 금속 배선층의 기하학적 구조에 영향을 받는데, 예컨대 상하부 금속 배선층을 연결하는 비아홀(via hole)의 정렬 불일치, 금속 배선 모서리 영역의 저항 풀백(pull back), 금속 배선층 사이의 절연층 두께의 변화 등에 의해 접촉 저항이 정해진다. 금속 배선층의 저항, 접촉부의 저항은 집적회로 소자 전체에 영향을 주고 소자의 동작 불량을 유발할 수도 있다. 접촉 저항을 검사하는 방법은 크게 여러 접촉부를 검사하는 접촉 체인(contact chain)법과 캘빈(Kelvin) 접촉저항 측정법으로 나눌 수 있다. 접촉 체인법은 순수한 접촉 저항측정법이라기 보다 는 공정 감시용이라 할 수 있고 순수한 접촉 저항을 알려면 캘빈 저항 패턴이 필요하다.

도 1은 캘빈 저항을 측정하기 위한 종래의 검사 패턴을 나타내는 개략 평면도이다.

도 1을 참조하면, 상층에 형성된 제1 금속 배선층(10)은 그 아래에 형성된 제2 금속 배선층(12)과 접촉부(14)에 의해 전기적으로 서로 연결되어 있다. 제1 금속 배선층(10)과 제2 금속 배선층(12) 사이에는 절연층이 형성되어 있으나, 도면을 간단히 하기 위해 이 절연층은 생략하였다. 접촉부(14)는 예컨대 금속이 채워진 비아홀이다. 제1 금속 배선층(10)의 양단은 제1 패드(20a)와 제4 패드(20d)에 연결되고, 제2 금속 배선층(12)의 양단은 제2 패드(20b)와 제3 패드 (20c)에 연결되어 있다. 접촉부(14)의 캘빈 저항을 측정하려면 4개의 패드(20a~20d)에 탐침(probe)을 연결하여야 한다.

그런데, 집적회로 소자의 성능과 집적도가 높아지면서 사용되는 금속 배선층의 수가 증가하여 많게는 6개 또는 8개의 금속 배선층이 사용되기 때문에, 금속 배선층 각각에 대한 접촉 저항을 측정하려면 도 1과 같은 검사 패턴이 독립적으로 6개 또는 8개가 필요하여 검사 패턴이 큰 면적을 차지하게 된다. 또한 각각의 금속 배선층 마다 캘빈 저항 측정을 위한 단자가 24개 또는 32개가 필요하다. 반도체 제조공정이 나노(nano) 공정으로 가면서 캘빈 저항을 측정하기 위한 검사 패턴의 필요성은 높아지고 있으나, 검사 패턴이 차지하는 면적이 이와 함께 증가하면 소자의 집적도를 떨어뜨리는 요인이 되므로 이를 해결할 필요가 있다.

본 발명의 목적은 면적을 많이 차지하지 않는 검사 패턴을 제공하는 것이다.

본 발명의 다른 목적은 캘빈 저항의 측정 방법은 기존의 방법을 그대로 사용하면서도 집적회로 소자의 집적도를 떨어뜨리지 않는 캘빈 저항 검사 패턴을 제공하는 것이다.

본 발명에 따른 캘빈 저항 검사 패턴은 복수의 금속 패턴층이 적층 구조로 형성되고, 상하부의 금속 패턴층을 서로 연결하는 접촉부를 포함한다. 각각의 금속 패턴층에 대한 패드는 최상층의 금속 패턴층에 형성되고 하나의 금속 패턴층에 대해 2개의 패드를 형성하여 이 패드에 검사용 탐침을 연결하여 각각의 접촉부에 대한 캘빈 저항을 측정한다. 접촉부 각각은 다른 접촉부에 대해 동일한 수직 공간에 형성하는 것보다는 서로 어긋나는 위치에 형성하는 것이 바람직하며, 최하층의 금속 배선층은 게이트 또는 기판 활성 영역에 연결된다. 접촉부의 접촉 저항을 측정하기 위해서는 이 접촉부에 의해 연결되는 상하부 금속 패턴층의 패드에 탐침을 연결한다.

이처럼 캘빈 저항 검사 패턴을 복수의 금속 패턴층이 적층 구조로 된 패턴으로 하면, 금속 배선층이 6층 또는 8층과 같이 다층 구조인 경우에도 검사 패턴이 많은 면적을 차지하지 않도록 할 수 있고, 캘빈 저항 측정의 처리 성능을 높일 수 있으며, 금속 패턴층을 연결하는 접촉부를 수직 공간에 대해 어긋나게 배치함으로써 접촉부 형성에서 생기는 스트레스를 줄일 수 있다.

구현예

이하 도면을 참조로 본 발명의 구체적인 구현예에 대해 설명한다.

도 2는 본 발명에 따른 검사 패턴의 사시도이다.

도 2에서 보는 것처럼, 본 발명에 따른 캘빈 저항 검사 패턴은 게이트 또는 기판 활성 영역(30)에 대해 6개의 금속 패턴층이 적층된 구조로 되어 있다. 금속 패턴층의 수는 이 검사 패턴을 통해 확인하려고 하는 집적회로 소자에 형성되는 금속 배선층의 개수에 따라 결정되며 반드시 6개로 한정되지 않는다는 점은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명하다.

제1 금속 패턴층(50)은 게이트 전극 또는 소스/드레인과 같은 기판의 활성 영역(30)에 제1 접촉부(31)를 통해 연결된다. 제1 금속 배선층(50)은 제2 접촉부(51)를 통해 제2 금속 배선층(52)과 연결되고, 제2 금속 배선층(52)은 제3 접촉부(53)를 통해 제3 금속 배선층(54)과 연결되며, 제3 금속 배선층(54)은 제4 접촉부(55)를 통해 제4 금속 배선층(56)과 연결되고, 제4 금속 배선층(56)은 제5 접촉부(57)를 통해 제5 금속 배선층(58)과 연결되며, 제5 금속 배선층(58)은 제6 접촉부(59)를 통해 제6 금속 배선층(60)과 연결된다. 여기서 접촉부(31, 51, 53, 55, 57, 59)는 상하부의 금속 배선층을 연결하는 비아홀로서 그 내부가 금속으로 채워져 있다. 도 2의 검사 패턴은 집적회로 소자를 제조하는 공정 조건과 동일한 조건을 통해 제조함으로써 공정상의 문제를 정확하게 검사할 수 있어야 한다.

캘빈 저항을 측정하기 위해서 예컨대 4개의 패드를 사용하는 경우 각각의 금속 패턴층에 대한 패드는 최상층(72) 즉, 금속 패턴층(60)이 형성되어 있는 층에 형성한다. 각각의 패턴층에 대해 2개의 패드가 형성되어 있는데, 게이트 또는 기판 활성 영역(30)은 기판 패드(70a, 70b)에 연결되고 제1 금속 배선층(50)은 제1 패드(70c, 70d)에 연결되며, 제2 금속 배선층(52)은 제2 패드(70e, 70f)에, 제3 금속 배선층(54)은 제3 패드(70g, 70h)에, 제4 금속 배선층(56)은 제4 패드(70i, 70j)에, 제5 금속 배선층(58)은 제5 패드(70k, 70l)에, 제6 금속 배선층(60)은 제6 패드(70m, 70n)에 각각 연결되어 있다.

제1 접촉부(31)의 캘빈 저항을 측정하려면 게이트 및 기판 활성 영역(30)과 연결되어 있는 기판 패드(70a, 70b)와 제1 금속 패턴층(50)과 연결되어 있는 제1 패드(70c, 70d)에 측정 탐침을 연결하고, 제2 접촉부(51)의 캘빈 저항을 측정하려면 제1 금속 패턴층(50)과 연결되어 있는 제1 패드(70c, 70d)와 제2 금속 패턴층(52)과 연결되는 있는 제2 패드(70e, 70f)에 측정 탐침을 연결한다. 이와 마찬가지로, 제3 접촉부(53)의 캘빈 저항을 측정하려면 제2 금속 패턴층(52)과 연결되어 있는 제2 패드(70e, 70f)와 제3 금속 패턴층(54)과 연결되는 있는 제3 패드(70g, 70h)에 측정 탐침을 연결하고, 제4 접촉부(55)의 캘빈 저항을 측정하려면 제3 금속 패턴층(54)과 연결되어 있는 제3 패드(70g, 70h)와 제4 금속 패턴층(56)과 연결되는 있는 제4 패드(70i, 70j)에 측정 탐침을 연결하며, 제5 접촉부(57)의 캘빈 저항을 측정하려면 제4 금속 패턴층(56)과 연결되어 있는 제4 패드(70i, 70j)와 제5 금속 패턴층(58)과 연결되는 있는 제5 패드(70k, 70l)에 측정 탐침을 연결하고, 제6 접촉부(59)의 캘빈 저항을 측정하려면 제5 금속 패턴층(58)과 연결되어 있는 제5 패드(70k, 70l)와 제6 금속 패턴층(60)과 연결되는 있는 제6 패드(70m, 70n)에 측 정 탐침을 연결한다.

캘빈 저항 측정은 예컨대, 접촉부(51, 53, 55, 57, 59)를 통해 흐르는 상하부 금속 배선층(30, 50 / 50, 52 / 52, 54 / 54, 56 / 56, 58 / 58, 60)의 전류밀도가 일정하다고 가정하고 아래의 식으로 구할 수 있다.

접촉 저항 = dv_contact/dI = ρ_c/A

여기서, ρ_c는 접촉부의 비저항(resistivity)이고, A는 접촉부의 단면적이다.

도 2를 참조로 설명한 것처럼 본 발명에서는 금속 패턴층을 적층 구조로 하고 각 층마다 캘빈 저항 검사 패턴을 만들기 때문에 6개의 금속 패턴층에 대해 12개의 단자를 이용하여 각 층마다의 접촉 저항을 구할 수 있다. 즉, 종래 방법은 각각의 캘빈 저항 검사 패턴이 서로 독립되어 있는 형태이지만 본 발명은 검사 패턴을 적층 구조로 묶어 검사 패턴이 차지하는 면적을 크게 줄일 수 있다.

또한, 도 2에서 보는 것처럼 접촉부(31, 51~59)를 서로 어긋나게 배치함으로써 접촉부를 형성할 때 야기될 수 있는 스트레스를 최소로 할 수 있고, 금속 패턴층이 모두 연결된 적층 구조로 되어 있기 때문에 최저층에서부터 최고층까지의 캘빈 저항을 측정하는 것도 가능하며, 처리 성능(throughput)을 높일 수 있다.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.

본 발명에 따르면 다수의 금속 배선층이 사용되는 집적회로 소자의 순수한 접촉 저항을 작은 면적으로 측정할 수 있다.

또한, 캘빈 저항을 측정하기 위한 검사 패턴을 최소의 면적으로 형성할 수 있고, 처리 성능 향상, 접촉부의 스트레스를 줄일 수 있다.

Claims

제1 금속 패턴층으로 된 최하층과,

제2 금속 패턴층으로 된 최상층과,

상기 최하층 아래에 구비된 제2 접촉부를 포함하고,

상기 제1 금속 패턴층과 제2 금속 패턴층은 적층 구조로 구비되어, 상기 제1 금속 패턴층과 제2 금속 패턴층은 제1 접촉부에 의해 서로 연결되고,

상기 제2 접촉부를 통해 제1 금속 패턴층과 연결되는 게이트 또는 기판 활성 영역이 형성되며,

제1 금속 패턴층의 패드와 제2 금속 패턴층의 패드는 상기 최상층과 동일한 높이에 형성되며,

상기 게이트 또는 기판 활성 영역에 연결되는 패드가 상기 최상층과 동일한 높이에 형성되는 것을 특징으로 하는 검사 패턴.
삭제
제1항에서,

상기 제1 금속 패턴층과 제2 금속 패턴층 사이에는 제3 금속 패턴층이 포함되고, 상기 제1 접촉부는 제1 금속 패턴층과 제3 금속 패턴층을 연결하는 제3 접촉부와 제2 금속 패턴층과 제3 금속 패턴층을 연결하는 제4 접촉부를 포함하며,

상기 제3 접촉부와 제4 접촉부는 서로 어긋나게 배치되어 있는 것을 특징으로 하는 검사 패턴.
복수의 금속 배선층으로 된 집적회로 소자를 구비하기 위한 반도체 장치로서,

제1 금속 패턴층으로 된 최하층과,

상기 제1 금속 패턴층과 연결되는 게이트 또는 기판 활성 영역과,

제2 금속 패턴층으로 된 최상층을 포함하며,

상기 제1 금속 패턴층과 상기 제2 금속 패턴층 사이에는 다수의 금속 패턴층이 적층 구조로 구비되고, 상기 제1 금속 패턴층과 제2 금속 패턴층 사이에 구비된 상기 다수의 금속 패턴층은 다수의 접촉부 각각에 의해 서로 연결되며,

상기 제1 금속 패턴층에 연결된 패드, 상기 제2 금속 패턴층에 연결된 패드, 상기 다수의 금속 패턴층 각각에 연결된 패드, 및 상기 게이트 또는 기판 활성 영역에 연결된 패드는 상기 최상층과 동일한 높이에 형성되는 검사 패턴을 포함하는 반도체 장치.
제4항에서,

상기 검사 패턴의 금속 패턴층 각각은 집적회로 소자의 금속 배선층 각각의 제조 공정과 동일한 공정 조건으로 형성되는 것을 특징으로 하는 반도체 장치.