JP2718380B2 - 半導体装置の電気特性検査パターン及び検査方法 - Google Patents
半導体装置の電気特性検査パターン及び検査方法Info
- Publication number
- JP2718380B2 JP2718380B2 JP6279835A JP27983594A JP2718380B2 JP 2718380 B2 JP2718380 B2 JP 2718380B2 JP 6279835 A JP6279835 A JP 6279835A JP 27983594 A JP27983594 A JP 27983594A JP 2718380 B2 JP2718380 B2 JP 2718380B2
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- contact
- resistance
- depth
- metal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2648—Characterising semiconductor materials
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Measurement Of Resistance Or Impedance (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の電気特性
検査パターンおよび検査方法に関し、特にコンタクト抵
抗の電気特性検査パターンおよび検査方法に関する。
検査パターンおよび検査方法に関し、特にコンタクト抵
抗の電気特性検査パターンおよび検査方法に関する。
【０００２】
【従来の技術】近年、半導体技術の進展に伴い半導体装
置のコンタクト寸法は微細化してきており、また、十分
な加工性を得るため層間絶縁膜は十分に平坦化されるよ
うになってきた。したがって、下層の構造物（配線等）
の間にコンタクトホールを形成する際、従来は下層構造
物間上に形成された層間絶縁膜は窪んだ表面形状とな
り、コンタクト深さは窪んでいる分だけ浅くなったが、
十分な平坦化が施されるようになると窪みがなくなり、
コンタクトホールは深くなる。このことは、微細化によ
るコンタクト寸法の微細化と相まって、コンタクトのア
スペクト比が急激に増加することを示している。
置のコンタクト寸法は微細化してきており、また、十分
な加工性を得るため層間絶縁膜は十分に平坦化されるよ
うになってきた。したがって、下層の構造物（配線等）
の間にコンタクトホールを形成する際、従来は下層構造
物間上に形成された層間絶縁膜は窪んだ表面形状とな
り、コンタクト深さは窪んでいる分だけ浅くなったが、
十分な平坦化が施されるようになると窪みがなくなり、
コンタクトホールは深くなる。このことは、微細化によ
るコンタクト寸法の微細化と相まって、コンタクトのア
スペクト比が急激に増加することを示している。
【０００３】このようなアスペクト比の大きなコンタク
トでは配線の断線を防止するため、配線を形成する前
に、あらかじめコンタクトを導電性材料で埋め込んでお
くプラグ構造のコンタクトが通常用いられる。このよう
なプラグ構造のコンタクトでは一般的なコンタクト抵抗
の測定方法によると、プラグ抵抗とコンタクト抵抗（接
触抵抗）の和が求まり、それぞれを分離測定することが
できない。したがって、例えば、コンタクト抵抗が高抵
抗化してしまう不良が発生した場合、プラグ抵抗が高抵
抗化したことによるのか、接触抵抗が高抵抗化したこと
によるのか原因が不明になってしまう。よって、プラグ
構造のコンタクトではプラグ抵抗とコンタクト抵抗（接
触抵抗）の分離測定を行う必要がある。
トでは配線の断線を防止するため、配線を形成する前
に、あらかじめコンタクトを導電性材料で埋め込んでお
くプラグ構造のコンタクトが通常用いられる。このよう
なプラグ構造のコンタクトでは一般的なコンタクト抵抗
の測定方法によると、プラグ抵抗とコンタクト抵抗（接
触抵抗）の和が求まり、それぞれを分離測定することが
できない。したがって、例えば、コンタクト抵抗が高抵
抗化してしまう不良が発生した場合、プラグ抵抗が高抵
抗化したことによるのか、接触抵抗が高抵抗化したこと
によるのか原因が不明になってしまう。よって、プラグ
構造のコンタクトではプラグ抵抗とコンタクト抵抗（接
触抵抗）の分離測定を行う必要がある。
【０００４】このような抵抗成分の分離測定を行うチェ
ックパターンとして、特開平５−１２９３９０に記載さ
れているパターンが知られている。このチェックパター
ンは図４に示すように、半導体領域をコンタクトホー
ル、金属配線を介して複数直列に接続したパターンを２
種類設け、２種類のパターンで半導体領域の寸法を異な
らせたものである。即ち、図４に示すように、電極パッ
ド（１８）および電極パッド（１９）が、Ｎ型配線層
（１７）、コンタクトホール（１６）を介して接続され
ており、また、電極パッド（１９）および電極パッド
（２０）も同様に接続されており、複数直列に接続した
パターンを２種類設けられている。
ックパターンとして、特開平５−１２９３９０に記載さ
れているパターンが知られている。このチェックパター
ンは図４に示すように、半導体領域をコンタクトホー
ル、金属配線を介して複数直列に接続したパターンを２
種類設け、２種類のパターンで半導体領域の寸法を異な
らせたものである。即ち、図４に示すように、電極パッ
ド（１８）および電極パッド（１９）が、Ｎ型配線層
（１７）、コンタクトホール（１６）を介して接続され
ており、また、電極パッド（１９）および電極パッド
（２０）も同様に接続されており、複数直列に接続した
パターンを２種類設けられている。
【０００５】この従来技術では、正確なコンタクト抵抗
を求めることを目的としており、前記２種類のパターン
で測定される抵抗値の差が半導体領域の寸法差によるも
のであることを利用して半導体領域の層抵抗を求め、コ
ンタクト抵抗の測定値から半導体領域の寄生抵抗を差し
引くことにより正確なコンタクト抵抗値を求めるもので
ある。しかしながら、この従来技術であっても、コンタ
クトがプラグ構造であった場合、求まるコンタクト抵抗
はプラグ抵抗と接触抵抗の和であり両者を分離すること
はできない。
を求めることを目的としており、前記２種類のパターン
で測定される抵抗値の差が半導体領域の寸法差によるも
のであることを利用して半導体領域の層抵抗を求め、コ
ンタクト抵抗の測定値から半導体領域の寄生抵抗を差し
引くことにより正確なコンタクト抵抗値を求めるもので
ある。しかしながら、この従来技術であっても、コンタ
クトがプラグ構造であった場合、求まるコンタクト抵抗
はプラグ抵抗と接触抵抗の和であり両者を分離すること
はできない。
【０００６】そこで、プラグ抵抗と接触抵抗を分離測定
するために、前記従来技術は半導体領域の寸法を異なら
せて抵抗成分の分離測定を行うものであるが、半導体領
域（平面抵抗）を深さの異なるプラグ抵抗で置き換え
た、図５に示すようなプラグ抵抗とコンタクト抵抗の分
離測定パターンが考えられている。即ち、図５に示すよ
うに、電極パッド（１８）および電極パッド（１９）
が、Ｎ型配線層（１７）、コンタクトホール（１６）を
介して接続されており、また、電極パッド（１９）およ
び電極パッド（２０）も同様に接続されており、複数直
列に接続したパターンを２種類設けられている。
するために、前記従来技術は半導体領域の寸法を異なら
せて抵抗成分の分離測定を行うものであるが、半導体領
域（平面抵抗）を深さの異なるプラグ抵抗で置き換え
た、図５に示すようなプラグ抵抗とコンタクト抵抗の分
離測定パターンが考えられている。即ち、図５に示すよ
うに、電極パッド（１８）および電極パッド（１９）
が、Ｎ型配線層（１７）、コンタクトホール（１６）を
介して接続されており、また、電極パッド（１９）およ
び電極パッド（２０）も同様に接続されており、複数直
列に接続したパターンを２種類設けられている。
【０００７】そして、図５のＡ−Ａ´の断面は、第１の
深さのコンタクトホールで、コンタクトホール（１
６）、Ｎ型半導体領域（１７）、金属配線層（２１）、
シリコン酸化膜（２２）が示されている。またＢ−Ｂ´
の断面は、第２の深さのコンタクトホールで、コンタク
トホール（１６）、Ｎ型半導体領域（１７）、金属配線
層（２１）、シリコン酸化膜（２２）が示されている。
このように、半導体領域（平面抵抗）を深さの異なるプ
ラグ抵抗で置き換えた、プラグ抵抗とコンタクト抵抗の
分離測定パターンが考えられている。図５において、被
測定コンタクト間は１００μｍ以上離れているのが通常
である。
深さのコンタクトホールで、コンタクトホール（１
６）、Ｎ型半導体領域（１７）、金属配線層（２１）、
シリコン酸化膜（２２）が示されている。またＢ−Ｂ´
の断面は、第２の深さのコンタクトホールで、コンタク
トホール（１６）、Ｎ型半導体領域（１７）、金属配線
層（２１）、シリコン酸化膜（２２）が示されている。
このように、半導体領域（平面抵抗）を深さの異なるプ
ラグ抵抗で置き換えた、プラグ抵抗とコンタクト抵抗の
分離測定パターンが考えられている。図５において、被
測定コンタクト間は１００μｍ以上離れているのが通常
である。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
従来技術は以下に示すような問題点があった。前述の分
離測定パターンでは電極パッドは抵抗測定時にプローブ
を接触させて測定できるように一辺が１００μｍ程度の
大きさとなっている。その結果、前述の分離測定パター
ンでは深さの異なる被測定コンタクトがウェハー面内で
１００μｍ以上離れた位置に形成されるため、ウェハー
の面内均一性に起因する測定誤差が発生してしまう。
従来技術は以下に示すような問題点があった。前述の分
離測定パターンでは電極パッドは抵抗測定時にプローブ
を接触させて測定できるように一辺が１００μｍ程度の
大きさとなっている。その結果、前述の分離測定パター
ンでは深さの異なる被測定コンタクトがウェハー面内で
１００μｍ以上離れた位置に形成されるため、ウェハー
の面内均一性に起因する測定誤差が発生してしまう。
【０００９】また、従来の技術により測定される抵抗に
はプラグ抵抗、コンタクト抵抗以外に金属配線層の抵
抗、測定装置の内部抵抗等の寄生抵抗を含んでおり、測
定精度に悪影響を及ぼしていた。本発明の目的は、前記
問題点を解決し、十分な精度でコンタクト抵抗を計測で
きる半導体装置の検査パターンおよび検査方法を提供す
ることにある。
はプラグ抵抗、コンタクト抵抗以外に金属配線層の抵
抗、測定装置の内部抵抗等の寄生抵抗を含んでおり、測
定精度に悪影響を及ぼしていた。本発明の目的は、前記
問題点を解決し、十分な精度でコンタクト抵抗を計測で
きる半導体装置の検査パターンおよび検査方法を提供す
ることにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明のチェックパターンの構成は、第１の導電領
域には第１の深さを有する第１のコンタクトホールと第
２の深さを有する第３のコンタクトホールを設け、また
第２の導電領域には第２の深さを有する第２のコンタク
トホールと第１の深さを有する第４のコンタクトホール
を設けており、第１の導電領域が、第１の深さを有する
第１のコンタクトホール、第１の金属配線、第２の深さ
を有する第２のコンタクトホールを介して第２の導電領
域に接続されており、かつ、第１の導電領域が、第２の
深さを有する第３のコンタクトホール、第２の金属配
線、第１の深さを有する第４のコンタクトホールを介し
て第２の導電領域に接続されていることを特徴とするも
のである。
め、本発明のチェックパターンの構成は、第１の導電領
域には第１の深さを有する第１のコンタクトホールと第
２の深さを有する第３のコンタクトホールを設け、また
第２の導電領域には第２の深さを有する第２のコンタク
トホールと第１の深さを有する第４のコンタクトホール
を設けており、第１の導電領域が、第１の深さを有する
第１のコンタクトホール、第１の金属配線、第２の深さ
を有する第２のコンタクトホールを介して第２の導電領
域に接続されており、かつ、第１の導電領域が、第２の
深さを有する第３のコンタクトホール、第２の金属配
線、第１の深さを有する第４のコンタクトホールを介し
て第２の導電領域に接続されていることを特徴とするも
のである。
【００１１】さらに、本発明の半導体装置の電気特性検
査方法は、第１の導電領域と第２の導電領域との間に電
圧を印加し、第１の金属配線と第２の金属配線とを短絡
した時および開放した時のそれぞれの回路電流を測定す
ることによりコンタクト抵抗を求めることを特徴とする
ものである。また、本発明の半導体装置の電気特性検査
方法は、第１の金属配線と第２の金属配線との間に電圧
を印加し、第１の導電領域と第２の導電領域とを短絡し
た時および開放した時のそれぞれの回路電流を測定する
ことによりコンタクト抵抗を求めることを特徴とするも
のである。
査方法は、第１の導電領域と第２の導電領域との間に電
圧を印加し、第１の金属配線と第２の金属配線とを短絡
した時および開放した時のそれぞれの回路電流を測定す
ることによりコンタクト抵抗を求めることを特徴とする
ものである。また、本発明の半導体装置の電気特性検査
方法は、第１の金属配線と第２の金属配線との間に電圧
を印加し、第１の導電領域と第２の導電領域とを短絡し
た時および開放した時のそれぞれの回路電流を測定する
ことによりコンタクト抵抗を求めることを特徴とするも
のである。
【００１２】
【作用】本発明においては、Ｎ型半導体領域、深さの異
なる２対のプラグコンタクト、金属配線層により対称な
構成のチェックパターンを形成することにより、寄生抵
抗による影響を対称性によりキャンセルしプラグ抵抗の
差分のみを求めるもので、ウェハーの面内均一性に起因
する測定誤差を回避でき、また、寄生抵抗による測定精
度への悪影響がなく十分な精度でコンタクト抵抗とプラ
グ抵抗の分離測定を行うことができるものである。
なる２対のプラグコンタクト、金属配線層により対称な
構成のチェックパターンを形成することにより、寄生抵
抗による影響を対称性によりキャンセルしプラグ抵抗の
差分のみを求めるもので、ウェハーの面内均一性に起因
する測定誤差を回避でき、また、寄生抵抗による測定精
度への悪影響がなく十分な精度でコンタクト抵抗とプラ
グ抵抗の分離測定を行うことができるものである。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。 ［実施例１］本発明の第１の実施例について、図１、図
２に示す。図１は、半導体装置の電気特性検査パターン
を示す平面図であり、図２（ａ）は図１のＡ−Ａ´の断
面図、（ｂ）はＢ−Ｂ´の断面図である。
説明する。 ［実施例１］本発明の第１の実施例について、図１、図
２に示す。図１は、半導体装置の電気特性検査パターン
を示す平面図であり、図２（ａ）は図１のＡ−Ａ´の断
面図、（ｂ）はＢ−Ｂ´の断面図である。
【００１４】まず、本発明の第１の実施例について、そ
の全体を図１で示す。第１の導電領域（４１）には、第
１の深さを有する第１のコンタクトホール（３１）と第
２の深さを有する第３のコンタクトホール（３３）を設
け、また第２の導電領域（４２）には、第２の深さを有
する第２のコンタクトホール（３２）と第１の深さを有
する第４のコンタクトホール（３４）を設けており、第
１の導電領域（４１）が、第１の深さを有する第１のコ
ンタクトホール（３１）、第１の金属配線（５１）、第
２の深さを有する第２のコンタクトホール（３２）を介
して第２の導電領域（４２）に接続されており、かつ、
第１の導電領域（４１）が、第２の深さを有する第３の
コンタクトホール（３３）、第２の金属配線（５２）、
第１の深さを有する第４のコンタクトホール（３４）を
介して第２の導電領域（４２）に接続されているもので
ある。
の全体を図１で示す。第１の導電領域（４１）には、第
１の深さを有する第１のコンタクトホール（３１）と第
２の深さを有する第３のコンタクトホール（３３）を設
け、また第２の導電領域（４２）には、第２の深さを有
する第２のコンタクトホール（３２）と第１の深さを有
する第４のコンタクトホール（３４）を設けており、第
１の導電領域（４１）が、第１の深さを有する第１のコ
ンタクトホール（３１）、第１の金属配線（５１）、第
２の深さを有する第２のコンタクトホール（３２）を介
して第２の導電領域（４２）に接続されており、かつ、
第１の導電領域（４１）が、第２の深さを有する第３の
コンタクトホール（３３）、第２の金属配線（５２）、
第１の深さを有する第４のコンタクトホール（３４）を
介して第２の導電領域（４２）に接続されているもので
ある。
【００１５】その詳細は、図１に示すように、電極パッ
ド（７）および電極パッド（９）が、コンタクトホール
を介してＮ型半導体領域に接続されている。即ち、電極
パッド（７）はコンタクトホール（３５）を介してＮ型
半導体領域（４１）に接続されており、また、Ｎ型半導
体領域（４１）上には前記コンタクトホール（３５）以
外に、第１の深さを有する第１のコンタクトホール（３
１）と第２の深さを有する第３のコンタクトホール（３
３）が存在している。また電極パッド（９）はコンタク
トホール（３５）を介してＮ型半導体領域（４２）に接
続されており、そしてＮ型半導体領域（４２）上には前
記コンタクトホール（３５）以外に第２の深さを有する
第２のコンタクトホール（３２）と第１の深さを有する
第４のコンタクトホール（３４）の２つのコンタクトホ
ールが存在している。
ド（７）および電極パッド（９）が、コンタクトホール
を介してＮ型半導体領域に接続されている。即ち、電極
パッド（７）はコンタクトホール（３５）を介してＮ型
半導体領域（４１）に接続されており、また、Ｎ型半導
体領域（４１）上には前記コンタクトホール（３５）以
外に、第１の深さを有する第１のコンタクトホール（３
１）と第２の深さを有する第３のコンタクトホール（３
３）が存在している。また電極パッド（９）はコンタク
トホール（３５）を介してＮ型半導体領域（４２）に接
続されており、そしてＮ型半導体領域（４２）上には前
記コンタクトホール（３５）以外に第２の深さを有する
第２のコンタクトホール（３２）と第１の深さを有する
第４のコンタクトホール（３４）の２つのコンタクトホ
ールが存在している。
【００１６】Ｎ型半導体領域（４１）上のコンタクトホ
ール（３１）と、Ｎ型半導体領域（４２）上のコンタク
トホール（３２）が金属配線層（５１）により接続され
ており、またＮ型半導体領域（４１）上のコンタクトホ
ール（３３）と、Ｎ型半導体領域（４２）上のコンタク
トホール（３４）が金属配線（５２）により接続されて
いる。さらに、この金属配線層（５１）より引き出され
た配線は、電極パッド（６）接続され、また金属配線層
（５２）より引き出された配線は、電極パッド（８）に
接続されている。
ール（３１）と、Ｎ型半導体領域（４２）上のコンタク
トホール（３２）が金属配線層（５１）により接続され
ており、またＮ型半導体領域（４１）上のコンタクトホ
ール（３３）と、Ｎ型半導体領域（４２）上のコンタク
トホール（３４）が金属配線（５２）により接続されて
いる。さらに、この金属配線層（５１）より引き出され
た配線は、電極パッド（６）接続され、また金属配線層
（５２）より引き出された配線は、電極パッド（８）に
接続されている。
【００１７】これについて、図２（ａ）（ｂ）に示され
た、Ａ−Ａ´の断面図、およびＢ−Ｂ´の断面図で説明
する。まず、図２（ａ）のＡ−Ａ´の断面に示すよう
に、Ｎ型半導体領域（４２）上には、２つのコンタクト
ホール（３２）とコンタクトホール（３４）が存在して
いる。そして、コンタクトホール（３２）に金属配線層
（５１）、またコンタクトホール（３４）にも金属配線
層（５２）が設けられている。また、シリコン酸化膜
（１０）（１１）が図示されている。
た、Ａ−Ａ´の断面図、およびＢ−Ｂ´の断面図で説明
する。まず、図２（ａ）のＡ−Ａ´の断面に示すよう
に、Ｎ型半導体領域（４２）上には、２つのコンタクト
ホール（３２）とコンタクトホール（３４）が存在して
いる。そして、コンタクトホール（３２）に金属配線層
（５１）、またコンタクトホール（３４）にも金属配線
層（５２）が設けられている。また、シリコン酸化膜
（１０）（１１）が図示されている。
【００１８】図２（ｂ）のＢ−Ｂ´の断面には、Ｎ型半
導体領域（４１）上にコンタクトホール（３３）とコン
タクトホール（３５）が設けられ、Ｎ型半導体領域（４
２）上にコンタクトホール（３４）とコンタクトホール
（３５）が設けられている。Ｎ型半導体領域（４１）上
のコンタクトホール（３３）と、Ｎ型半導体領域（４
２）上のコンタクトホール（３４）が金属配線（５２）
により接続されている。また、Ｎ型半導体領域（４１）
（４２）はコンタクトホール（３５）、金属配線を介し
て電極パッドに接続されており、Ｎ型半導体領域（４
２）もコンタクトホール（３５）、金属配線を介して電
極パッドに接続されている。
導体領域（４１）上にコンタクトホール（３３）とコン
タクトホール（３５）が設けられ、Ｎ型半導体領域（４
２）上にコンタクトホール（３４）とコンタクトホール
（３５）が設けられている。Ｎ型半導体領域（４１）上
のコンタクトホール（３３）と、Ｎ型半導体領域（４
２）上のコンタクトホール（３４）が金属配線（５２）
により接続されている。また、Ｎ型半導体領域（４１）
（４２）はコンタクトホール（３５）、金属配線を介し
て電極パッドに接続されており、Ｎ型半導体領域（４
２）もコンタクトホール（３５）、金属配線を介して電
極パッドに接続されている。
【００１９】次に、コンタクトホールについて説明す
る。図２（ａ）のＡ−Ａ´の断面に示すように、Ｎ型半
導体領域（４２）上のコンタクトホール（３２）とコン
タクトホール（３４）は、開口寸法は同一であり、コン
タクト内は導電材料により埋め込まれたプラグ構造とな
っている。コンタクト深さは、異なつており、この実施
例では、コンタクトホール（３４）がコンタクトホール
（３２）の２倍となっている。即ち、第１の深さを有す
るコンタクトホールと、第２の深さを有するコンタクト
ホールは、コンタクト深さが異なつており、１つの導電
領域に存在しているものである。
る。図２（ａ）のＡ−Ａ´の断面に示すように、Ｎ型半
導体領域（４２）上のコンタクトホール（３２）とコン
タクトホール（３４）は、開口寸法は同一であり、コン
タクト内は導電材料により埋め込まれたプラグ構造とな
っている。コンタクト深さは、異なつており、この実施
例では、コンタクトホール（３４）がコンタクトホール
（３２）の２倍となっている。即ち、第１の深さを有す
るコンタクトホールと、第２の深さを有するコンタクト
ホールは、コンタクト深さが異なつており、１つの導電
領域に存在しているものである。
【００２０】また、断面図は示されていないが、コンタ
クトホール（３１）とコンタクトホール（３３）も、同
様に開口寸法は同一であり、コンタクト内は導電材料に
より埋め込まれたプラグ構造となっており、コンタクト
深さはコンタクトホール（３１）がコンタクトホール
（３３）の２倍となっている。また、具体的には、例え
ば、コンタクトホール（３１）とコンタクトホール（３
３）は、お互いにすべて５μｍ以内の距離に形成されて
いる。そして、パターン中に形成される被測定コンタク
トホールをお互いに接近した位置に形成するために中央
部に形成されており、電極パッドは周辺に形成されてい
る。
クトホール（３１）とコンタクトホール（３３）も、同
様に開口寸法は同一であり、コンタクト内は導電材料に
より埋め込まれたプラグ構造となっており、コンタクト
深さはコンタクトホール（３１）がコンタクトホール
（３３）の２倍となっている。また、具体的には、例え
ば、コンタクトホール（３１）とコンタクトホール（３
３）は、お互いにすべて５μｍ以内の距離に形成されて
いる。そして、パターン中に形成される被測定コンタク
トホールをお互いに接近した位置に形成するために中央
部に形成されており、電極パッドは周辺に形成されてい
る。
【００２１】図３（ａ）（ｂ）は、図１の検査パターン
の等価回路を示した図で、図３（ａ）は寄生抵抗を考慮
しない場合の等価回路であり、図３（ｂ）は寄生抵抗を
考慮した場合の等価回路である。まず、図３（ａ）の寄
生抵抗を考慮しない場合の等価回路について説明する。
第１の深さを有するコンタクトホール（図１では（３
１）（３４））によるコンタクト抵抗Ｒｃ１とプラグ抵
抗Ｒｐ１の和をＲ１（Ｒ１＝Ｒｃ１＋Ｒｐ１）。第２の
深さを有する第２のコンタクトホール（図１では（３
２）（３３））によるコンタクト抵抗Ｒｃ２とプラグ抵
抗Ｒｐ２の和をＲ２（Ｒ２＝Ｒｃ２＋Ｒｐ２）として示
されている。また、端子１（１２）は電極パッド
（６）、端子２（１３）は電極パッド（８）を示し、ま
た、端子３（１４）は電極パッド（７）、端子４（１
５）は電極パッド（９）を示す。
の等価回路を示した図で、図３（ａ）は寄生抵抗を考慮
しない場合の等価回路であり、図３（ｂ）は寄生抵抗を
考慮した場合の等価回路である。まず、図３（ａ）の寄
生抵抗を考慮しない場合の等価回路について説明する。
第１の深さを有するコンタクトホール（図１では（３
１）（３４））によるコンタクト抵抗Ｒｃ１とプラグ抵
抗Ｒｐ１の和をＲ１（Ｒ１＝Ｒｃ１＋Ｒｐ１）。第２の
深さを有する第２のコンタクトホール（図１では（３
２）（３３））によるコンタクト抵抗Ｒｃ２とプラグ抵
抗Ｒｐ２の和をＲ２（Ｒ２＝Ｒｃ２＋Ｒｐ２）として示
されている。また、端子１（１２）は電極パッド
（６）、端子２（１３）は電極パッド（８）を示し、ま
た、端子３（１４）は電極パッド（７）、端子４（１
５）は電極パッド（９）を示す。
【００２２】図３（ａ）において、端子１（１２）と端
子２（１３）に電圧Ｖを印加し、端子３（１４）、端子
４（１５）間を開放した状態で、端子１（１２）、端子
２（１３）間に流れる電流をＩＯとする。端子３（１
４）と端子４（１５）間を短絡した時に、端子３と端子
４間に流れる電流をＩ３４、端子１、端子２間に流れる
電流をＩＳとすると、［数１］が成立する。
子２（１３）に電圧Ｖを印加し、端子３（１４）、端子
４（１５）間を開放した状態で、端子１（１２）、端子
２（１３）間に流れる電流をＩＯとする。端子３（１
４）と端子４（１５）間を短絡した時に、端子３と端子
４間に流れる電流をＩ３４、端子１、端子２間に流れる
電流をＩＳとすると、［数１］が成立する。
【数１】
【００２３】また、Ｒｃ１とＲｃ２は、界面状態が同じ
なら等しいと考えられるので、この場合、Ｒｃ１＝Ｒ
ｃ２である。したがって、［数２］が成立する。
なら等しいと考えられるので、この場合、Ｒｃ１＝Ｒ
ｃ２である。したがって、［数２］が成立する。
【数２】
【００２４】また、一方、［数３］が成立する。
【数３】
【００２５】本実施例では、ρ１＝ρ２＝ρ，Ｓ１＝Ｓ
２＝Ｓ，ｄ１＝２ｄ２であるので、［数４］となる。
２＝Ｓ，ｄ１＝２ｄ２であるので、［数４］となる。
【数４】
【００２６】したがって、最終的に、［数５］となり、
Ｖ，Ｉ３４，Ｉｓ，Ｉｏよりプラグ抵抗Ｒｐ２を求める
ことができる。
Ｖ，Ｉ３４，Ｉｓ，Ｉｏよりプラグ抵抗Ｒｐ２を求める
ことができる。
【数５】
【００２７】Ｒ１とＲ２は、容易に求めることができる
ので、コンタクトＲｃは、［数６］または、［数７］よ
り求まる。
ので、コンタクトＲｃは、［数６］または、［数７］よ
り求まる。
【数６】
【数７】
【００２８】以上、上記では、拡散層抵抗、配線抵抗等
の寄生抵抗を考慮していないが、寄生抵抗を考慮した場
合の等価回路は図３（ｂ）となる。図３（ｂ）におい
て、ｒｐｘ（ｘ＝１〜３）が寄生抵抗である。この場合
は次式［数８］が成立する。
の寄生抵抗を考慮していないが、寄生抵抗を考慮した場
合の等価回路は図３（ｂ）となる。図３（ｂ）におい
て、ｒｐｘ（ｘ＝１〜３）が寄生抵抗である。この場合
は次式［数８］が成立する。
【数８】
【００２９】本実施例では、図１に示すように検査パタ
ーンは対称であるので、ｒｐ２＝ｒｐ３である。したが
って、最終的には［数９］が成立することになり、寄生
抵抗が存在しても測定結果に影響を及ぼすことはない。
ーンは対称であるので、ｒｐ２＝ｒｐ３である。したが
って、最終的には［数９］が成立することになり、寄生
抵抗が存在しても測定結果に影響を及ぼすことはない。
【数９】
【００３０】［実施例２］上記実施例１においては、図
３の端子１（１２）と端子２（１３）は電極パッド
（６）と電極パッド（８）を示し、端子３（１４）と端
子４（１５）は電極パッド（７）と電極パッド（９）を
示した。これは、端子１、端子２が電極パッド（７）、
電極パッド（９）、また、端子３、端子４が電極パッド
（６）、電極パッド（８）に該当すると考えてもまった
く同様である。
３の端子１（１２）と端子２（１３）は電極パッド
（６）と電極パッド（８）を示し、端子３（１４）と端
子４（１５）は電極パッド（７）と電極パッド（９）を
示した。これは、端子１、端子２が電極パッド（７）、
電極パッド（９）、また、端子３、端子４が電極パッド
（６）、電極パッド（８）に該当すると考えてもまった
く同様である。
【００３１】つまり、端子１（電極パッド（７））と端
子２（電極パッド（９））に電圧Ｖを印加し、端子３
（電極パッド（６））と端子４（電極パッド（８））を
開放した状態で、端子１、端子２間に流れる電流をＩｏ
とし、端子３、端子４間を短絡した時に端子３、端子４
間に流れる電流をＩ３４、端子１、端子２間に流れる電
流をＩｓとすると、上記実施例１と全く同様の［数１
０］が成立する。
子２（電極パッド（９））に電圧Ｖを印加し、端子３
（電極パッド（６））と端子４（電極パッド（８））を
開放した状態で、端子１、端子２間に流れる電流をＩｏ
とし、端子３、端子４間を短絡した時に端子３、端子４
間に流れる電流をＩ３４、端子１、端子２間に流れる電
流をＩｓとすると、上記実施例１と全く同様の［数１
０］が成立する。
【数１０】
【００３２】以下、上記実施例１と同様にしてプラグ抵
抗とコンタクト抵抗を分離して求めることができる。実
施例２においては、端子３、端子４が電極パッド
（６）、電極パッド（８）に該当する。これらの電極パ
ッドは金属配線層によって直接被測定コンタクトホー
ル、即ち、第１の深さを有するコンタクトホール、第２
の深さを有するコンタクトホールに接続されている。一
方、上記実施例１では、端子３、端子４は電極パッド
（７）、電極パッド（９）に該当し、被測定コンタクト
ホール、即ち、第１の深さを有するコンタクトホール、
第２の深さを有するコンタクトホールにはコンタクトホ
ール（３５）およびＮ型半導体領域（４１）（４２）を
介して接続されている。
抗とコンタクト抵抗を分離して求めることができる。実
施例２においては、端子３、端子４が電極パッド
（６）、電極パッド（８）に該当する。これらの電極パ
ッドは金属配線層によって直接被測定コンタクトホー
ル、即ち、第１の深さを有するコンタクトホール、第２
の深さを有するコンタクトホールに接続されている。一
方、上記実施例１では、端子３、端子４は電極パッド
（７）、電極パッド（９）に該当し、被測定コンタクト
ホール、即ち、第１の深さを有するコンタクトホール、
第２の深さを有するコンタクトホールにはコンタクトホ
ール（３５）およびＮ型半導体領域（４１）（４２）を
介して接続されている。
【００３３】これらの金属配線層の抵抗、コンタクトホ
ール（３５）のコンタクト抵抗およびＮ型半導体領域の
抵抗は、被測定コンタクトホールである第１の深さを有
するコンタクトホール（３１）（３４）および第２の深
さを有するコンタクトホール（３２）（３３）のコンタ
クト抵抗と直列に接続されたかたちとなり、寄生抵抗で
ある。
ール（３５）のコンタクト抵抗およびＮ型半導体領域の
抵抗は、被測定コンタクトホールである第１の深さを有
するコンタクトホール（３１）（３４）および第２の深
さを有するコンタクトホール（３２）（３３）のコンタ
クト抵抗と直列に接続されたかたちとなり、寄生抵抗で
ある。
【００３４】一般的に金属配線層の抵抗はコンタクト抵
抗、Ｎ型半導体領域の抵抗に比べてはるかに小さい。し
たがって、本実施例２は、上記実施例１と比較すると、
被測定コンタクトホール以外の寄生抵抗をはるかに小さ
くすることができる。この寄生抵抗は、端子３、端子４
を短絡してＩ３４およびＩｓを求める測定を行う際に、
端子３、端子４間に存在するのと等価であり、回路の対
称性によりキャンセルされることがないため、測定誤差
の原因となる。したがって、本実施例２では上記実施例
１に比べより高精度にコンタクト抵抗とプラグ抵抗の分
離測定を行うことができる。
抗、Ｎ型半導体領域の抵抗に比べてはるかに小さい。し
たがって、本実施例２は、上記実施例１と比較すると、
被測定コンタクトホール以外の寄生抵抗をはるかに小さ
くすることができる。この寄生抵抗は、端子３、端子４
を短絡してＩ３４およびＩｓを求める測定を行う際に、
端子３、端子４間に存在するのと等価であり、回路の対
称性によりキャンセルされることがないため、測定誤差
の原因となる。したがって、本実施例２では上記実施例
１に比べより高精度にコンタクト抵抗とプラグ抵抗の分
離測定を行うことができる。
【００３５】
【発明の効果】以上説明したように本発明によれば、従
来、お互いに１００μｍ以上離れていた被測定コンタク
トを５μｍ以内の位置に形成可能である。その結果、ウ
ェハーの面内均一性に起因する測定誤差を回避でき、ま
た、寄生抵抗による測定精度への悪影響がなく十分な精
度でコンタクト抵抗とプラグ抵抗の分離測定を行うこと
ができる。その結果、従来よりさらに高精度な素子を含
んだ半導体装置を容易に製造できるようになるという効
果を奏するものである。
来、お互いに１００μｍ以上離れていた被測定コンタク
トを５μｍ以内の位置に形成可能である。その結果、ウ
ェハーの面内均一性に起因する測定誤差を回避でき、ま
た、寄生抵抗による測定精度への悪影響がなく十分な精
度でコンタクト抵抗とプラグ抵抗の分離測定を行うこと
ができる。その結果、従来よりさらに高精度な素子を含
んだ半導体装置を容易に製造できるようになるという効
果を奏するものである。
【図１】 本発明の実施例で用いた電気特性検査パター
ンを示す平面図。
ンを示す平面図。
【図２】 本発明の実施例で用いた電気特性検査パター
ンを示す図で［図１］の断面図。
ンを示す図で［図１］の断面図。
【図３】 本発明の実施例で用いた検査パターンの等価
回路を示した図。
回路を示した図。
【図４】 従来の技術による抵抗成分の分離測定を行う
チェックパターンを示す平面図。
チェックパターンを示す平面図。
【図５】 従来の技術によるプラグ抵抗とコンタクト抵
抗の分離測定を行うチェックパターンを示す平面図。
抗の分離測定を行うチェックパターンを示す平面図。
３１．第１の深さを有する第１のコンタクトホール ３２．第２の深さを有する第２のコンタクトホール ３３．第２の深さを有する第３のコンタクトホール ３４．第１の深さを有する第４のコンタクトホール ４１．４２．Ｎ型半導体領域 ５１．第１の金属配線 ５２．第２の金属配線 ６．７．８．９．電極パッド １０．１１．シリコン酸化膜 １２．端子１ １３．端子２ １４．端子３ １５．端子４ １６．コンタクトホール １７．Ｎ型半導体領域 １８．１９．２０．電極パッド ２１．金属配線層 ２２．シリコン酸化膜
Claims (3)
- 【請求項１】 第１の導電領域には第１の深さを有する
第１のコンタクトホールと第２の深さを有する第３のコ
ンタクトホールを設け、また第２の導電領域には第２の
深さを有する第２のコンタクトホールと第１の深さを有
する第４のコンタクトホールを設けており、第１の導電
領域が、第１の深さを有する第１のコンタクトホール、
第１の金属配線、第２の深さを有する第２のコンタクト
ホールを介して第２の導電領域に接続されており、か
つ、第１の導電領域が、第２の深さを有する第３のコン
タクトホール、第２の金属配線、第１の深さを有する第
４のコンタクトホールを介して第２の導電領域に接続さ
れていることを特徴とする半導体装置の電気特性検査パ
ターン。 - 【請求項２】 請求項１に記載の半導体装置の電気特性
検査パターンにおいて、第１の導電領域と第２の導電領
域との間に電圧を印加し、第１の金属配線と第２の金属
配線とを短絡した時および開放した時のそれぞれの回路
電流を測定することによりコンタクト抵抗を求めること
を特徴とする半導体装置の電気特性検査方法。 - 【請求項３】 請求項１に記載の半導体装置の電気特性
検査パターンにおいて、第１の金属配線と第２の金属配
線との間に電圧を印加し、第１の導電領域と第２の導電
領域とを短絡した時および開放した時のそれぞれの回路
電流を測定することによりコンタクト抵抗を求めること
を特徴とする半導体装置の電気特性検査方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6279835A JP2718380B2 (ja) | 1994-10-19 | 1994-10-19 | 半導体装置の電気特性検査パターン及び検査方法 |
| US08/541,160 US5663651A (en) | 1994-10-19 | 1995-10-11 | Method of separately determining plug resistor and interfacial resistor and test pattern for the same |
| KR1019950035841A KR0180328B1 (ko) | 1994-10-19 | 1995-10-17 | 플러그 저항과 계면 저항을 분리하여 측정하는 방법과 그 테스트 패턴 |
| US08/724,350 US5640097A (en) | 1994-10-19 | 1996-10-01 | Test pattern for separately determining plug resistance and interfactial resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6279835A JP2718380B2 (ja) | 1994-10-19 | 1994-10-19 | 半導体装置の電気特性検査パターン及び検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08124987A JPH08124987A (ja) | 1996-05-17 |
| JP2718380B2 true JP2718380B2 (ja) | 1998-02-25 |
Family
ID=17616591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6279835A Expired - Fee Related JP2718380B2 (ja) | 1994-10-19 | 1994-10-19 | 半導体装置の電気特性検査パターン及び検査方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5663651A (ja) |
| JP (1) | JP2718380B2 (ja) |
| KR (1) | KR0180328B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2775832B1 (fr) * | 1998-03-05 | 2000-05-05 | St Microelectronics Sa | Systeme semiconducteur de test realise dans un chemin de decoupe d'une plaquette semiconductrice |
| US6323661B1 (en) * | 1999-05-03 | 2001-11-27 | General Electric Company | Measurement of printed circuit-to-conductive substrate contact resistance |
| JP2001144253A (ja) * | 1999-11-12 | 2001-05-25 | Nec Corp | 半導体装置のチェックパターン |
| KR100336792B1 (ko) * | 2000-05-25 | 2002-05-16 | 박종섭 | 실리사이드막 제조공정의 평가를 위한 시험 패턴의 구조 |
| KR100806808B1 (ko) * | 2000-10-17 | 2008-02-22 | 엘지.필립스 엘시디 주식회사 | 등저항 배선을 위한 액정표시장치 |
| KR100403319B1 (ko) * | 2001-12-20 | 2003-10-30 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 패턴 형성 방법 |
| JP3652671B2 (ja) * | 2002-05-24 | 2005-05-25 | 沖電気工業株式会社 | 測定用配線パターン及びその測定方法 |
| KR100555504B1 (ko) * | 2003-06-27 | 2006-03-03 | 삼성전자주식회사 | 결함 크기를 검출할 수 있는 반도체 소자의 테스트 구조및 이를 이용한 테스트 방법 |
| JP2009070877A (ja) * | 2007-09-11 | 2009-04-02 | Nec Electronics Corp | 半導体装置および半導体装置の評価方法 |
| CN101764124B (zh) * | 2008-12-25 | 2011-10-26 | 上海北京大学微电子研究院 | 互连电阻测量结构及方法 |
| CN102890195B (zh) * | 2011-07-20 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 测试与衬底同型的有源区上接触孔电阻的方法 |
| KR102090578B1 (ko) * | 2013-05-06 | 2020-03-19 | 삼성디스플레이 주식회사 | 전자 장치의 기판, 이를 포함하는 전자 장치 및 접속부의 저항 측정 방법 |
| KR102085973B1 (ko) * | 2013-06-18 | 2020-03-06 | 에스케이하이닉스 주식회사 | 반도체 장치의 테스트 회로 및 방법 |
| KR102442624B1 (ko) * | 2014-11-11 | 2022-09-13 | 삼성전자주식회사 | 반도체 디바이스 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6333665A (ja) * | 1986-07-28 | 1988-02-13 | Matsushita Electric Ind Co Ltd | コンタクト抵抗測定パタ−ン |
| JPH0482248A (ja) * | 1990-07-25 | 1992-03-16 | Sumitomo Electric Ind Ltd | 半導体装置の評価方法 |
| JPH0541440A (ja) * | 1991-02-08 | 1993-02-19 | Toshiba Corp | コンタクト・ホールの接触面積測定方法 |
| JPH04324951A (ja) * | 1991-04-25 | 1992-11-13 | Nec Corp | 半導体装置 |
| JP2665075B2 (ja) * | 1991-06-06 | 1997-10-22 | 日本電気アイシーマイコンシステム株式会社 | 集積回路チェックパターンおよびそのチェック方法 |
| JPH053237A (ja) * | 1991-06-25 | 1993-01-08 | Oki Electric Ind Co Ltd | スルーホール／上層配線の合わせずれ検知方法 |
| JPH05129390A (ja) * | 1991-10-31 | 1993-05-25 | Nec Kyushu Ltd | 半導体装置の電気的特性チエツクパターン |
| JP2551340B2 (ja) * | 1993-06-30 | 1996-11-06 | 日本電気株式会社 | コンタクト抵抗測定用半導体集積回路装置およびその測定方法 |
-
1994
- 1994-10-19 JP JP6279835A patent/JP2718380B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-11 US US08/541,160 patent/US5663651A/en not_active Expired - Fee Related
- 1995-10-17 KR KR1019950035841A patent/KR0180328B1/ko not_active IP Right Cessation
-
1996
- 1996-10-01 US US08/724,350 patent/US5640097A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5640097A (en) | 1997-06-17 |
| US5663651A (en) | 1997-09-02 |
| KR0180328B1 (ko) | 1999-04-15 |
| JPH08124987A (ja) | 1996-05-17 |
| KR960015835A (ko) | 1996-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2718380B2 (ja) | 半導体装置の電気特性検査パターン及び検査方法 | |
| US7904273B2 (en) | In-line depth measurement for thru silicon via | |
| US20070210306A1 (en) | Test pattern for measuring contact short at first metal level | |
| US6690187B2 (en) | Apparatus for testing reliability of interconnection in integrated circuit | |
| US6288453B1 (en) | Alignment of openings in semiconductor fabrication | |
| KR20040010267A (ko) | 다층 배선을 갖는 반도체 집적 회로 장치 | |
| CN100517687C (zh) | 半导体器件及其制造方法 | |
| US6897475B2 (en) | Test structure and related methods for evaluating stress-induced voiding | |
| JPH0927529A (ja) | 位置合わせ検出用半導体装置 | |
| JP2008218921A (ja) | 位置ずれ量の測定用パターンおよび測定方法、ならびに半導体装置 | |
| US8102053B2 (en) | Displacement detection pattern for detecting displacement between wiring and via plug, displacement detection method, and semiconductor device | |
| US6623996B2 (en) | Method of measuring contact alignment in a semiconductor device including an integrated circuit | |
| KR100295916B1 (ko) | 최소 영역 디자인 룰 측정을 위한 테스트 구조 및 그 방법 | |
| JP4300795B2 (ja) | 半導体装置及びその検査方法 | |
| JP3779307B2 (ja) | 抵抗不良評価装置、抵抗不良評価方法及び抵抗不良評価装置の製造方法 | |
| KR100638042B1 (ko) | 캘빈 저항 검사용 패턴 및 이 패턴이 형성된 반도체 장치 | |
| JP2000058611A (ja) | 半導体装置の評価方法 | |
| US20160351456A1 (en) | Test pattern structure for monitoring semiconductor fabrication process | |
| JPH0964122A (ja) | プローブカード、プローブカードの製造方法及びプローブカードを用いた半導体装置の製造方法 | |
| US8278765B2 (en) | Test-key for checking interconnect | |
| JP2825046B2 (ja) | 特性測定用素子 | |
| KR100871756B1 (ko) | 반도체 소자의 모니터링용 패턴 및 형성방법 | |
| JP2965723B2 (ja) | 評価パターン | |
| JPH07302824A (ja) | パターン層の位置測定方法並びにテストパターン層及びその形成方法 | |
| JPH0766263A (ja) | 多層金属配線の接触抵抗測定方法並びに半導体装置及び半導体ウェハ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |