JP2665075B2 - 集積回路チェックパターンおよびそのチェック方法 - Google Patents
集積回路チェックパターンおよびそのチェック方法Info
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- JP2665075B2 JP2665075B2 JP13457691A JP13457691A JP2665075B2 JP 2665075 B2 JP2665075 B2 JP 2665075B2 JP 13457691 A JP13457691 A JP 13457691A JP 13457691 A JP13457691 A JP 13457691A JP 2665075 B2 JP2665075 B2 JP 2665075B2
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- Japan
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Description
【０００１】
【産業上の利用分野】本発明は集積回路チェックパター
ンおよびそのチェック方法に関し、特に多層配線プロセ
スを用いた集積回路のチェックパターンに関する。
ンおよびそのチェック方法に関し、特に多層配線プロセ
スを用いた集積回路のチェックパターンに関する。
【０００２】
【従来の技術】集積回路のペレットチップには回路が製
造プロセス上の問題がなく良好に作られていることを確
認するために、抵抗やトランジスタなどのチェックパタ
ーンが作り込まれている。従来の集積回路チェックパタ
ーンは図３に示すように、ＩＣチップ６ａに形成された
チェック用抵抗１およびチェック用トランジスタ２の各
端子１ａ，２ａは下層配線層３に接続され、それぞれス
ルホール５を通しＳｉＮ層の上に形成された上層パッド
４ｂへ接続されている。
造プロセス上の問題がなく良好に作られていることを確
認するために、抵抗やトランジスタなどのチェックパタ
ーンが作り込まれている。従来の集積回路チェックパタ
ーンは図３に示すように、ＩＣチップ６ａに形成された
チェック用抵抗１およびチェック用トランジスタ２の各
端子１ａ，２ａは下層配線層３に接続され、それぞれス
ルホール５を通しＳｉＮ層の上に形成された上層パッド
４ｂへ接続されている。
【０００３】これらのチェック用素子１，２を有するチ
ェックパターンをチェックするのは、図４に示すように
まずＩＣチップ６ａの素子領域の上に（イ）下層配線層
３を形成し、次に（ハ）ＳｉＮ層で表面を覆い、（ニ）
上・下層接続用のスルホール５を形成し、（ホ）ＳｉＮ
層の表面とスルホール５の上に上層配線を形成した後、
（ト）上層パッド４ｂをＩＣチェッカのプローブに接続
していた。
ェックパターンをチェックするのは、図４に示すように
まずＩＣチップ６ａの素子領域の上に（イ）下層配線層
３を形成し、次に（ハ）ＳｉＮ層で表面を覆い、（ニ）
上・下層接続用のスルホール５を形成し、（ホ）ＳｉＮ
層の表面とスルホール５の上に上層配線を形成した後、
（ト）上層パッド４ｂをＩＣチェッカのプローブに接続
していた。
【０００４】
【発明が解決しようとする課題】この従来の集積回路チ
ェックパターンでは、抵抗素子やトランジスタなどの異
なるチェック用サンプルの各端子に対応してＩＣチップ
上にそれぞれパッド領域を設けるために、チェックパタ
ーンの面積は大きくなりペレットサイズを大きくしてい
た。
ェックパターンでは、抵抗素子やトランジスタなどの異
なるチェック用サンプルの各端子に対応してＩＣチップ
上にそれぞれパッド領域を設けるために、チェックパタ
ーンの面積は大きくなりペレットサイズを大きくしてい
た。
【０００５】また、従来は集積回路製造プロセスの最終
工程が終了した後にチェックパターンを測定しウェーハ
の良否を判断していたため、製造プロセスの途中に造り
込まれた不具合が早期に検出できないという問題があっ
た。
工程が終了した後にチェックパターンを測定しウェーハ
の良否を判断していたため、製造プロセスの途中に造り
込まれた不具合が早期に検出できないという問題があっ
た。
【０００６】本発明の目的は、ペレットサイズが小さく
かつ製造工程の早期チェックのできる集積回路チェック
パターンおよびそのチェック方法を提供することにあ
る。
かつ製造工程の早期チェックのできる集積回路チェック
パターンおよびそのチェック方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の集積回路チェッ
クパターンは、半導体集積回路内に形成された一方のチ
ェック用サンプルの端子に下層配線を介して接続される
下層パッドと、該下層パッドを含む表面を覆う絶縁層を
介して表面に形成されかつ他方のチェック用サンプルの
端子に前記絶縁層に形成されたスルーホールを介して接
続する上層配線および前記下層パッドに前記絶縁層を介
して重なる上層パッドを有する上層配線層とを含んで構
成されている。
クパターンは、半導体集積回路内に形成された一方のチ
ェック用サンプルの端子に下層配線を介して接続される
下層パッドと、該下層パッドを含む表面を覆う絶縁層を
介して表面に形成されかつ他方のチェック用サンプルの
端子に前記絶縁層に形成されたスルーホールを介して接
続する上層配線および前記下層パッドに前記絶縁層を介
して重なる上層パッドを有する上層配線層とを含んで構
成されている。
【０００８】また本発明の集積回路チェックパターンの
チェック方法は、半導体集積回路内に複数のチェック用
サンプルを形成する工程と、前記基板表面に前記チェッ
ク用サンプルの一方に接続する下層パッドを含む下層配
線層を形成する工程と、前記下層パッドを介して前記一
方のチェック用サンプルを測定する工程と、表面を絶縁
層を覆った後スルーホールを介して前記チェック用サン
プルの他方に接続する上層配線および前記下層パッドの
上に前記絶縁層を介して重なる上層パッドを含んで構成
されている。
チェック方法は、半導体集積回路内に複数のチェック用
サンプルを形成する工程と、前記基板表面に前記チェッ
ク用サンプルの一方に接続する下層パッドを含む下層配
線層を形成する工程と、前記下層パッドを介して前記一
方のチェック用サンプルを測定する工程と、表面を絶縁
層を覆った後スルーホールを介して前記チェック用サン
プルの他方に接続する上層配線および前記下層パッドの
上に前記絶縁層を介して重なる上層パッドを含んで構成
されている。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ），（ｂ）は本発明の一実施例のそれぞれ
平面模式図およびＡ−Ａ線断面図である。ＩＣチップ６
はシリコン基板１１の表面に形成されたエピタキシャル
層１０中にチェック用抵抗１およびチェック用トランジ
スタ２を有しその表面がＳｉＯ２層９とＰＳＧ層１０に
覆われている。さらにそれらの素子端子１ａ，２ａに接
続し表面がＳｉＮ層１１で覆れた下層配線層３ａと、Ｓ
ｉＮ層１１の表面に形成されスルホール５を介して下層
配線３ａに接続する上層配線４ａおよび下層パッド３ｂ
の上にＳｉＮ層１１を介して重なる上層パッド４ｂ含む
上層配線層４とを有している。
る。図１（ａ），（ｂ）は本発明の一実施例のそれぞれ
平面模式図およびＡ−Ａ線断面図である。ＩＣチップ６
はシリコン基板１１の表面に形成されたエピタキシャル
層１０中にチェック用抵抗１およびチェック用トランジ
スタ２を有しその表面がＳｉＯ２層９とＰＳＧ層１０に
覆われている。さらにそれらの素子端子１ａ，２ａに接
続し表面がＳｉＮ層１１で覆れた下層配線層３ａと、Ｓ
ｉＮ層１１の表面に形成されスルホール５を介して下層
配線３ａに接続する上層配線４ａおよび下層パッド３ｂ
の上にＳｉＮ層１１を介して重なる上層パッド４ｂ含む
上層配線層４とを有している。
【００１０】集積回路チェックパターンのチェックは図
２の流れ図に示すように、ＩＣチープ６中に集積回路エ
レメントと同一工程でチェック用抵抗１とトランジスタ
２を形成した後、（イ）表面に下層配線層３を形成し、
（ロ）まずチェック用トランジスタ２を下層パッド３ｂ
を介してＩＣチェッカーに接続して測定し、（ハ）次に
下層配線層３を含む表面をＳｉＮ層８で覆い、（ニ）抵
抗１に接続している下層配線３ａと接続するスルーホー
ル５を形成した後、（ホ）上層パッド４ｂが下層パッド
と重なる位置になる上層配線層４を表面に形成し、最後
にチェック用抵抗を上層パッド４ｂを介してＩＣチェッ
カーに接続して測定する。
２の流れ図に示すように、ＩＣチープ６中に集積回路エ
レメントと同一工程でチェック用抵抗１とトランジスタ
２を形成した後、（イ）表面に下層配線層３を形成し、
（ロ）まずチェック用トランジスタ２を下層パッド３ｂ
を介してＩＣチェッカーに接続して測定し、（ハ）次に
下層配線層３を含む表面をＳｉＮ層８で覆い、（ニ）抵
抗１に接続している下層配線３ａと接続するスルーホー
ル５を形成した後、（ホ）上層パッド４ｂが下層パッド
と重なる位置になる上層配線層４を表面に形成し、最後
にチェック用抵抗を上層パッド４ｂを介してＩＣチェッ
カーに接続して測定する。
【００１１】ここで、測定は製造工程に従って二度に分
けられるが、トランジスタ製造工程の異常は工程（ロ）
で検出され、上層・下層パッドが重るのでＩＣチップ面
積は低減できる。
けられるが、トランジスタ製造工程の異常は工程（ロ）
で検出され、上層・下層パッドが重るのでＩＣチップ面
積は低減できる。
【００１２】
【発明の効果】以上説明したように、本発明は一方のチ
ェック用サンプルの各端子を下層パッドに接続し、他方
のチェック用サンプルの各端子を上層パッドに接続し、
これら上・下層パッドを絶縁層を介して重ねて配置した
ので、チェックパターン領域を約４０％削減できペレッ
トサイズを縮小する効果を有する。
ェック用サンプルの各端子を下層パッドに接続し、他方
のチェック用サンプルの各端子を上層パッドに接続し、
これら上・下層パッドを絶縁層を介して重ねて配置した
ので、チェックパターン領域を約４０％削減できペレッ
トサイズを縮小する効果を有する。
【００１３】さらに下層パッドに接続したチェック用サ
ンプルの測定を上層配線層が形成される前に行なうので
不具合を早期工程で発見できる効果が有る。
ンプルの測定を上層配線層が形成される前に行なうので
不具合を早期工程で発見できる効果が有る。
【図１】（ａ），（ｂ）は本発明の一実施例のそれぞれ
平面模式図およびＡ−Ａ線断面図である。
平面模式図およびＡ−Ａ線断面図である。
【図２】図１のチェックパターンのチェック方法を説明
するための流れ図である。
するための流れ図である。
【図３】従来の集積回路チェックパターンの一例の平面
模式図である。
模式図である。
【図４】図３の集積回路チェックパターンのチェック方
法を説明するための流れ図である。
法を説明するための流れ図である。
１ チェック用抵抗 ２ チェック用トランジスタ ３ 下層配線層 ３ａ 下層パッド ３ｂ 下層配線 ４ 上層配線層 ４ａ 上層パッド ４ｂ 上層配線 ５ スルーホール ６ ＩＣチップ ７ ＰＳＧ層 ８ ＳｉＮ層 ９ ＳｉＯ２層 １０ エピタキシャル層 １１ シリコン基板
Claims (2)
- 【請求項１】 半導体集積回路内に形成された一方のチ
ェック用サンプルの端子に下層配線を介して接続される
下層パッドと、該下層パッドを含む表面を覆う絶縁層を
介して表面に形成されかつ他方のチェック用サンプルの
端子に前記絶縁層に形成されたスルーホールを介して接
続する上層配線および前記下層パッドに前記絶縁層を介
して重なる上層パッドを有する上層配線層とを含むこと
を特徴とする集積回路チェックパターン。 - 【請求項２】 半導体集積回路内に複数のチェック用サ
ンプルを形成する工程と、前記基板表面に前記チェック
用サンプルの一方に接続する下層パッドを含む下層配線
層を形成する工程と、前記下層パッドを介して前記一方
のチェック用サンプルを測定する工程と、表面を絶縁層
を覆った後スルーホールを介して前記チェック用サンプ
ルの他方に接続する上層配線および前記下層パッドの上
に前記絶縁層を介して重なる上層パッドを含む上層配線
層を形成する工程と、前記上層パッドを介して前記他方
のチェック用サンプルを測定する工程とを含むことを特
徴とする集積回路チェックパターンのチェック方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13457691A JP2665075B2 (ja) | 1991-06-06 | 1991-06-06 | 集積回路チェックパターンおよびそのチェック方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13457691A JP2665075B2 (ja) | 1991-06-06 | 1991-06-06 | 集積回路チェックパターンおよびそのチェック方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359536A JPH04359536A (ja) | 1992-12-11 |
| JP2665075B2 true JP2665075B2 (ja) | 1997-10-22 |
Family
ID=15131587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13457691A Expired - Lifetime JP2665075B2 (ja) | 1991-06-06 | 1991-06-06 | 集積回路チェックパターンおよびそのチェック方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665075B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2718380B2 (ja) * | 1994-10-19 | 1998-02-25 | 日本電気株式会社 | 半導体装置の電気特性検査パターン及び検査方法 |
-
1991
- 1991-06-06 JP JP13457691A patent/JP2665075B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04359536A (ja) | 1992-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970603 |