CN108520871B - 晶圆级芯片中的嵌入式焊盘及其制作方法 - Google Patents

晶圆级芯片中的嵌入式焊盘及其制作方法 Download PDF

Info

Publication number
CN108520871B
CN108520871B CN201810359965.8A CN201810359965A CN108520871B CN 108520871 B CN108520871 B CN 108520871B CN 201810359965 A CN201810359965 A CN 201810359965A CN 108520871 B CN108520871 B CN 108520871B
Authority
CN
China
Prior art keywords
metal
passivation layer
layer
metal layer
level chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810359965.8A
Other languages
English (en)
Other versions
CN108520871A (zh
Inventor
王文赫
纪莲和
张贺丰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
State Grid Information and Telecommunication Co Ltd
Beijing Smartchip Microelectronics Technology Co Ltd
Original Assignee
State Grid Information and Telecommunication Co Ltd
Beijing Smartchip Microelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by State Grid Information and Telecommunication Co Ltd, Beijing Smartchip Microelectronics Technology Co Ltd filed Critical State Grid Information and Telecommunication Co Ltd
Priority to CN201810359965.8A priority Critical patent/CN108520871B/zh
Publication of CN108520871A publication Critical patent/CN108520871A/zh
Application granted granted Critical
Publication of CN108520871B publication Critical patent/CN108520871B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本发明公开了一种晶圆级芯片中的嵌入式焊盘及其制作方法。所述晶圆级芯片中的嵌入式焊盘结构包括第一钝化层、第一金属层、第二钝化层、第二金属层。所述第一金属层包括金属单元和沟道,所述金属单元和所述沟道均覆盖在所述第一钝化层的上面。所述第一金属层与所述晶圆级芯片的内部电路相连接,形成导电通道。第二钝化层位于所述第一金属层的上面,覆盖了所述金属单元形成了第二钝化层的沟道。第二金属层填充在所述第一金属层和所述第二钝化层的沟道中。所述第一金属层和第二金属层的材料不同。所述晶圆级芯片中的嵌入式焊盘在针测后连接晶圆级芯片内部电路的金属层不会出现金属线裂纹。

Description

晶圆级芯片中的嵌入式焊盘及其制作方法
技术领域
本发明涉及晶圆级芯片技术领域,特别涉及一种晶圆级芯片中的嵌入式焊盘及其制作方法。
背景技术
集成电路是把一定数量的常用电子元件,如电阻、电容、晶体管等,以及这些元件之间的连线,通过半导体工艺集成在一起的具有特定功能的电路。
当前人们把集成电路制作在芯片上,而芯片是从晶圆上切割出来的。晶圆的制造过程就是芯片的制造过程。晶圆制造出来以后,通过芯片上的焊盘与外界器件进行电性连接。焊盘质量的好坏直接影响晶圆上芯片的使用。
为了保证封装的芯片性能正常,在晶圆制造出来后首先要进行晶圆测试,晶圆测试就是对晶圆上每个芯片进行针测,在检测头上安装细如毛发的探针,探针与被测芯片上的焊盘接触,测试其电气特性。
图1是现有技术的一种晶圆级芯片焊盘结构。现有技术中晶圆级芯片焊盘结构中探针接触点位于铝(Al)上,铝与金属铜(Cu)上下接触,这种结构针测时压力会从铝传导至金属铜,容易导致金属铜在针测后出现金属线裂纹,由于金属铜连接内部电路,所以金属铜裂纹可能导致内部电路断路进而芯片功能异常。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解,而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种晶圆级芯片中的嵌入式焊盘及其制作方法,在针测后嵌入式焊盘上连接晶圆级芯片内部电路的金属层不会出现金属线裂纹而导致芯片内部电路功能不正常的情况。
为实现上述目的,本发明提供了一种晶圆级芯片中的嵌入式焊盘。所述晶圆级芯片中的嵌入式焊盘结构包括第一钝化层、第一金属层、第二钝化层、第二金属层。所述第一金属层包括金属单元和沟道,所述金属单元和所述沟道层均覆盖在所述第一钝化层的上面。所述第一金属层与所述晶圆级芯片的内部电路相连接,形成导电通道。第二钝化层位于所述第一金属层的上面,覆盖了所述第一金属层的金属单元形成了第二钝化层的沟道。第二金属层填充在所述第一金属层和所述第二钝化层的沟道中,所述第二金属层作为所述晶圆级芯片与所述外部器件的连接点。其中所述第一金属层和所述第二金属层的材料不同。
在一优选的实施方式中,所述第一钝化层和所述第二钝化层的材料均为二氧化硅。
在一优选的实施方式中,所述第一金属层的材料是铜。
在一优选的实施方式中,所述第二金属层的材料是铝。
本发明还提供了一种晶圆级芯片中的嵌入式焊盘的制作方法,包括以下步骤:提供沉积了第一钝化层的基板;图案化所述第一钝化层从而在所述第一钝化层上形成一个凸台;在形成所述凸台后的第一钝化层上沉积第一金属,形成与所述凸台高度相同的第一金属层;在所述第一金属层上沉积第二钝化层;图案化所述第二钝化层从而在所述第一金属层和所述第二钝化层上形成沟道;在所述沟道内沉积第二金属,如果存在部分第二金属沉积在所述第二钝化层表面,那么将该部分的第二金属刻蚀掉。其中,所述第一金属和所述第二金属的材料不同。
在一优选的实施方式中,所述第一钝化层和所述第二钝化层的材料均为二氧化硅。
在一优选的实施方式中,所述第一金属层的材料是铜。
在一优选的实施方式中,所述第二金属层的材料是铝。
与现有技术相比,根据本发明的晶圆级芯片中的嵌入式焊盘及其制作方法,具有如下有益效果:
所述嵌入式焊盘将第二金属嵌入至位于第一钝化层上面的沟道中,第二金属的下方没有第一金属,在针测时只有第二金属层感受到压力,连接晶圆级芯片内部电路的第一金属层不会感受到针测压力,因而第一金属层不会出现金属线裂纹而导致芯片内部电路功能不正常的情况。
附图说明
图1是现有技术的一种晶圆级芯片焊盘结构。
图2是根据本发明的一实施方式的晶圆级芯片的嵌入式焊盘结构。
图3是根据本发明的一实施方式的晶圆级芯片的嵌入式焊盘制作工艺流程图。
具体实施方式
下面结合附图,对本发明的具体实施方式进行详细描述,但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示,否则在整个说明书和权利要求书中,术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分,而并未排除其它元件或其它组成部分。
图2是根据本发明的一实施方式的晶圆级芯片的嵌入式焊盘结构。
优选地,所述晶圆级芯片中的嵌入式焊盘结构包括第一钝化层、第一金属层、第二钝化层、第二金属层。优选地,所述第一钝化层为二氧化硅(SiO2)层,位于所述嵌入式焊盘的最下层。优选地,所述第一金属层为铜层,包括金属单元和沟道单元,所述沟道单元和所述金属单元层均覆盖在所述第一钝化层的上面。所述铜层与所述晶圆级芯片的内部电路相连接,形成导电通道。
优选地,第二钝化层为二氧化硅层,位于所述第一金属层的上面,覆盖了所述第一金属层的金属单元形成了第二钝化层的沟道。优选地,第二金属层为铝层,填充在所述第一金属层和所述第二钝化层的沟道中,所述铝层作为所述晶圆级芯片与所述外部器件的连接点。
该结构将铝嵌入至金属铜中,当针测时,探针作用在铝层,铜层感受不到压力,因此可以有效避免金属线(铜)裂纹,从而不会损坏芯片的功能。
图3是根据本发明的一实施方式的晶圆级芯片的嵌入式焊盘制作工艺流程图。优选地,所述嵌入式焊盘的制作工艺包括:
步骤1,提供沉积了第一钝化层(优选地,选用二氧化硅)的晶圆级芯片;在所述第一钝化层上涂覆光刻胶并进行曝光、显影、刻蚀、去除多余的光刻胶从而在所述第一钝化层上形成凸台。
步骤2,在形成所述凸台后的第一钝化层上沉积第一金属(优选地,选用铜)并且研磨多余的第一金属从而形成与凸台平齐的第一金属层。
步骤3,在所述第一金属层上沉积第二钝化层(优选地,选用二氧化硅);在所述第二钝化层上涂覆光刻胶并进行曝光、显影、刻蚀、去除多余的光刻胶从而在所述第一金属层和所述第二钝化层上形成沟道。
步骤4,在所述沟道内沉积第二金属(优选地,选用铝);在所述第二金属上涂覆光刻胶并进行曝光、显影、刻蚀、去除多余的光刻胶从而使得所述第二钝化层上面没有第二金属覆盖,所述第二金属仅仅存在于沟道上。
综上所述,本发明所述的嵌入式焊盘的工艺比较简单,将铝嵌入至位于第一钝化层上面的沟道中,铝的下方没有铜,在针测时只有金属铝感受到压力,铜层不会感受到针测压力,因而不会出现金属铜线裂纹而导致芯片内部电路功能不正常的情况。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式,并且很显然,根据上述教导,可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用,从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (2)

1.一种晶圆级芯片中的嵌入式焊盘,所述嵌入式焊盘是所述晶圆级芯片与外部器件的连接单元,其特征在于,所述嵌入式焊盘包括:
第一钝化层;
第一金属层,包括金属单元和沟道,所述金属单元和所述沟道均覆盖在所述第一钝化层的上表面,所述第一金属层与所述晶圆级芯片的内部电路相连接,形成导电通道;
第二钝化层,位于所述第一金属层的上面,覆盖了所述第一金属层的金属单元形成了第二钝化层的沟道;以及
第二金属层,填充在所述第一金属层和所述第二钝化层的沟道中,所述第二金属层作为所述晶圆级芯片与所述外部器件的连接点,
其中,所述第一金属层的材料是铜,所述第二金属层的材料是铝,
其中,所述嵌入式焊盘的制作方法包括以下步骤:
提供沉积了第一钝化层的基板;
图案化所述第一钝化层从而在所述第一钝化层上形成凸台;
在形成所述凸台后的第一钝化层上沉积第一金属,形成与所述凸台高度相同的第一金属层;
在所述第一金属层上沉积第二钝化层;
图案化所述第二钝化层从而在所述第一金属层和所述第二钝化层上形成沟道;以及
在所述沟道内沉积第二金属,如果存在部分第二金属沉积在所述第二钝化层表面,那么将该部分的第二金属刻蚀掉。
2.根据权利要求1所述的晶圆级芯片中的嵌入式焊盘,其特征在于,所述第一钝化层和所述第二钝化层的材料均为二氧化硅。
CN201810359965.8A 2018-04-20 2018-04-20 晶圆级芯片中的嵌入式焊盘及其制作方法 Active CN108520871B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810359965.8A CN108520871B (zh) 2018-04-20 2018-04-20 晶圆级芯片中的嵌入式焊盘及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810359965.8A CN108520871B (zh) 2018-04-20 2018-04-20 晶圆级芯片中的嵌入式焊盘及其制作方法

Publications (2)

Publication Number Publication Date
CN108520871A CN108520871A (zh) 2018-09-11
CN108520871B true CN108520871B (zh) 2020-09-08

Family

ID=63428917

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810359965.8A Active CN108520871B (zh) 2018-04-20 2018-04-20 晶圆级芯片中的嵌入式焊盘及其制作方法

Country Status (1)

Country Link
CN (1) CN108520871B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064447B2 (en) * 2001-08-10 2006-06-20 Micron Technology, Inc. Bond pad structure comprising multiple bond pads with metal overlap
JP2004063996A (ja) * 2002-07-31 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
CN101290897A (zh) * 2007-04-18 2008-10-22 联华电子股份有限公司 接触垫以及制作接触垫的方法
CN203733778U (zh) * 2014-03-04 2014-07-23 中芯国际集成电路制造(北京)有限公司 一种嵌入式焊垫结构
CN105097741A (zh) * 2014-05-05 2015-11-25 中芯国际集成电路制造(上海)有限公司 焊盘结构及其制作方法

Also Published As

Publication number Publication date
CN108520871A (zh) 2018-09-11

Similar Documents

Publication Publication Date Title
JP3767398B2 (ja) 半導体装置およびその製造方法
US8183147B2 (en) Method of fabricating a conductive post on an electrode
US6136620A (en) Method of manufacture for an integrated circuit having a BIST circuit and bond pads incorporated therein
US10186463B2 (en) Method of filling probe indentations in contact pads
US20050208684A1 (en) Manufacturing method of semiconductor device
TWI534921B (zh) 在精密半導體裝置中藉由機械性施加應力之晶粒觸點評定金屬堆疊整體性
US7538346B2 (en) Semiconductor device
US7038478B2 (en) Stress relieved contact array
TW201640625A (zh) 晶片封裝體及其製造方法
CN108269730B (zh) 半导体器件及其制备方法
TWI316741B (en) Method for forming an integrated cricuit, method for forming a bonding pad in an integrated circuit and an integrated circuit structure
US20080244904A1 (en) Contour Structures to Highlight Inspection Regions
CN108520871B (zh) 晶圆级芯片中的嵌入式焊盘及其制作方法
US20200303268A1 (en) Semiconductor device including residual test pattern
CN112103202A (zh) 半导体测试结构及半导体钝化层的质量测试方法
JP2536419B2 (ja) 半導体集積回路装置
US6734572B2 (en) Pad structure for bonding pad and probe pad and manufacturing method thereof
CN109545775B (zh) 一种半导体结构及其形成方法
US20130187158A1 (en) Semiconductor device
KR100607766B1 (ko) 반도체 검사용 프로브 카드의 프로브 니들 구조 및 제조방법
KR100822916B1 (ko) 반도체 장치 및 그 전기적 파라미터 테스트 방법
KR100676612B1 (ko) 반도체 소자의 패드
JP4877465B2 (ja) 半導体装置、半導体装置の検査方法、半導体ウェハ
TWI271812B (en) Method for fabricating a probing pad of an integrated circuit chip
JPS6298633A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant