CN101290897A - 接触垫以及制作接触垫的方法 - Google Patents

接触垫以及制作接触垫的方法 Download PDF

Info

Publication number
CN101290897A
CN101290897A CN 200710096170 CN200710096170A CN101290897A CN 101290897 A CN101290897 A CN 101290897A CN 200710096170 CN200710096170 CN 200710096170 CN 200710096170 A CN200710096170 A CN 200710096170A CN 101290897 A CN101290897 A CN 101290897A
Authority
CN
China
Prior art keywords
metal
layer
contact mat
metal level
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 200710096170
Other languages
English (en)
Inventor
吴炳昌
黄杰勤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN 200710096170 priority Critical patent/CN101290897A/zh
Publication of CN101290897A publication Critical patent/CN101290897A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明公开了一种接触垫和制作接触垫的方法。首先，提供基底，该基底中包含有至少一个内连线结构，然后形成第一金属层于该基底上，作为探测区。接着形成第二金属层于该基底上，作为电连接区。其中，该第二金属层与该第一金属层为不同材料，且该第一金属层与该第二金属层相连接。本发明同时利用两种不同的材料来形成接触垫的探测区以及电连接区。通过两种不同材料的金属层来分别进行探测与引线键合或凸块工艺，本发明的接触垫除了可达到电性测试的目的，又可同时防止接触垫表面因探针接触而造成后续进行引线键合或凸块工艺时可靠度不佳的问题。

Description

接触垫以及制作接触垫的方法
技术领域
本发明关于一种接触垫以及制作接触垫的方法。
背景技术
在半导体工艺的集成度提升及尺寸缩小的情况下，其工艺的复杂度及困难度也越来越高，因此如何在工艺中进行即时监控，并通过监控的结果快速反映问题以降低错误所造成的损失是目前半导体工艺的重要课题。此外，在芯片制作完成后，更需利用探针(test probe)来对管芯(die)上具有大小约40微米×40微米及120微米×120微米的接触垫来进行探测(probing)步骤，而且为了提升芯片的整体效能，这些接触垫于芯片制作完成后会在测试阶段被接触多次。首先，进行测试的探针会以高速施加适当的力量于芯片的接触垫上，确保探针碰触到接触垫，然后再进行电性测试。为了确保探针有实际碰触到接触垫，探针会多次与接触垫进行接触，最终于接触垫的表面形成破坏性的损坏。例如就存储器产品而言，为了提更产品的成品率，通常会预留多个备用电路单元(redundant cell)，以便进行修复之用。在存储器初步完成时，会先经由探针测试，检测出坏的或是较差的电路单元，将这些坏的或是较差的电路单元进行激光修复(laser repair)，使其连至预留的备用电路单元，然后再进行探针电性测试。如此存储器便会经过一次以上的探针电性测试，更加造成接触垫表面的破坏。
如前所述，探针在进行电性探测时通常会于接触垫的表面形成破坏性的损坏，此损坏一般会以凹洞(dent)的型式形成于接触垫的表面，严重的情况下更会使接触垫表面产生毛边(burring)的现象。随着探针进行完电性测试后，接着会进行凸块(bumping)工艺或引线键合(wire bonding)工艺，以于接触垫表面形成凸块或导线连接基板上的其他元件。
请参照图1至图4，图1至图4为已知制作接触垫的工艺示意图。如图1所示，首先提供由晶片(wafer)或硅覆绝缘(SOI)基底所构成的基底(未示出)，然后进行金属内连线工艺，以于基底中形成至少一个介电层12以及至少一个内连线结构(未示出)。然后进行图案转移工艺，利用图案化掩模于介电层12中形成开口(未示出)。接着覆盖第一金属层14于介电层12表面，然后进行化学机械抛光(chemical mechanical polishing，CMP)工艺，以于介电层12中形成镶嵌导体。其中，第一金属层14可为铜所构成。
如图2所示，接着覆盖介电层16于第一金属层14与介电层12表面，然后进行另一图案转移工艺，以于介电层16中型成开口18。接着如图3所示，沉积第二金属层20于介电层16表面并填入开口18中。其中，第二金属层20可为铜金属层或铝金属层。然后如图4所示，利用图案化掩模(未示出)进行蚀刻工艺，去除部分第二金属层20并暴露出介电层16，以完成接触垫22的制作。
接着可利用探针对接触垫进行电性测试，以检验内部电路的完整性并确保接触垫于后续工艺时可达到良好的电连接。随后如同先前所述，待测试完成后会再对接触垫进行引线键合工艺或凸块工艺。然而，由于已知接触垫的结构仅由单一金属层所构成，且在此金属层上会依序进行探针测试与其他电连接工艺，因此在利用探针对接触垫进行电性测试并对接触垫表面造成破坏性的毁损后，将会导致后续进行引线键合或凸块工艺时所形成的凸块或导线品质不佳。因此，如何提供一种接触垫以改善此缺点即为现今重要课题。
发明内容
因此本发明的主要目的提供一种接触垫，以改善上述已知的接触垫缺点。
根据本发明的一个方面，披露了一种制作接触垫的方法。首先，提供基底，该基底中包含有至少一个内连线结构，然后形成第一金属层于该基底上，作为探测区。接着形成第二金属层于该基底上，作为电连接区。其中，该第二金属层与该第一金属层为不同材料，且该第一金属层与该第二金属层相连接。
本发明另外披露了一种接触垫，其包含有基底、作为探测区的第一金属层以及作为电连接区的第二金属层设于该基底上。其中，该基底中包含有至少一个内连线结构，该第二金属层与该第一金属层为不同材料，且该第一金属层与该第二金属层相连接。
本发明另外披露了一种制作接触垫的方法。首先，提供基底，该基底中包含有至少一个内连线结构且该基底上具有第一金属层。然后形成介电层于该基底及该第一金属层上，接着形成开口于该介电层中并暴露出部分该第一金属层。随后形成第二金属层于该介电层上并填满该开口，以形成金属插塞连接该第二金属层与该第一金属层，且该第二金属层与该第一金属层为不同材料。然后去除部分该第二金属层，并形成保护层于该第二金属层及部分该介电层表面。最后去除部分该保护层并暴露出部分该第一金属层与部分该第二金属层，该暴露出的部分该第一金属层为探测区，且暴露出的部分该第二金属层为电连接区。
本发明另外披露了一种接触垫，其包含有基底，该基底中包含有至少一个内连线结构；第一金属层设于该基底内并暴露出其表面，作为探测区；第二金属层设于该基底上，作为电连接区，且该第二金属层与该第一金属层为不同材料；以及金属插塞设于该第一金属层与该第二金属层之间以电连接该第一金属层与该第二金属层。
本发明同时利用两种不同的材料来形成接触垫的探测区以及电连接区。其中，该探测区提供探针来进行电性测试，而该电连接区则提供后续进行引线键合工艺或凸块工艺时电连接之用。换句话说，通过两种不同材料的金属层来分别进行探测与引线键合或凸块工艺，本发明的接触垫除了可达到电性测试的目的，又可同时防止接触垫表面因探针接触而造成后续进行引线键合或凸块工艺时可靠度不佳的问题。
附图说明
图1至图4为已知制作接触垫的工艺示意图。
图5至图9为本发明优选实施例制作接触垫的工艺示意图。
图10至图13为本发明于接触垫上定义电连接区及探测区的俯视图。
图14至图18为本发明另一实施例制作接触垫的工艺示意图。
图19至图25为本发明另一实施例制作接触垫的工艺示意图。
【主要元件符号说明】
12介电层        14第一金属层
16介电层        18开口
20第二金属层    22接触垫
32介电层        34第一金属层
36第一介电层    38开口
40金属插塞      42第二金属层
44第二介电层    46保护层
48第三介电层    52介电层
54介电层        56第一金属层
58开口          60第二金属层
62保护层        72介电层
74第一金属层    76第一介电层
78开口          80第二金属层
82第二介电层    84保护层
86第三介电层
具体实施方式
请参照图5至图9，图5至图9为本发明优选实施例制作接触垫的工艺示意图。如图5所示，首先提供由晶片(wafer)或硅覆绝缘(SOI)基底所构成的基底(未示出)，然后进行金属内连线工艺，以于基底中形成至少一个介电层32以及至少一个内连线结构(未示出)。然后进行图案转移工艺，例如利用图案化掩模(未示出)进行蚀刻工艺，以于介电层32中形成开口(未示出)。接着覆盖第一金属层34于介电层32表面及该开口内，然后进行平坦化工艺，例如化学机械抛光(chemical mechanical polishing，CMP)工艺，以于介电层32中形成镶嵌导体。其中，第一金属层34可为铜所构成。
如图6所示，接着形成第一介电层36于第一金属层34与介电层32表面，然后进行另一图案转移工艺，利用图案化掩模(未示出)进行蚀刻工艺，以于第一介电层36中形成开38，并于开38中暴露出第一金属层34。
然后如图7所示，沉积第二金属层42于第一介电层36表面并填满开口38，以于开38中形成金属插塞40，并通过金属插塞40来电连接第二金属层42与第一金属层34。其中，第二金属层42与第一金属层34由不同材料所构成，且在本实施例中，第二金属层42由铝所构成。然而，不局限于本实施例所述的制作顺序，本发明又可先制作由铝所构成的第一金属层34于介电层32中，然后再形成由铜所构成的第二金属层42于第一介电层36上并电连接第一金属层34，此皆属本发明的范围。
接着形成图案化掩模，例如图案化的第二介电层44于第二金属层42上，并利用第二介电层44当作掩模进行蚀刻工艺，去除部分第二金属层42。然后如图8所示，形成保护层46于第二金属层42与第一介电层36表面。随后形成另一图案化掩模，例如图案化的第三介电层48于保护层46表面，并利用第三介电层48作为掩模进行另一蚀刻工艺，去除部分覆盖于第一金属层34与第二金属层42表面的保护层46与第一介电层36，以暴露出部分第一金属层34与第二金属层42。其中，暴露出的第一金属层34与第二金属层42可分别作为后续引线键合或凸块工艺的电连接区或可供探针进行电性测试的探测区。
在本实施例中，由铜所构成的第一金属层34作为后续凸块工艺的电连接区，而由铝所构成的第二金属层42则为可供探针进行电性测试的探测区。然而，不局限于此配置方式，如由铜所构成的第一金属层34作为电性测试的探测区，则由铝所构成的第二金属层42可作为后续引线键合工艺的电连接区，此皆属本发明的范围。
根据本发明的优选实施例，本发明可利用图案化的第三介电层48当作掩模时完全去除覆盖于第一金属层34与第二金属层42上的保护层46，如图9所示，或仅去除部分保护层46，使部分保护层46覆盖于第一金属层34与第二金属层42上，以定义出接触垫的电连接区与探测区。
请参照图10至图13，图10至图13为本发明于接触垫上定义电连接区及探测区的俯视图。举例来说，本发明可利用图案化的第三介电层48当作掩模蚀刻保护层46时完全去除覆盖于第一金属层34与第二金属层42表面的保护层46，如图10所示。此外，除了完全去除覆盖于第一金属层34与第二金属层42表面的保护层46之外，本发明又可利用图案化的第三介电层48当作掩模来形成图案化的保护层46于第一金属层34上，如图11所示，或形成图案化的保护层46于第二金属层42上，如图12所示，或形成图案化的保护层46同时覆盖于于第一金属层34及第二金属层42上，如图13所示。换句话说，本发明可依据工艺与产品的需求来调整图案化保护层46所形成的位置，进而定义出接触垫的电连接区与探测区。
值得注意的是，本发明于基底上同时利用两种不同材料的金属来形成一接触垫的探测区以及电连接区，且该探测区提供探针来进行电性测试，而该电连接区则提供后续进行引线键合工艺或凸块工艺时电连接之用。换句话说，通过两种不同材料及不同位置的金属层来分别进行探测与引线键合或凸块工艺，本发明的接触垫除了可达到电性测试的目的，又可防止已知接触垫表面因探针接触而造成后续引线键合或凸块工艺可靠度不佳的问题。
请参照图14至图18，图14至图18为本发明另一实施例制作接触垫的工艺示意图。如图14所示，首先提供由晶片(wafer)或硅覆绝缘(SOI)基底所构成的基底(未示出)，然后进行金属内连线工艺，以于基底中形成至少一个介电层52以及至少一个内连线结构(未示出)，接着形成另一介电层54于介电层52表面。接着进行图案转移工艺，例如利用图案化光致抗蚀剂层当作掩模进行蚀刻工艺，以于介电层54中形成多个开口(未示出)。随后覆盖第一金属层56于这些开口与介电层54表面，并进行平坦化工艺，例如化学机械抛光工艺，去除覆盖于介电层54表面的第一金属层56并使位于介电层54之间的第一金属层56与介电层54表面齐平。根据本实施例，第一金属层56为铜金属层。
如图15所示，接着形成另一图案化掩模(未示出)于第一金属层56与介电层54表面，并利用该图案化掩模进行蚀刻工艺，去除部分与第一金属层56相邻部分的介电层54，以形成开口58。
如图16所示，随后沉积第二金属层60于第一金属层56与介电层54表面并填满开口58。其中，第二金属层60与第一金属层56由不同材料所构成，且在本实施例中，第二金属层60由铝所构成。然而，不局限于本实施例所述的制作顺序，本发明又可先制作由铝所构成的第一金属层56于介电层52表面，然后再形成由铜所构成的第二金属层60于第一金属层56旁并电连接第一金属层56，此皆属本发明的范围。
然后如图17所示，进行另一化学机械抛光等的平坦化工艺，去除覆盖于介电层54与第一金属层56表面的第二金属层60，使第二金属层60与介电层54及第一金属层56的表面齐平。
如图18所示，接着形成图案化的保护层62于介电层54及部分第一金属层56与第二金属层60上，以定义出可供探针进行电性测试的探测区以及一后续可进行引线键合工艺或凸块工艺的电连接区。如同先前的实施例所述，本发明可依据产品的需求随时调整保护层62设于第一金属层56与第二金属层60上的相对位置，例如第一金属层56与第二金属层60之间的保护层62可同时设于部分第一金属层56与第二金属层60上或仅覆盖于第一金属层56或第二金属层60表面。
请参照图19至图25，图19至图25为本发明另一实施例制作接触垫的工艺示意图。如图19所示，首先提供由晶片(wafer)或硅覆绝缘(SOI)基底所构成的基底(未示出)，然后进行金属内连线工艺，以于基底中形成至少一个介电层72以及至少一个内连线结构(未示出)。然后进行图案转移工艺，例如利用图案化掩模(未示出)进行蚀刻工艺，以于介电层72中形成开口(未示出)。接着覆盖第一金属层74于介电层72表面与该开口内，然后进行平坦化工艺，例如化学机械抛光工艺，以于介电层72中形成镶嵌导体。其中，第一金属层74为铜所构成。
如图20所示，接着形成第一介电层76于第一金属层74与介电层72表面，然后进行另一图案转移工艺，例如利用图案化掩模(未示出)进行蚀刻工艺，以于第一介电层76及与第一金属层74相邻的介电层72中形成开口78。
然后如图21所示，沉积第二金属层80于第一介电层76表面及开口78内。由于开口78紧邻第一金属层74，因此第二金属层80于填入开口78后将会与第一金属层74形成电连接。其中，第一金属层74与第二金属层80由不同材料所构成，因此在本实施例中，第二金属层80由铝所构成。然而，不局限于本实施例所述的制作顺序，本发明又可先制作由铝所构成的第一金属层74于介电层72中，然后再形成由铜所构成的第二金属层80于介电层72上并电连接第一金属层74，此皆属本发明的范围。
如图22所示，接着形成图案化掩模，例如图案化的第二介电层82于第二金属层80表面，然后如图23所示，利用第二介电层82当作掩模进行蚀刻工艺，去除未被第二介电层82覆盖的部分第二金属层80并暴露出第一介电层76。
接着如图24所示，形成保护层84于第一介电层76与第二金属层80表面，并形成另一图案化掩模，例如图案化的第三介电层86于保护层84上。然后如图25所示，利用第三介电层86当作掩模进行蚀刻工艺，去除未被第三介电层86覆盖的保护层84及第一介电层76，以暴露出部分第一金属层74与第二金属层80并同时通过保护层86于第一金属层74与第二金属层80上定义出可供探针进行电性测试的探测区以及后续可进行引线键合工艺或凸块工艺的电连接区。
如同先前所述的实施例，本发明可依据产品的需求随时调整保护层84设于第一金属层74与第二金属层80上的相对位置，例如可同时设于部分第一金属层74表面、部分第二金属层80表面或同时覆盖于第一金属层74或第二金属层80表面，此皆属本发明的范围。
综上所述，相较于已知制作接触垫的方法，本发明同时利用两种不同的材料来形成接触垫的探测区以及电连接区。其中，该探测区提供探针来进行电性测试，而该电连接区则提供后续进行引线键合工艺或凸块工艺时电连接之用。换句话说，通过两种不同材料的金属层来分别进行探测与引线键合或凸块工艺，本发明的接触垫除了可达到电性测试的目的，又可同时防止接触垫表面因探针接触而造成后续进行引线键合或凸块工艺时可靠度不佳的问题。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (39)

1.一种制作接触垫的方法，包含有：
提供基底，该基底中包含有至少一个内连线结构；
形成第一金属层于该基底上，作为探测区；以及
形成第二金属层于该基底上，作为电连接区，该第二金属层与该第一金属层为不同材料，且该第二金属层与该第一金属层相连接。
2.如权利要求1所述的方法，其中该基底包含晶片或硅覆绝缘基底。
3.如权利要求1所述的方法，其中该第一金属层包含铝或铜。
4.如权利要求1所述的方法，其中该第二金属层包含铜。
5.如权利要求4所述的方法，其中该方法另包含有进行凸块工艺，以形成凸块于该第二金属层上。
6.如权利要求1所述的方法，其中该第二金属层包含铝。
7.如权利要求6所述的方法，其中该方法另包含有进行引线键合工艺，以形成导线于该第二金属层上。
8.如权利要求1所述的方法，其中该方法另包含有利用探针对该第一金属层进行探测步骤。
9.如权利要求1所述的方法，其中该方法另包含有形成图案化的保护层于该第一金属层或该第二金属层表面以定义出该探测区及该电连接区。
10.如权利要求1所述的方法，其中该方法另包含有形成图案化的保护层于部分该第一金属层与该第二金属层表面以定义出该探测区及该电连接区。
11.一种接触垫，包含：
基底，该基底中包含有至少一个内连线结构；
第一金属层设于该基底上，作为探测区；以及
第二金属层设于该基底上，作为电连接区，该第二金属层与该第一金属层为不同材料，且该第一金属层与该第二金属层相连接。
12.如权利要求11所述的接触垫，其中该基底包含晶片或硅覆绝缘基底。
13.如权利要求11所述的接触垫，其中该第一金属层包含铝或铜。
14.如权利要求11所述的接触垫，其中该第二金属层包含铜。
15.如权利要求14所述的接触垫，其中该接触垫另包含凸块设于该第二金属层上。
16.如权利要求11所述的接触垫，其中该第二金属层包含铝。
17.如权利要求16所述的接触垫，其中该接触垫另包含导线设于该第二金属层上。
18.如权利要求11所述的接触垫，其中该接触垫另包含有图案化的保护层设于该第一金属层或该第二金属层表面以定义出该探测区及该电连接区。
19.如权利要求11所述的接触垫，其中该接触垫另包含有图案化的保护层设于部分该第一金属层及该第二金属层表面以定义出该探测区及该电连接区。
20.一种制作接触垫的方法，包含有：
提供基底，该基底中包含有至少一个内连线结构，且该基底上具有第一金属层；
形成介电层于该基底及该第一金属层上；
形成开口于该介电层中并暴露出部分该第一金属层；
形成第二金属层于该介电层上并填满该开口，以形成金属插塞电连接该第二金属层与该第一金属层，且该第二金属层与该第一金属层为不同材料；
去除部分该第二金属层；
形成保护层于该第二金属层及部分该介电层表面；以及
去除部分该保护层并暴露出部分该第一金属层与部分该第二金属层，该暴露出的部分该第一金属层为探测区，且暴露出的部分该第二金属层为电连接区。
21.如权利要求20所述的方法，其中该基底包含晶片或硅覆绝缘基底。
22.如权利要求20所述的方法，其中该第一金属层包含铝或铜。
23.如权利要求20所述的方法，其中该第二金属层包含铜。
24.如权利要求23所述的方法，其中该方法另包含有进行凸块工艺，以形成凸块于该第二金属层上。
25.如权利要求20所述的方法，其中该第二金属层包含铝。
26.如权利要求25所述的方法，其中该方法另包含有进行引线键合工艺，以形成导线于该第二金属层上。
27.如权利要求20所述的方法，其中该方法另包含有利用探针对该第一金属层进行探测步骤。
28.如权利要求20所述的方法，其中该方法另包含有利用图案化掩模去除部分该保护层并暴露出部分该第一金属层与部分该第二金属层，以定义出该探测区及该电连接区。
29.一种接触垫，包含：
基底，该基底中包含有至少一个内连线结构；
第一金属层设于该基底上并暴露出其表面，作为探测区；
第二金属层设于该基底上，作为电连接区，且该第二金属层与该第一金属层为不同材料；以及
金属插塞设于该第一金属层与该第二金属层之间以电连接该第一金属层与该第二金属层。
30.如权利要求29所述的接触垫，其中该基底包含晶片或硅覆绝缘基底。
31.如权利要求29所述的接触垫，其中该第一金属层包含铝或铜。
32.如权利要求29所述的接触垫，其中该第二金属层包含铜。
33.如权利要求32所述的接触垫，其中该接触垫另包含凸块设于该第二金属层上。
34.如权利要求29所述的接触垫，其中该第二金属层包含铝。
35.如权利要求34所述的接触垫，其中该接触垫另包含导线设于该第二金属层上。
36.如权利要求29所述的接触垫，其中该接触垫另包含介电层设于该第一金属层及该第二金属层之间并暴露出部分该第一金属层。
37.如权利要求36所述的接触垫，其中该接触垫另包含图案化的保护层设于该第一金属层或该第二金属层表面以定义出该探测区及该电连接区。
38.如权利要求36所述的接触垫，其中该接触垫另包含图案化的保护层设于部分该第一金属层及该第二金属层表面以定义出该探测区及该电连接区。
39.如权利要求29所述的接触垫，其中该金属插塞的材料与该第二金属层的材料相同。
CN 200710096170 2007-04-18 2007-04-18 接触垫以及制作接触垫的方法 Pending CN101290897A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200710096170 CN101290897A (zh) 2007-04-18 2007-04-18 接触垫以及制作接触垫的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200710096170 CN101290897A (zh) 2007-04-18 2007-04-18 接触垫以及制作接触垫的方法

Publications (1)

Publication Number Publication Date
CN101290897A true CN101290897A (zh) 2008-10-22

Family

ID=40035078

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200710096170 Pending CN101290897A (zh) 2007-04-18 2007-04-18 接触垫以及制作接触垫的方法

Country Status (1)

Country Link
CN (1) CN101290897A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783802A (zh) * 2016-11-22 2017-05-31 上海华力微电子有限公司 一种芯片中特定电路测试用微型衬垫结构及其制作方法
CN108520871A (zh) * 2018-04-20 2018-09-11 北京智芯微电子科技有限公司 晶圆级芯片中的嵌入式焊盘及其制作方法
CN111081675A (zh) * 2018-10-18 2020-04-28 力智电子股份有限公司 具有绝缘电容的集成电路装置及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783802A (zh) * 2016-11-22 2017-05-31 上海华力微电子有限公司 一种芯片中特定电路测试用微型衬垫结构及其制作方法
CN108520871A (zh) * 2018-04-20 2018-09-11 北京智芯微电子科技有限公司 晶圆级芯片中的嵌入式焊盘及其制作方法
CN111081675A (zh) * 2018-10-18 2020-04-28 力智电子股份有限公司 具有绝缘电容的集成电路装置及其制造方法
CN111081675B (zh) * 2018-10-18 2024-04-12 源芯半导体股份有限公司 具有绝缘电容的集成电路装置及其制造方法

Similar Documents

Publication Publication Date Title
CN100561731C (zh) 多级互连的可靠性测试结构
CN107978537B (zh) 测试结构及测试单元
CN101290897A (zh) 接触垫以及制作接触垫的方法
CN100399526C (zh) 半导体器件的布局检验方法
US8312407B2 (en) Integration of open space/dummy metal at CAD for physical debug of new silicon
CN105895601B (zh) 半导体晶片、半导体芯片以及半导体装置及其制造方法
CN100442492C (zh) 集成电路结构及其制造方法
JP2007027503A (ja) 半導体装置及び短絡検出方法
KR100772903B1 (ko) 반도체 장치 및 그 제조 방법
CN103456716B (zh) 三维多芯片叠层模块及其制造方法
KR20100013935A (ko) 반도체 소자의 테스트 패턴
CN106664794A (zh) 贯通电极基板及其制造方法以及使用贯通电极基板的半导体装置
US20070111340A1 (en) Method for in-line testing of semiconductor wafers
KR20120103982A (ko) 퓨즈 패턴 및 그 제조 방법
CN111883555B (zh) 一种集成电路修复方法
CN102543858A (zh) 一种改善w-cmp后表面平坦性的制造方法
KR100871389B1 (ko) 반도체 소자의 퓨즈 및 그의 형성방법
CN101770964B (zh) 形成钝化层窗口工艺中引入电荷的测试方法
CN101350342A (zh) 测试用集成电路结构
CN111863755A (zh) 一种半导体结构及其制备方法
KR100711922B1 (ko) 보이드 모니터링 방법
CN100361286C (zh) 半导体元件缺陷的检测方法
KR20000009043A (ko) 다층 패드를 구비한 반도체 소자 및 그 제조방법
US7514278B2 (en) Test-key for checking interconnect and corresponding checking method
CN103681548B (zh) 半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20081022