CN105895601B

CN105895601B - 半导体晶片、半导体芯片以及半导体装置及其制造方法

Info

Publication number: CN105895601B
Application number: CN201510036999.XA
Authority: CN
Inventors: 吉田宗博
Original assignee: Powerflash Technology Corp
Current assignee: Lijing Jicheng Electronic Manufacturing Co., Ltd.
Priority date: 2014-08-21
Filing date: 2015-01-26
Publication date: 2019-03-08
Anticipated expiration: 2035-01-26
Also published as: JP2016046342A; JP5976055B2; TW201608656A; CN105895601A; TWI550749B

Abstract

本发明公开一种半导体晶片、半导体芯片以及半导体装置及其制造方法。为了解决在切割道切割半导体晶片时探针测试垫残留垫金属造成的半导体芯片可靠度恶化的问题，在具有多个半导体芯片的半导体晶片，具有形成于半导体晶片的切割区的多个探针测试垫、形成于半导体芯片上的多个直通硅晶穿孔、与将各探针测试垫连接于各直通硅晶穿孔的线路层，而被构成为：在晶片测试后，通过蚀刻移除多个探针测试垫及线路层的一部分的至少其中之一。另外，半导体晶片还具有以覆盖移除线路层的一部分时残留的线路层的曝露面的形式形成的保护膜。

Description

半导体晶片、半导体芯片以及半导体装置及其制造方法

技术领域

本发明涉及动态随机存取存储器(dynamic random access memory；DRAM)、NAND型闪存存储器等的半导体芯片及其制造方法、具有多个半导体芯片的半导体晶片及其制造方法、与层积有多个半导体芯片的半导体装置及其制造方法。

背景技术

目前，直通硅晶穿孔(以下称为「TSV」(through silicon via))技术正由许多的半导体制造公司开发、实用化中，并正在将具有TSV用连接垫的大容量的DRAM或NAND型闪存存储器的多个半导体芯片在厚度方向层积而制造更大容量的存储器装置的技术实用化。例如，在混合式存储器立方体联盟(Hybrid Memory Cube Consortium；HMCC)，正在研究开发使用TSV技术制造高性能、大容量的DRAM。

专利文献1：JP2013-105996

专利文献2：JP2013-065393

专利文献3：JP2005-072457

专利文献4：JP2004-342725

专利文献5：JP2013-098535

专利文献6：JP2005-026582

图1是一平面图，显示现有例相关的具有多个NAND型闪存存储器芯片的半导体晶片1的构成。如图1所示，在位于半导体晶片1上的多个半导体存储器芯片2，并排用于探测及接合的大连接垫3，这些大连接垫3同样地占用很大的面积。另外，在大连接垫3附带形成有静电放电电路(以下称为「ESD电路」)，而同样地占用很大的面积。因此，若可以不将这些连接垫及ESD电路放在半导体存储器芯片2内，则可以缩小芯片尺寸并降低成本。在图1中，SA是显示各半导体存储器芯片2间的切割区(scribe region)、SL是显示裁断各半导体存储器芯片2时的切割线(scribe line)。

例如专利文献1，是在具有界面电路(interface circuit)的半导体芯片上通过TSV层积多个DRAM芯片。由于此DRAM芯片是层积专用，不需要焊接垫(bonding pad)、ESD电路等，但具有用于探针测试的连接垫。另外，专利文献2是揭露一种半导体装置，同样地通过接合或TSV连接、层积多个半导体存储器芯片，再进一步使上述半导体存储器芯片与具有界面电路的半导体芯片连接，但具有用于接合及探针测试的连接垫。

另外，在专利文献3及4中，将多个探针测试垫形成于切割区，可以容易地实行探针测试。还有，在专利文献5及6中，将多个TSV用连接垫形成在切割区。

然而，如同例如专利文献3及4，将多个探针测试垫形成于切割区时，此探针测试垫等的大宽度会导致发生如下的可靠度恶化的问题点的情况。

(1)在切割线切割半导体晶片时，残留的金属造成连接垫间的短路；以及

(2)通过切割半导体晶片时的局部性的损伤，水分沿着从连接垫延伸于芯片内部的连接金属线入侵并腐蚀。

发明内容

本发明的目的在于提供一种半导体芯片及其制造方法、具有多个半导体芯片的半导体晶片及其制造方法以及层积多个半导体芯片的半导体装置及其制造方法，其在切割线上形成以TSV层积、连接的半导体存储器芯片的探针测试垫的情况中，可以解决在切割线切割晶片时探针测试垫残留的垫金属、损伤等所造成半导体芯片的可靠度恶化的问题。

有鉴于此，本发明的一实施例是提供一种半导体晶片，其特征在于，包含：

多个半导体芯片；

多个探针测试垫，形成于上述半导体晶片的切割区；

多个直通硅晶穿孔，形成于上述半导体芯片上；以及

线路层，将上述各探针测试垫分别连接于上述各直通硅晶穿孔；其中

该半导体晶片被构成为：在晶片测试后，通过蚀刻移除上述多个探针测试垫或上述线路层的一部分、或是上述多个探针测试垫及上述线路层的一部分均通过蚀刻移除。

在上述半导体晶片中，较好为被构成为：先行形成上述多个直通硅晶穿孔，在晶片测试后，通过蚀刻移除上述多个探针测试垫或上述线路层的一部分、或是上述多个探针测试垫及上述线路层的一部分均通过蚀刻移除。

另外，在上述半导体晶片中，还包含一保护膜，其以在移除上述线路层的一部分时覆盖残存的线路层的曝露面的样态形成。

再者，在上述半导体晶片中，连接于上述多个探针测试垫的线路层并非最上层。

还有，在上述半导体晶片中，连接于上述各探针测试垫的线路层、与连接于上述各直通硅晶穿孔的线路层为不同层。

另外，在上述半导体晶片中，上述多个探针测试垫是沿着上述半导体芯片的一边或二边形成。

再者，在上述半导体晶片中，上述多个探针测试垫是共通地用于经由上述线路层连接于上述多个半导体芯片。

还有，在上述半导体晶片中，还包含测试电路。

还有，在上述半导体晶片中，上述探针测试垫是以铜构成。

本发明的另一实施例是提供一种半导体芯片，其特征在于，被构成为：在上述半导体晶片中，通过沿着上述切割区的既定的切割道切割而分离多个半导体芯片。

在上述半导体芯片中，上述半导体芯片较好为半导体存储器芯片。

本发明的又另一实施例是提供一种半导体装置，其特征在于，将上述多个半导体芯片，以连接在厚度方向相互邻接的半导体芯片的各直通硅晶穿孔的方式层积，由此构成半导体装置。

本发明的又另一实施例是提供一种半导体晶片的制造方法，其特征在于，包含：

在具有多个半导体芯片的半导体晶片的切割区形成多个探针测试垫；

在上述半导体芯片上形成多个线路层；

在上述半导体芯片上形成连接于上述各线路层的多个直通硅晶穿孔；以及

在晶片测试后，通过蚀刻移除上述多个探针测试垫或上述线路层的一部分、或是上述多个探针测试垫及上述线路层的一部分均通过蚀刻移除。

在上述半导体晶片的制造方法中，在先行形成上述多个直通硅晶穿孔后，进行晶片测试，再通过蚀刻移除上述多个探针测试垫或上述线路层的一部分、或是上述多个探针测试垫及上述线路层的一部分均通过蚀刻移除。

另外，在上述半导体晶片的制造方法中，还包含以在移除上述线路层的一部分时覆盖残存的线路层的曝露面的样态，形成一保护膜。

本发明的又另一实施例是提供一种半导体芯片的制造方法，其特征在于，在上述半导体晶片的制造方法中，通过沿着上述切割区的既定的切割道切割而分离多个半导体芯片。

本发明的又另一实施例是提供一种半导体装置的制造方法，其特征在于，在上述半导体芯片的制造方法中，将上述多个半导体芯片，以连接在厚度方向相互邻接的半导体芯片的各直通硅晶穿孔的方式层积，由此构成半导体装置。

通过本发明，构成在晶片测试后，通过蚀刻移除上述多个探针测试垫及上述线路层的一部分的至少其中之一。因此，可以解决在切割道切割半导体晶片时探针测试垫残留的垫金属造成的半导体芯片的可靠度恶化的问题。

附图说明

图1为具有现有例相关的多个NAND型闪存存储器芯片2的半导体晶片1的构成的平面图；

图2为具有第一实施形态相关的多个NAND型闪存存储器芯片2的半导体晶片1的构成的平面图；

图3A为图2的NAND型闪存存储器芯片2的制造方法的第一步骤的一纵剖视图；

图3B为图2的NAND型闪存存储器芯片2的制造方法的第二步骤的一纵剖视图；

图3C为图2的NAND型闪存存储器芯片2的制造方法的第三步骤的一纵剖视图；

图3D为图2的NAND型闪存存储器芯片2的制造方法的第四步骤的一纵剖视图；

图3E为图2的NAND型闪存存储器芯片2的制造方法的第五步骤的一纵剖视图；

图4为具有第二实施形态相关的多个NAND型闪存存储器芯片2的半导体晶片1的构成的一平面图；

图5为具有第三实施形态相关的多个NAND型闪存存储器芯片2的半导体晶片1的构成的一平面图；

图6为具有第四实施形态相关的多个NAND型闪存存储器芯片2的半导体晶片1的构成的一平面图；

图7A为第五实施形态相关的NAND型闪存存储器芯片2的制造方法的第一步骤的一纵剖视图；

图7B为第五实施形态相关的NAND型闪存存储器芯片2的制造方法的第二步骤的一纵剖视图；

图7C为第五实施形态相关的NAND型闪存存储器芯片2的制造方法的第三步骤的一纵剖视图；

图7D为第五实施形态相关的NAND型闪存存储器芯片2的制造方法的第四步骤的一纵剖视图；

图7E为第五实施形态相关的NAND型闪存存储器芯片2的制造方法的第五步骤的一纵剖视图；

图7F为第五实施形态相关的NAND型闪存存储器芯片2的制造方法的第六步骤的一纵剖视图；

图7G为第五实施形态相关的NAND型闪存存储器芯片2的制造方法的第七步骤的一纵剖视图。

符号说明

1～半导体晶片； 2～NAND型闪存存储器芯片；

3～大连接垫； 4～探针测试垫；

5～TSV用连接垫； 6～TSV用连接垫；

7～测试电路； 10～线路层；

10a～曝露面； 11～保护膜；

12～保护膜； 13～贯穿孔；

14～TSV导体； 15～间隔膜；

16～开口部； 21～MOS存储器晶体管；

22～介层导体； 23～介层导体；

SA～切割区； SL～切割道；

SP～间隔。

具体实施方式

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出优选实施例，并配合所附的附图，作详细说明如下：

要了解的是本说明书以下的揭露内容提供许多不同的实施例或范例，以实施本发明的不同特征。以下将配合所附的附图详述本发明的实施例，其中同样或类似的元件将尽可能以相同的元件符号表示。在附图中可能夸大实施例的形状与厚度以便清楚表面本发明的特征。而本说明书以下的揭露内容是叙述各个构件及其排列方式的特定范例，以求简化发明的说明。当然，这些特定的范例并非用以限定本发明。例如，若是本说明书以下的揭露内容叙述了将一第一特征形成于一第一特征之上或上方，即表示其包含了所形成的上述第一特征与上述第二特征是直接接触的实施例，还包含了尚可将附加的特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与上述第二特征可能未直接接触的实施例。另外，本说明书以下的揭露内容可能在各个范例中使用重复的元件符号，以使说明内容更加简化、明确，但是重复的元件符号本身并未指示不同的实施例及/或结构之间的关系。

另外，在本案专利说明书中，在数值相关叙述后接「以上」、「以下」的词来叙述数值范围的情况中，除非另有加注，相关的数值范围是包含上述「以上」、「以下」的词前接的数值。

如果多个半导体存储器芯片连接于具有界面电路的半导体芯片时使用TSV导体以半导体制作工艺将必要的电极互连，我们认为基本上可从半导体存储器芯片移除上述大的ESD电路、大连接垫3等。若在半导体存储器芯片内形成尺寸相对于TSV导体为十分小的TSV连接用连接垫，而将用于晶片测试的大尺寸的探针测试垫形成于切割道上，应该也可解决探针测试作业上的问题。本案发明人是基于以上构想而完成以下的本发明相关的实施形态。

第一实施形态

图2是一平面图，显示具有第一实施形态相关的多个NAND型闪存存储器芯片2的半导体晶片1的构成。图1的现有例相关的连接垫区域是需要每个连接垫150～200μm×100μm程度的面积的水平方向(在平面载置芯片时的横向)的长度。相对于此，用于TSV的连接垫的一边的长度为30μm即可，而切割区SA的宽度为80～100μm程度即可。因此我们认为：若将探针测试垫形成于切割区SA中，可将芯片尺寸缩短为100～150μm的长度的程度。

然而，如上所述，将探针测试垫等的大宽度的金属形成于切割区SA时，在切割道SL切割半导体晶片1时会有以下的问题点：因为残留的金属造成连接垫间短路；或是水分从切割时的局部受损的部分入侵而造成腐蚀的情况。

在本实施形态中，为了解决上述问题点，在晶片测试之后，通过蚀刻移除例如以铜构成的探针测试垫4。在本实施形态的图2中，沿着形成于半导体晶片1上的NAND型闪存存储器芯片2的边缘部分的一边形成多个TSV用连接垫5，另一方面在位于对向于上述一边的附近的切割区SA中形成多个探针测试垫4。在此处，各TSV用连接垫5是分别经由例如以铜构成的线路层10而与各自对应的探针测试垫4连接。另外，将切割区SA的宽度设为100μm时，具有80μm宽度的探针测试垫4则如图2所示，被形成为在两侧具有10μm程度的间隔SP。另外，在NAND型闪存存储器芯片2上，并未形成静电放电电路(ESD电路)，较好为将ESD电路形成于具有上述界面电路的半导体芯片上。

图3A～图3E是一系列的纵剖视图，显示图2的NAND型闪存存储器芯片2的制造方法的各步骤。以下，请参考图3A～图3E，针对NAND型闪存存储器芯片2的制造方法作说明。

在图3A中，在例如硅晶片的半导体晶片1上形成多个NAND型闪存存储器芯片2。在各NAND型闪存存储器芯片2，则形成有金属―氧化物―半导体(metal-oxide-semiconductor；以下简称「MOS」)存储器晶体管21及连接线路用的介层导体22等。在此NAND型闪存存储器芯片2的切割区SA，则形成有探针测试垫4；另外，在NAND型闪存存储器芯片2上，还形成有连续地连接此探针测试垫4的线路层10，线路层10又被称为所谓的「垫金属层」(pad metal layer)。在此处，线路层10并不需要铝而是以铜为佳，并与例如介层导体22及探针测试垫4电连接。

接下来，在图3B中，在NAND型闪存存储器芯片2及形成于其上的线路层10的芯片区上，形成一保护膜11，保护膜11是例如SiO₂/SiN等的绝缘膜。然后，在探针测试垫4上，通过使用光致抗蚀剂的光刻蚀刻法的图形化制作工艺来移除保护膜11。然后，以图3B的状态实行晶片测试，基于晶片测试的结果找出NAND型闪存存储器芯片2的不良品，这些NAND型闪存存储器芯片2的不良品不会在后续的封装堆叠制作工艺中使用。到此为止，除了连接垫的位置外，大致与图1的现有的半导体芯片的制造方法相同。

接下来，在图3C中，通过蚀刻移除探针测试垫4，另一方面则未移除其他构件。在此处，也可蚀刻连接于探针测试垫4的切割区SA的线路层10的一部分。另外，会发生上述的问题点的探针测试垫4、线路层10的一部分的至少其中之一，均可作为蚀刻的对象。

如图3C所示，通过蚀刻，在线路层10曝露出曝露面10a。若将此线路层10的曝露面10a依原样放置，会大大地减少如上所述的短路发生的可能性，但会留下水分从此部分入侵的可能性。为了防止这样的可能性，进行图3D的步骤。

在图3D中，在保护膜11的上侧、还有为了保护线路层10的曝露面10a，形成一保护膜12，保护膜12是例如以环氧树脂构成。由此，曝露面10a就被保护膜12覆盖。其后，形成贯通半导体晶片1及NAND型闪存存储器芯片2的厚度方向的贯穿孔13后，在此贯穿孔13内填充TSV导体14。然后，在TSV导体14的上侧形成TSV用连接垫5，另一方面则在TSV导体14的下侧形成TSV用连接垫6。形成此TSV的具体的方法的一例，是使用以下顺序的步骤。

(1)形成TSV用的贯穿孔13，其具有既定的直径及未贯通的深度。

(2)在贯穿孔13内形成薄的绝缘膜。

(3)在贯穿孔13内的绝缘膜上且在贯穿孔13内形成TSV导体14，TSV导体14为导电材料。

(4)研磨NAND型闪存存储器芯片2的半导体晶片1的下表面，蚀刻从半导体晶片1突出的TSV导体14，使TSV用连接垫5、TSV用连接垫6所在的上下表面平坦化。

再者，沿着位于切割区SA的宽度方向的中心的切割道SL，使用芯片切割机(未图示)作切割，而从半导体晶片1分切而得多个NAND型闪存存储器芯片2。此时，由于探针测试垫4已被蚀刻，故不会发生上述问题点。

另外，在图3D中，保护膜12在切割区SA的中央部分是在通过光刻蚀刻法的图形化制作工艺中，以蚀刻移除，但也可不移除而直接作切割。另外，上述蚀刻是在形成TSV前或是在形成TSV后施行都可。

在图3E中，将多个已在晶片测试被判断为良品的NAND型闪存存储器芯片2在纵向堆叠，而获得大容量的半导体存储器装置(半导体装置)。在此处，将下侧的NAND型闪存存储器芯片2的上侧的TSV用连接垫5对准于上侧的NAND型闪存存储器芯片2的下侧的TSV用连接垫6，而将一对的NAND型闪存存储器芯片2以将TSV用连接垫5、TSV用连接垫6对向的方式对准，并隔着例如聚酰亚胺树脂等既定的间隔膜15贴合上述一对的NAND型闪存存储器芯片2，而进行TSV用连接垫5、TSV用连接垫6的接线。

另外，在图3E中是进行二个NAND型闪存存储器芯片2的层积，但本发明不限于此，也可层积三个以上的NAND型闪存存储器芯片2。

如以上说明，根据本实施形态，由于如图3C所示，通过蚀刻移除形成于切割区SA的探针测试垫4，将探针测试垫等的大宽度的金属形成于切割区SA时，可以防止在切割道SL切割半导体晶片1时由残留的金属所造成的在连接垫之间的短路。

另外，如图3D所示，由于通过保护膜12覆盖线路层10的曝露面10a，在可以解决上述的短路的问题点的同时，还可以防止水分从切割时的局部性损伤的部分入侵而造成腐蚀。

再者，针对线路层10及探针测试垫4，由于不需要如同现有例作接合，而可以在铜垫上不需要沉积铝，而是以原本的铜等的金属线路构成即可。

另外，关于第一实施形态的要旨，在以下的第二至第四实施形态也可适用。

第二实施形态

图4是一平面图，显示具有第二实施形态相关的多个NAND型闪存存储器芯片2的半导体晶片1的构成。第2实施形态4相关的半导体晶片1与图2的第一实施形态比较，其特征在于：在切割区SA中，除了探针测试垫4之外，还形成有例如用于对NAND型闪存存储器芯片2作晶片测试的至少一个测试电路7。在此处，由于测试电路7是通过线路层10来与探针测试垫4或NAND型闪存存储器芯片2内部连接，在图3C的步骤，是通过蚀刻将测试电路7的探针测试垫4与线路层10的至少一部分移除。

根据如以上构成的第二实施形态，由于通过蚀刻移除形成于切割区SA的包含探针测试垫4的测试电路7，将探针测试垫等的大宽度的金属形成于切割区SA时，可以防止在切割道SL切割半导体晶片1时由残留的金属所造成的在连接垫之间的短路。因此，第二实施形态与第一实施形态具有同样的作用、功效。

另外，上述的测试电路7也较好为随着以探针测试作业为对象的小型ESD电路而形成。这是因为尽管测试是在已作静电管理下的环境进行，但仍需要最低限度的ESD对策。

第三实施形态

图5是一平面图，显示具有第三实施形态相关的多个NAND型闪存存储器芯片2的半导体晶片1的构成。第三实施形态相关的半导体晶片1与沿着NAND型闪存存储器芯片2的一边具有多个TSV用连接垫5的图2的第一实施形态比较，其特征在于：形成于切割区SA的探针测试垫4，是分别经由各线路层10、10而连接于具有相互邻接、对向于上述探针测试垫4的各一边的一对NAND型闪存存储器芯片2的TSV用连接垫5、5。在此处，探针测试垫4及其连接的线路层10的一部分，是在图3C的步骤，通过蚀刻一起被移除。

亦即，在第三实施形态中，多个探针测试垫4，是共用于邻接的一对NAND型闪存存储器芯片2，并经由各自的线路层10而连接于各自的TSV用连接垫5。另外，在图5是显示共用全部的探针测试垫4的图，当然在测试上，以将多个探针测试垫4中的对应于芯片选择信号等的部分数量的探针测试垫4各自独立设置为佳。

根据如以上构成的第三实施形态，由于通过蚀刻移除形成于切割区SA的探针测试垫4，将探针测试垫等的大宽度的金属形成于切割区SA时，可以防止在切割道SL切割半导体晶片1时由残留的金属所造成的在连接垫之间的短路。因此，第三实施形态与第一实施形态具有同样的作用、功效。

第四实施形态

图6是一平面图，显示具有第四实施形态相关的多个NAND型闪存存储器芯片2的半导体晶片1的构成。第四实施形态相关的半导体晶片1与沿着NAND型闪存存储器芯片2的一边具有多个TSV用连接垫5的图2的第一实施形态比较，其特征在于：沿着NAND型闪存存储器芯片2的二边分别具有多个TSV用连接垫5。在此处，NAND型闪存存储器芯片2的二边，是分别对向于在厚度方向与此NAND型闪存存储器芯片2邻接的另一个NAND型闪存存储器芯片2的未形成TSV用连接垫5的边。由此，相互在厚度方向相互邻接的各一对的NAND型闪存存储器芯片2间的切割区SA，可以有效且有效率地形成用于任一个的NAND型闪存存储器芯片2的探针测试垫4(经由线路层10连接于TSV用连接垫5的连接垫)。另外，探针测试垫4及其连接的线路层10的一部分，是在图3C的步骤，通过蚀刻一起被移除。

根据如以上构成的第四实施形态，由于通过蚀刻移除形成于切割区SA的探针测试垫4，将探针测试垫等的大宽度的金属形成于切割区SA时，可以防止在切割道SL切割半导体晶片1时由残留的金属所造成的在连接垫之间的短路。因此，第四实施形态与第一实施形态具有同样的作用、功效。

第五实施形态

图7A～图7G是一系列的纵剖视图，显示第五实施形态相关的NAND型闪存存储器芯片2的制造方法的各步骤。在图7A～图7G中，针对与图3A～图3E中的同样元件赋予相同的元件符号。第五实施形态相关的NAND型闪存存储器芯片2，与上述的实施形态比较有以下的不同点。

(1)在先行形成TSV导体14及TSV用连接垫5后，进行探针测试再移除探针测试垫4。

(2)含探针测试垫4的线路层并非最上层(为中间层或最下层)。

(3)含探针测试垫4的金属层与连接TSV导体14及TSV用连接垫5的线路层10是不同层。

以下，请参考图7A～图7G，针对第五实施形态相关的NAND型闪存存储器芯片2的制造方法作说明。

图7A是显示对应于图3A的剖视图，显示探针测试垫4的开口前的通常制作工艺的终了时间点。在图7A～图7G中，线路层10与含探针测试垫4的线路层是不同层，而通过介层导体23来连接。在图7A的例子中，线路层10是比含探针测试垫4的线路层还要上层的结构。

在图7B中，通过研磨半导体晶片1的背面而使其厚度缩减后，形成从背面到线路层10的贯穿孔13，并在其中填充TSV导体14。接下来在图7C中，在TSV导体14的正上方且在线路层10的上侧形成TSV用连接垫5。另一方面，在半导体晶片1的背面且在TSV导体14的正下方的部分形成TSV用连接垫6。然后在图7D中，对切割区SA的水平方向的中央部且为探针测试垫4的正上方的部分，以既定的宽度的程度作各向异性蚀刻而形成开口部16，再使用探针测试垫4进行探针测试。

进一步在图7E中，进一步蚀刻探针测试垫4的中央部而形成比开口部16还大的开口部17。此时，残留探针测试垫4的一部分。接下来在图7F中，在半导体晶片1的上表面且包含在开口部17的内部，形成保护膜18，保护膜18是绝缘膜。然后在图7G中，蚀刻保护膜18而暴露出TSV用连接垫5。此时，残留探针测试垫4的一部分的部分的面4a则受到保护膜18的保护。然后，沿着切割道SL切割此半导体晶片1，而分割成多个NAND型闪存存储器芯片2。如以上形成的多个NAND型闪存存储器芯片2，可以与图3E所示同样地作层积。

如上所述，根据本实施形态，通过在形成TSV导体14之后对半导体晶片1进行探针测试，不仅仅可以移除在通常的制作工艺的缺陷，还可以移除伴随着TSV导体14及TSV用连接垫5、6的形成而发生的缺陷。例如，可以遮蔽通过TSV用连接垫5、6与基板的短路、缺陷的发生而造成的功能性的缺陷。

变化例

在以上的实施形态中，是通过切割形成于半导体晶片1上的多个NAND型闪存存储器芯片2，而分切出各NAND型闪存存储器芯片2。本发明并不限于此，NAND型闪存存储器芯片2也可以由DRAM或其他的存储器芯片、其他种类的半导体芯片等取代。

在图3C及图7E中，是通过蚀刻移除探针测试垫4及其连接的线路层10，但本发明并不限于此，也可成为移除探针测试垫4、连接此探针测试垫4的线路层10的一部分的至少其中之一的形态。

另外，针对第二实施形态相关的测试电路7，也可应用于第一实施形态、第三至五实施形态。

虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明，任何本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。

产业上的可利用性

如以上的详细叙述，根据本发明，是构成为：在晶片测试之后，通过蚀刻移除上述多个探针测试垫或上述线路层的一部分、或是上述多个探针测试垫及上述线路层的一部分均通过蚀刻移除。因此，在切割道切割半导体晶片时残留的垫金属所造成的半导体芯片的可靠度恶化的问题点可以得到解决。

Claims

1.一种半导体晶片，其特征在于，包含：

多个半导体芯片；

多个探针测试垫，形成于上述半导体晶片的切割区；

多个直通硅晶穿孔，形成于上述半导体芯片上；

线路层，将上述各探针测试垫分别连接于上述各直通硅晶穿孔；以及

测试电路；其中该半导体晶片被构成为：在晶片测试后，通过蚀刻移除上述多个探针测试垫和该测试电路、或是上述多个探针测试垫、该测试电路及上述线路层的一部分均通过蚀刻移除。

2.如权利要求1所述的半导体晶片，被构成为：先行形成上述多个直通硅晶穿孔，再进行晶片测试后的该蚀刻移除。

3.如权利要求1或2所述的半导体晶片，还包含一保护膜，其以在移除上述线路层的一部分时覆盖残存的线路层的曝露面的样态形成。

4.如权利要求1所述的半导体晶片，其中连接于上述多个探针测试垫的线路层并非最上层。

5.如权利要求1所述的半导体晶片，其中连接于上述各探针测试垫的线路层、与连接于上述各直通硅晶穿孔的线路层为不同层。

6.如权利要求1所述的半导体晶片，其中上述多个探针测试垫是沿着上述半导体芯片的一边或二边形成。

7.如权利要求1所述的半导体晶片，其中上述多个探针测试垫是共通地用于经由上述线路层连接于上述多个半导体芯片。

8.如权利要求1所述的半导体晶片，其中上述探针测试垫是以铜构成。

9.一种半导体芯片，其特征在于，被构成为：在权利要求1至8任一所述的半导体晶片中，通过沿着上述切割区的既定的切割道切割而分离多个半导体芯片。

10.如权利要求9所述的半导体芯片，其中上述半导体芯片为半导体存储器芯片。

11.一种半导体装置，其特征在于，将权利要求9或10所述的多个半导体芯片，以连接在厚度方向相互邻接的半导体芯片的各直通硅晶穿孔的方式层积，由此构成半导体装置。

12.一种半导体晶片的制造方法，其特征在于，包含：

在具有多个半导体芯片的半导体晶片的切割区形成多个探针测试垫和测试电路；

在上述半导体芯片上形成多个线路层；

在晶片测试后，通过蚀刻移除上述多个探针测试垫和该测试电路、或是上述多个探针测试垫、该测试电路及上述线路层的一部分均通过蚀刻移除。

13.如权利要求12所述的半导体晶片的制造方法，其中在先行形成上述多个直通硅晶穿孔后，再进行晶片测试后的该蚀刻移除。

14.如权利要求12或13所述的半导体晶片的制造方法，还包含以在移除上述线路层的一部分时覆盖残存的线路层的曝露面的样态，形成一保护膜。

15.一种半导体芯片的制造方法，其特征在于，在权利要求12至14任一所述的半导体晶片的制造方法中，通过沿着上述切割区的既定的切割道切割而分离多个半导体芯片。

16.一种半导体装置的制造方法，其特征在于，在权利要求15所述的半导体芯片的制造方法中，将上述多个半导体芯片，以连接在厚度方向相互邻接的半导体芯片的各直通硅晶穿孔的方式层积，由此构成半导体装置。