KR20190037388A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것이다. 반도체 소자는, 기판 상에 제공되고 정전기 보호회로와 상기 정전기 보호회로에 전기적으로 연결된 집적회로를 포함하는 선공정 영역, 상기 선공정 영역 상에 제공되고 상기 정전기 보호회로와 상기 집적회로에 전기적으로 연결된 복수개의 비아들과 복수개의 패턴들을 포함하는 후공정 영역, 그리고 상기 후공정 영역의 적어도 하나의 가장자리에 제공된 정전기 보호패턴을 포함한다. 상기 정전기 보호패턴은, 상기 기판을 따라 수평하게 연장되고 상기 후공정 영역의 외부로 노출된 측면을 갖는 하부 패턴, 상기 하부 패턴에 전기적으로 연결되고 상기 기판으로부터 수직하게 연장된 비아, 그리고 상기 비아에 전기적으로 연결된 상부 패턴을 포함한다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자를 제조하거나 실제 사용시 예기치 않은 정전기로 인해 반도체 소자에 전기적 충격이 가해질 수 있다. 정전기는 반도체 소자의 전기적 특성을 열화시키므로, 정전기로부터 반도체 소자를 보호할 필요성이 있다.
본 발명의 목적은 정전기로부터 보호할 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 우수한 전기적 특성을 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자 및 그 제조방법은 셀프 버스팅 비아를 갖는 정전기 보호패턴을 갖는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는: 기판 상에 제공되고, 정전기 보호회로와 상기 정전기 보호회로에 전기적으로 연결된 집적회로를 포함하는 선공정 영역; 상기 선공정 영역 상에 제공되고, 상기 정전기 보호회로와 상기 집적회로에 전기적으로 연결된 복수개의 비아들과 복수개의 패턴들을 포함하는 후공정 영역; 그리고 상기 후공정 영역의 적어도 하나의 가장자리에 제공된 정전기 보호패턴을 포함할 수 있다. 상기 정전기 보호패턴은: 상기 기판을 따라 수평하게 연장되고, 상기 후공정 영역의 외부로 노출된 측면을 갖는 하부 패턴; 상기 하부 패턴에 전기적으로 연결되고, 상기 기판으로부터 수직하게 연장된 비아: 그리고 상기 비아에 전기적으로 연결된 상부 패턴을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는: 기판 상에 제공된 반도체 집적회로; 상기 반도체 집적회로 상에 제공되고, 상기 기판의 측면과 공면을 이루는 측면을 갖는 전기적 연결 영역; 그리고 상기 전기적 연결 영역의 상기 측면 내에 제공된 전기적 보호패턴을 포함할 수 있다. 상기 전기적 보호패턴은: 상기 기판을 따라 연장되고, 상기 전기적 연결 영역의 상기 측면을 통해 노출된 하부 패턴; 상기 하부 패턴에 전기적으로 연결되고, 상기 반도체 집적회로에 인가되는 전기적 테스트 전압보다 큰 전기적 충격에 의해 자발적으로 파열되는 비아; 그리고 상기 비아에 전기적으로 연결되고, 상기 전기적 연결 영역의 상기 측면을 통해 노출되지 않는 상부 패턴을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자의 제조방법은: 복수개의 칩 영역들과 상기 복수개의 칩 영역들을 이격시키는 스크라이브 레인을 포함하는 반도체 웨이퍼를 제공하고; 상기 스크라이브 레인 상에, 상기 반도체 웨이퍼로부터 이격되고 상기 반도체 웨이퍼를 향해 리세스되는 우물 형태의 테스트신호 입력구조를 형성하고; 그리고 상기 스크라이브 레인을 따라 상기 반도체 웨이퍼를 복수개의 반도체 칩들로 분리하는 다이싱 공정을 진행하는 것을 포함할 수 있다. 상기 다이싱 공정은 상기 우물 형태의 테스트신호 입력구조를 상기 반도체 칩의 측면을 통해 일부 노출되는 L자 형태를 갖는 복수개의 정전기 보호패턴들로 형성할 수 있다.
본 발명에 의하면, 반도체 소자는 정전기로부터의 보호 능력이 강화된 정전기 보호패턴을 가지므로, 반도체 소자의 제조 과정에서 발생할 수 있는 정전기 충격으로부터 자유로울 수 있다. 이에 따라, 우수한 전기적 특성을 갖는 반도체 소자 및 그 제조방법을 구현할 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 웨이퍼를 도시한 평면도이다.
도 1b는 도 1a의 일부를 도시한 평면도이다.
도 1c는 도 1a의 일부를 도시한 평면도이다.
도 2a 내지 2d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 3a 내지 3d는 각각 도 2a 내지 2d의 일부를 나타낸 사시도들이다.
도 4a 및 4b는 본 발명의 실시예들에 따른 정전기로부터 반도체 소자의 보호 원리를 도시한 개념도들이다.
도 5a 내지 5f는 본 발명의 실시예들에 따른 정전기로부터 반도체 소자의 보호 원리를 도시한 개념도들이다.
도 6a 및 6b는 본 발명의 실시예들에 따른 정전기로부터 반도체 소자의 보호 원리를 도시한 개념도들이다.
도 7a 및 7b는 본 발명의 실시예들에 따른 정전기로부터 반도체 소자의 보호 원리를 도시한 개념도들이다.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 웨이퍼를 도시한 평면도이다. 도 1b 및 1c는 도 1a의 일부를 도시한 평면도들이다.
도 1a를 참조하면, 반도체 웨이퍼(100)를 제공할 수 있다. 반도체 웨이퍼(100)는 가령 실리콘 웨이퍼를 포함할 수 있다. 반도체 웨이퍼(100)는 제1 방향(D1) 및 제2 방향(D2)을 따라 배열된 복수개의 칩 영역들(103)을 포함할 수 있다. 제1 및 제2 방향(D1,D2)은 실질적으로 서로 직교할 있다. 칩 영역들(103)은 제1 및 제2 방향들(D1, D2)을 따라 연장된 격자 형태의 스크라이브 레인(101)에 의해 서로 이격될 수 있다. 이하에서 반도체 웨이퍼(100)의 일부(100p)를 도시한 도 1b 및 1c를 참조하여 반도체 웨이퍼(100)를 더 상세히 설명한다.
도 1b를 참조하면, 칩 영역(103)에는 반도체 집적회로(도 2a의 114 참조) 및 정전기 보호회로(도 2a의 116 참조)를 포함할 수 있다. 칩 영역(103)에는 상기 회로들(114, 116) 상에 제공되는 전기적 테스트 회로(250)가 포함될 수 있다. 전기적 테스트 회로(250)는 복수개의 출력 단자들(252), 적어도 하나의 입력 단자(254), 적어도 하나의 파워 단자(256), 및 적어도 하나의 접지 단자(258)를 포함할 수 있다. 입력 단자(254)에 테스트 전압이 인가되고, 반도체 집적회로(114)의 동작에 관한 전기적 신호들이 출력 단자들(252)을 통해 출력되어, 반도체 집적회로(114)의 동작 불량 여부가 전기적으로 테스트될 수 있다. 전기적 테스트 회로(250)의 단자들 개수와 종류 및 위치는 단지 일례이지 본 발명을 이에 한정하는 것은 전혀 아니다. 전기적 테스트 회로(250)는 가령 병합 칩 테스트(MDT: Merged Die Test) 회로를 포함할 수 있다.
본 발명의 실시예들에 따르면, 외부의 테스트 장치의 탐침은 입력 단자(254)에 접촉되지 아니하고, 그 대신에 스크라이브 레인(101) 상에 제공되고 입력 단자(254)와 전기적으로 연결된 금속 패턴(124d)에 접촉될 수 있다. 하나의 금속 패턴(124d)은 인접한 칩 영역들(103) 상에 제공된 복수개의 입력 단자들(254)과 공통으로 연결될 수 있다. 일례로, 하나의 금속 패턴(124d)은 제1 방향(D1)을 따라 배열된 2개 혹은 그 이상의 칩 영역들(103) 상에 제공된 2개 혹은 그 이상의 입력 단자들(254)과 공통으로 연결될 수 있다. 그 하나의 금속 패턴(124d)으로부터 제2 방향(D2)으로 이격되고 스크라이브 레인(101) 상에 제공된 다른 하나의 금속 패턴(124d)도 마찬가지로 제1 방향(D1)을 따라 배열된 2개 혹은 그 이상의 칩 영역들(103) 상에 제공된 2개 혹은 그 이상의 입력 단자들(254)과 공통으로 연결될 수 있다. 도 1b에서 점선(EC)은 전기적 연결을 개념적으로 표시하는 것이지, 전기적 연결 배선의 실제 위치를 나타내는 것은 아니다.
제2 방향(D2)으로 대향하는 한 쌍의 금속 패턴들(124d)은 서로 전기적으로 연결된 후술하는 테스트신호 입력구조(200)를 구성할 수 있다. 본 발명의 실시예들에 따르면, 하나의 테스트신호 입력구조(200)는 복수개의 칩 영역들(103)에 전기적으로 연결될 수 있다. 테스트신호 입력구조(200)에 포함된 적어도 하나의 금속 패턴(124d)에 탐침이 접촉되어 테스트 전압이 인가되므로써, 1회의 테스트로써 복수개의 칩 영역들(103)에 대한 전기적 테스트를 실행할 수 있다. 테스트신호 입력구조(200)는 스크라이브 레인(101) 상에 제공될 수 있고, 그 위치와 개수는 도 1b에 도시된 바에 한정되지 않는다.
도 1c를 참조하면, 하나의 칩 영역(103)에 제1 및 제2 전기적 테스트 회로들(250a, 250b)이 제공될 수 있다. 제1 및 제2 전기적 테스트 회로들(250a, 250b)은 도 1b의 전기적 테스트 회로(250)와 동일하거나 유사하게 구성될 수 있다. 2개 혹은 그 이상의 칩 영역들(103) 상에 제공된 제1 전기적 테스트 회로(250a)에 속한 제1 입력 단자들(254a)은 제1 테스트신호 입력구조(200a)에 공통으로 연결될 수 있다. 2개 혹은 그 이상의 칩 영역들(103) 상에 제공된 제2 전기적 테스트 회로(250b)에 속한 제2 입력 단자들(254b)은 제2 테스트신호 입력구조(200b)에 공통으로 연결될 수 있다. 제1 및 제2 테스트신호 입력구조들(200a, 200b)은 도 1b의 테스트신호 입력구조(200)와 동일하거나 유사하게 구성될 수 있다.
본 발명의 실시예들에 따르면, 제1 및 제2 테스트신호 입력구조들(200a, 200b)은 제1 방향(D1)을 따라 서로 이격될 수 있다. 제1 및 제2 테스트신호 입력구조들(200a, 200b)은 스크라이브 레인(101) 상에 제공될 수 있고, 이들의 위치들은 도 1c에 도시된 바에 한정되지 않는다. 도 1c에서 점선(ECa)은 제1 입력 단자들(254a)과 제1 테스트신호 입력구조(200a) 사이의 전기적 연결을 개념적으로 나타내며, 실선(ECb)은 제2 입력 단자들(254b)과 제2 테스트신호 입력구조(200b) 사이의 전기적 연결을 개념적으로 나타낸다.
도 1b를 다시 참조하면, 테스트신호 입력구조(200)를 이용한 칩 영역들(103)에 대한 전기적 테스트를 진행한 이후에, 스크라이브 레인(101)을 따라 반도체 웨이퍼(100)에 대한 다이싱 공정을 진행할 수 있다. 다이싱 공정에 의해 금속 패턴들(124d) 사이의 물리적 및 전기적 연결이 끊어질 수 있고, 칩 영역(103)을 포함하는 복수개의 반도체 소자들을 제조할 수 있다. 마찬가지로, 도 1c의 제1 및 제2 테스트신호 입력구조들(200a, 200b)를 이용한 전기적 테스트 이후에, 반도체 웨이퍼(100)를 다이싱하여 복수개의 반도체 소자들을 제조할 수 있다.
도 2a 내지 2d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 3a 내지 3d는 각각 도 2a 내지 2d의 일부를 나타낸 사시도들이다.
도 2a를 참조하면, 실리콘 웨이퍼와 같은 반도체 웨이퍼(100)를 제공할 수 있다. 반도체 웨이퍼(100)는 칩 영역들(103) 그리고 칩 영역들(103)을 이격시키는 스크라이브 레인(101)으로 구분될 수 있다. 칩 영역들(103) 각각 상에 반도체 집적회로(114)와 정전기 보호회로(116)를 형성할 수 있다. 반도체 집적회로(114)는 휘발성 메모리 회로, 비휘발성 메모리 회로, 로직 회로, 혹은 이들의 조합을 포함할 수 있다. 정전기 보호회로(116)는 가령 차지 디바이스 모델(CDM: Charged Device Model) 회로를 포함할 수 있다. 반도체 집적회로(114)와 정전기 보호회로(116)는 층간절연막(112)으로 덮여 있을 수 있다. 층간절연막(112)은 복수개의 적층된 절연막들을 포함할 수 있다. 이하에선 설명의 편의상 층간절연막(112)으로 덮인 반도체 집적회로(114) 및 정전기 보호회로(116)를 선공정(FEOL: Front End Of Line) 영역(110)으로 통칭한다.
선공정 영역(110) 상에 제1 금속간 절연막(122a)과 제1 금속 패턴들(124a) 및 제1 금속 비아들(126a)을 형성할 수 있다. 일례로, 층간절연막(112) 상에 포토 및 증착 공정으로 제1 금속 패턴들(124a)을 형성하고, 층간절연막(112) 상에 증착 공정으로 제1 금속 패턴들(124a)을 덮는 제1 금속간 절연막(122a)을 형성하고, 포토 및 증착 공정으로 제1 금속 패턴들(124a)과 연결되는 제1 금속 비아들(126a)을 형성할 수 있다. 제1 금속간 절연막(122a) 상에 제1 금속 비아들(126a)과 연결되는 제2 금속 패턴들(124b)을 형성할 수 있다.
도 3a에 도시된 것처럼, 스크라이브 레인(101) 상에 적어도 한 쌍의 제1 금속 비아들(126a), 한 쌍의 제1 금속 비아들(126a)을 전기적으로 연결하는 하나의 라인 형태를 갖는 제1 금속 패턴(124a), 그리고 한 쌍의 제1 금속 비아들(126a)에 연결된 한 쌍의 패드 형태를 갖는 제2 금속 패턴들(124b)을 형성할 수 있다.
도 2b를 참조하면, 도 2a에서 전술한 포토 및 증착 공정을 되풀이하여 선공정 영역(110) 상에 적층되는 후공정(BEOL: Back End Of Line) 영역(120)을 형성할 수 있다. 후공정 영역(120)은 제1 금속간 절연막(122a) 내의 제1 금속 패턴들(124a)과 제1 금속 비아들(126a), 제2 금속간 절연막(122b) 내의 제2 금속 패턴들(124b)과 제2 금속 비아들(126b), 그리고 제3 금속간 절연막(122c) 내의 제3 금속 패턴들(124c)과 제3 금속 비아들(126c)을 포함할 수 있다. 후공정 영역(120)은 제3 금속간 절연막(122c) 상에 제공되고, 제3 금속 비아들(126c)과 연결된 제4 금속 패턴들(124d)을 더 포함할 수 있다. 제1 내지 제3 금속 패턴들(124a-124d)은 라인 및/또는 패드 형태를 가질 수 있고, 제1 내지 제3 금속 비아들(126a-126c)은 기둥 형태를 가질 수 있다. 본 실시예들에 따르면, 스크라이브 레인(101) 상의 제2 및 제3 금속 패턴들(124b, 124c)은 패드 형태이고, 제4 금속 패턴(124c)은 라인 혹은 패드 형태일 수 있다.
후공정 영역(120)은 선공정 영역(110)의 회로들(114, 116)의 동작에 필요한 전기적 신호를 주거나 받는 금속 배선들을 포함하는 전기적 연결 영역일 수 있다. 후공정 영역(120)은 싱글 다마신 혹은 듀얼 다마신 공정을 이용하여 형성할 수도 있다. 본 실시예에 따르면, 후공정 영역(120)을 형성하는 공정들을 이용하여 스크라이브 레인(101) 상에 테스트신호 입력구조(200)를 형성할 수 있다.
도 3b에 도시된 것처럼, 테스트신호 입력구조(200)는 가령 반도체 웨이퍼(100)을 따라 연장된 하나의 라인 형태의 제1 금속 패턴(124a), 제1 금속 패턴(124a)의 양측 가장자리들 각각 상에 차례로 적층된 기둥 형태의 제1 금속 비아(126a), 패드 형태의 제2 금속 패턴(124b), 기둥 형태의 제2 금속 비아(126b), 패드 형태의 제3 금속 패턴(124c), 기둥 형태의 제3 금속 비아(126c), 그리고 반도체 웨이퍼(100)를 따라 연장된 라인 형태의 제4 금속 패턴(124d)을 포함할 수 있다. 제4 금속 패턴(124d)은 재배선된 것일 수 있다. 다른 예로, 제4 금속 패턴(124d)은 패드 형태이고, 재배선된 금속 패턴에 연결될 수 있다. 테스트신호 입력구조(200)는 전체적으로 그 가운데가 함몰된 가령 우물 형태를 가질 수 있다.
도 2b를 다시 참조하면, 테스트신호 입력구조(200)는 후공정 영역(120)에 헝성된 제1 내지 제4 금속 패턴들(124a-124d) 중 적어도 어느 하나 및 제1 내지 제3 금속 비아들(126a-126c) 중 적어도 어느 하나를 통해 정전기 보호회로(116)에 전기적으로 연결될 수 있다. 정전기 보호회로(116)는 반도체 집적회로(114)에 전기적으로 연결될 수 있다. 이에 반해, 테스트신호 입력구조(200)는 반도체 웨이퍼(100)와 물리적 및 전기적으로 직접적으로 연결되지 않을 수 있다. 예컨대, 테스트신호 입력구조(200)는 반도체 웨이퍼(100)와 물리적으로 이격될 수 있고, 후공정 영역(120) 및 선공정 영역(110)을 경유하여 반도체 웨이퍼(100)와 전기적으로 연결될 수 있다.
후공정 영역(120)을 형성한 이후에, 도 1a 내지 1c를 참조하여 설명한 전기적 테스트를 진행할 수 있다. 가령 테스트신호 입력구조(200)의 제4 금속 패턴(120d) 들 중 적어도 어느 하나에 탐침을 접촉시키고 탐침을 통해 테스트 전압을 인가하여 복수개의 반도체 집적회로들(114)의 동작 불량 여부를 동시에 확인할 수 있다.
도 2c를 참조하면, 스크라이브 레인(101)을 따라 반도체 웨이퍼(100)를 다이싱할 수 있다. 가령 블레이드나 레이저와 같은 컷팅 장치(300)를 이용하여 스크라이브 레인(101) 상의 후공정 영역(120), 선공정 영역(110), 및 반도체 웨이퍼(100)를 절개할 수 있다. 테스트신호 입력구조(200)는 도 3c에 도시된 것처럼 제1 금속 패턴(124a)이 컷팅 장치(300)의 진행 방향(A)에 실질적으로 직교하는 방향으로 연장되고, 제1 내지 제3 금속 비아들(126a-126c)이 제1 금속 패턴(124a)의 연장 방향에 수직하게 배열된 우물 형태를 가질 수 있다. 그러므로, 컷팅 장치(300)가 진행 방향(A)을 따라 회전하면서 다이싱 공정이 진행될 때, 제1 금속 패턴(124a)이 선택적으로 절개될 수 있다. 다이싱 공정을 진행하기 이전에 후공정 영역(120)을 덮는 보호막(128)을 더 형성할 수 있다. 다른 예로, 보호막(128)의 형성을 스킵할 수 있다.
도 2d를 참조하면, 상기 다이싱 공정이 완료되면 반도체 웨이퍼(100)는 복수개의 칩 레벨의 기판들(105)로 분리될 수 있다. 아울러, 다이싱 공정에 의해 하나의 테스트신호 입력구조(200)는 한 쌍의 정전기 보호패턴(202)으로 형성될 수 있다. 칩 기판들(105) 각각 상에는 반도체 집적회로(114)와 정전기 보호회로(116)를 포함하는 선공정 영역(110), 선공정 영역(110) 상에 적층된 후공정 영역(120), 그리고 정전기 보호패턴(202)을 포함하는 반도체 소자(10)가 제조될 수 있다. 정전기 보호패턴(202)은 반도체 소자(10)의 내부에 그리고 일측에 제공될 수 있다. 다른 예로, 도 1b에서 전술한 것처럼 테스트신호 입력구조(200)의 위치와 개수는 한정되지 않을 수 있으므로, 반도체 소자(10) 내에 2개 혹은 그 이상의 정전기 보호패턴들(202)이 제공될 수 있다. 본 발명의 실시예들에 따르면, 반도체 소자(10)는 스크라이브 레인(101)의 일부를 포함할 수 있고, 스크라이브 레인(101)의 일부 상에 정전기 보호패턴(202)이 제공될 수 있다.
정전기 보호패턴(202)의 제1 금속 패턴(124a)은 상기 후공정 영역(120)의 측면(120s) 외부로 드러난 측면(124as)을 가질 수 있다. 일례로, 전술한 다이싱 공정에 의해 제1 금속 패턴(124a)이 절개되므로써 측면(124as)이 드러날 수 있다. 제1 금속 패턴(124a)의 측면(124as)은 칩 기판(105)으로부터 수직한 방향으로 칩 기판(105)의 측면(105s)과 정렬될 수 있다. 제1 금속 패턴(124a)의 측면(124as)은 후공정 영역(120)의 측면(120s) 및 칩 기판(105)의 측면(105s)과 공면을 이룰 수 있다. 이와 다르게, 정전기 보호패턴(202)의 제1 내지 제3 금속 비아들(126a-126c)과 제4 금속 패턴(124d)은 후공정 영역(120)의 측면(120s)으로부터 이격되어 측면(120s) 외부로 노출되지 않을 수 있다.
도 3d에 도시된 것처럼 정전기 보호패턴(202)은, 하부 패턴인 제1 금속 패턴(124a)이 칩 기판(105)을 따라 수평하게 연장되고 제1 내지 제3 금속 비아들(126a-126c)이 칩 기판(105)에 수직하게 정렬된, 가령 L자 형태를 가질 수 있다. 제1 금속 패턴(124a)은 후공정 영역(120)의 측면(120s)을 향해 연장된 라인 형태를 가질 수 있다.
정전기 보호패턴(202)의 상부 패턴인 제4 금속 패턴(124d)은 도 1a 내지 1c를 참조하여 설명한 전기적 테스트시 탐침이 접촉하는 입력 단자 역할을 할 수 있다. 제4 금속 패턴(124d)은 칩 기판(105)을 따라 수평하게 연장된 라인 형태를 가질 수 있다. 가령, 제4 금속 패턴(124d)은 후공정 영역(120)의 측면(120s)으로 멀어지는 방향으로 연장된 라인 형태를 가질 수 있다. 다른 예로, 제4 금속 패턴(124d)은 제3 금속 패턴(124c)과 동일하거나 유사한 패드 형태를 가질 수 있다. 패드 형태의 제4 금속 패턴(124d)은 금속 배선 혹은 재배선 패턴을 통해 칩 영역(103) 상의 제4 금속 패턴(124d)에 전기적으로 연결될 수 있다.
정전기 보호패턴(202)의 제1 내지 제3 금속 비아들(126a-126c)은 후공정 영역(120)의 측면(120s)을 따라 수직하게 연장된 기둥(예: 원기둥) 형태를 가질 수 있다. 정전기 보호패턴(202)의 중간 패턴들인 제2 및 제3 금속 패턴들(124b, 124c)은 패드 형태를 가질 수 있다. 제1 내지 제3 금속 비아들(126a-126c)은 칩 기판(105)으로부터 수직한 방향을 따라 서로 실질적으로 정렬될 수 있다.
제1 금속 패턴(124a)의 드러난 측면(124as)을 통해 가령 정전기가 반도체 소자(10)로 유입될 수 있다. 정전기가 유입되면, 정전기 보호패턴(202)에 의해 이하에서 후술한 것처럼 반도체 소자(10)는 정전기로부터 보호될 수 있다.
도 4a 및 4b는 본 발명의 실시예들에 따른 정전기로부터 반도체 소자의 보호 원리를 도시한 개념도들이다.
도 4a를 참조하면, 도 2c에서 전술한 다이싱 공정 중에 혹은 도 2d에서 설명한 반도체 소자(10)를 픽업하는 과정에서 예기치 않은 정전기가 발생할 수 있다. 정전기는 주로 제1 금속 패턴(124a)의 측면(124as)으로 유입되어 정전기 보호패턴(202)을 경유하여 정전기 보호회로(116)로 전달될 수 있다. 본 발명에 따르면, 정전기 보호패턴(202)에 포함된 제1 내지 제3 금속 비아들(126a-126c)은 테스트 전압을 견딜 수 있지만 테스트 전압보다 큰 전압을 가진 정전기가 인가되면 자발적으로 파열되는 셀프 버스팅 비아(Self Bursting Via)일 수 있다.
예컨대, 제1 내지 제3 금속 비아들(126a-126c)이 원기둥 형태를 갖는 경우, 제1 내지 제3 금속 비아들(126a-126c)은 테스트 전압/전류 혹은 이보다 낮은 전압/전류에 견딜 수 있는 직경(예: D1)을 가질 수 있다. 테스트 전압/전류보다 큰 전압/전류을 가진 정전기(이하, 과전류성 정전기)가 제1 금속 패턴(124a)에 인가되면 제1 내지 제3 금속 비아들(126a-126c) 중 적어도 제1 금속 비아(126a)가 자발적으로 파열될 수 있다. 이에 따라 과전류성 정전기가 정전기 보호패턴(202)으로 유입되더라도 자발 파열된 제1 금속 비아(126a)에 의해 과전류성 정전기는 반도체 집적회로(114)로 전달되지 않을 수 있다. 도면에서 점선은 과전류성 정전기의 전달 경로를 나타내는 것으로, 자발 파열된 제1 금속 비아(126a)가 과전류성 정전기의 정전기 보호회로(116)로의 전달을 방해하는 것을 나타낸다. 과전류성 정전기가 정전기 보호패턴(202)으로 유입되는 경우 제1 내지 제3 금속 비아들(126a-126c)은 자발적으로 파열되지 않을 수 있다. 이 경우, 정전기 보호회로(116)의 동작에 의해 반도체 집적회로(114)는 과전류성 정전기로부터 보호받을 수 있다.
도 4b를 참조하면, 과전류성 정전기가 유입되는 경우 좌측의 정전기 보호패턴(202)에서처럼 제1 금속 비아(126a)가 자발적으로 파열되지 않을 수 있다. 이런 경우라 하더라도 적어도 제2 금속 비아(126b)가 자발적으로 파열되어, 과전류성 정전기로부터 반도체 집적회로(114)가 보호될 수 있다. 다른 예로, 우측의 정전기 보호패턴(202)에서처럼 과전류성 정전기 유입으로 제1 금속 비아(126a)가 자발적 파열되더라도, 파열된 제1 금속 비아(126a)의 금속 성분들이 서로 붙어버려 제1 금속 비아 융합(126am)이 형성될 수 있다. 이런 경우에도 적어도 제2 금속 비아(126b)가 자발적으로 파열되어, 과전류성 정전기로부터 반도체 집적회로(114)가 보호될 수 있다. 우측 정전기 보호패턴(202)의 제2 금속 비아(126b)의 자발적 파열은 제1 금속 비아 융합(126am)의 형성과 실질적으로 동시에 일어나거나, 혹은 다음의 과전류성 정전기 유입시 일어날 수 있다.
도 5a 내지 5f는 본 발명의 실시예들에 따른 정전기로부터 반도체 소자의 보호 원리를 도시한 개념도들이다.
도 5a를 참조하면, 도 2a 및 도 2b에서 설명한 공정들에 따라 테스트신호 입력구조(200)는 듀얼 금속 비아 구조를 가질 수 있다. 일례로, 제1 내지 제3 금속 비아들(126a-126c) 각각은 2개의 금속 비아들을 포함하는 듀얼 구조로 형성될 수 있다. 다른 예로, 제1 내지 제3 금속 비아들(126a-126c) 각각은 3개 혹은 그 이상의 금속 비아들을 포함하는 멀티 구조로 형성될 수 있다. 또 다른 예로, 제1 금속 비아(126a)는 듀얼 혹은 멀티 구조이고, 제2 및 제3 금속 비아들(126b, 126c)은 도 4a에 도시된 바와 같이 싱글 구조일 수 있다.
도 5b를 참조하면, 도 2c에서 설명한 다이싱 공정으로써 듀얼 구조를 갖는 제1 내지 제3 금속 비아들(126a-126c)을 포함하는 정전기 보호패턴(202)이 형성될 수 있다. 과전류성 정전기가 제1 금속 패턴(124a)의 측면(124as)으로 유입된 경우, 적어도 제1 금속 비아(126a)가 자발적으로 파열될 수 있다.
도 5c를 참조하면, 우측의 정전기 보호패턴(202)에서처럼 과전류성 정전기가 유입되더라도 듀얼 구조의 제1 금속 비아(126a) 중 어느 하나의 금속 비아(126aa)가 자발적으로 파열되고 다른 하나(126ab)는 그렇지 않을 수 있다. 이 경우, 과전류성 정전기가 우측의 정전기 보호패턴(202)을 통과하여 흐르더라도 정전기 보호회로(116)가 반도체 집적회로(114)를 과전류성 정전기로부터 보호할 수 있다. 다른 예로, 금속 비아(126aa)가 자발적으로 파열되고 다른 금속 비아(126ab)가 자발적으로 파열되지 않은 경우, 파열된 금속 비아(126aa)로 흐르던 과전류성 정전기가 비파열된 금속 비아(126ab)로 흐르게 되므로 비파열된 금속 비아(126ab)는 금속 비아(126aa)의 자발적 파열과 실질적으로 동시에 도 5b에 도시된 것처럼 자발적으로 파열될 수 있다. 또 다른 예로, 금속 비아(126ab)가 자발적으로 파열되지 않더라도, 도 5d에 도시된 것처럼 제2 금속 비아(126b)는 금속 비아(126aa)의 자발적 파열과 실질적으로 동시에 혹은 다음의 과전류성 정전기 유입시 자발적으로 파열될 수 있다.
도 5e를 참조하면, 우측의 정전기 보호패턴(202)의 듀얼 구조를 갖는 제1 금속 비아(126a) 중 어느 하나(126aa)는 자발적으로 파열되고 다른 하나(126ab)는 제1 금속 비아 융합(126am)으로 형성될 수 있다. 이 경우, 도 5f에 도시된 것처럼 우측의 정전기 보호패턴(202)의 제2 금속 비아(126b)는 제1 금속 비아 융합(126am)의 형성과 실질적으로 동시에 혹은 다음의 과전류성 정전기 유입시 자발적으로 파열될 수 있다.
도 6a 및 6b는 본 발명의 실시예들에 따른 정전기로부터 반도체 소자의 보호 원리를 도시한 개념도들이다.
도 6a를 참조하면, 정전기 보호패턴(202)의 제1 내지 제3 금속 비아들(126a-126c) 중 제3 금속 비아(126c)는 제1 및 제2 금속 비아들(126a, 126b)의 직경들보다 큰 직경을 가질 수 있다. 가령, 제1 및 제2 금속 비아들(126a, 126b)은 테스트 전압/전류 혹은 이보다 낮은 전압/전류에 견딜 수 있는 직경(예: D1)을 가질 수 있고, 제3 금속 비아(126c)는 D1보다 큰 직경을 가질 수 있다. 과전류성 정전기가 유입되면, 제1 및 제2 금속 비아들(126a, 126b) 중 적어도 어느 하나가 자발적으로 파열될 수 있다. 제1 및 제2 금속 비아들(126a, 126b)이 자발적으로 파열되지 않거나 제1 금속 비아 융합(126am)이 형성되더라도, 제3 금속 비아(126c)가 자발적으로 파열될 수 있다. 설령, 제1 내지 제3 금속 비아들(126a-126c)이 자발적으로 파열되지 않더라도, 정전기 보호회로(116)가 반도체 집적회로(114)를 과전류성 정전기로부터 보호할 수 있다.
도 6b를 참조하면, 정전기 보호패턴(202)의 제1 내지 제3 금속 비아들(126a-126c) 중 제1 금속 비아(126a)는 제2 및 제3 금속 비아들(126b, 126c)의 직경들(예: D1)보다 큰 직경을 가질 수 있다. 과전류성 정전기가 유입되면, 제1 금속 비아(126a)가 자발적으로 파열될 수 있다. 이와 다르게, 제1 금속 비아(126a)가 자발적으로 파열되지 않더라도 제2 및 제3 금속 비아들(126b, 126c) 중 적어도 어느 하나가 자발적으로 파열될 수 있다. 우측 정전기 보호패턴(202)에서처럼 제1 금속 비아(126a)가 자발적으로 파열되지 않고, 제2 금속 비아(126b)가 자발 파열되더라도 제2 금속 비아 융합(126bm)으로 형성될 수 있다. 이런 경우, 제3 금속 비아(126c)가 자발적으로 파열될 수 있다.
도 7a 및 7b는 본 발명의 실시예들에 따른 정전기로부터 반도체 소자의 보호 원리를 도시한 개념도들이다.
도 7a를 참조하면, 정전기 보호패턴(202)은 제1 금속 패턴(124a)과 제4 금속 패턴(124d) 사이에 제3 금속 비아(126c)가 배치된 단일 금속 비아 구조로 형성될 수 있다. 일례로, 도 2a 및 2b를 참조하여 설명한 테스트신호 입력구조(200)를 형성할 때, 제1 및 제2 금속 비아들(126a, 126b)과 제2 및 제3 금속 패턴들(124b, 124c)을 형성하지 아니하고, 제1 내지 제3 금속간 절연막들(122a-122c)을 관통하는 제3 금속 비아(124c)를 형성할 수 있다. 이 경우, 제3 금속 비아(126c)는 제1 금속 패턴(124a)과 제4 금속 패턴(124d) 사이에서 연속적으로 연장되는 기둥 형태로 형성될 수 있다. 과전류성 정전기가 제1 금속 패턴(124a)의 측면(124as)으로 유입되면, 제3 금속 비아(126c)가 자발적으로 파열되므로써 반도체 집적회로(114)가 과전류성 정전기로부터 보호될 수 있다.
도 7b를 참조하면, 정전기 보호패턴(202)은 제3 금속 패턴(124c)과 제4 금속 패턴(124d) 사이에 제3 금속 비아(126c)가 배치된 단일 금속 비아 구조로 형성될 수 있다. 일례로, 도 2a 및 2b를 참조하여 설명한 테스트신호 입력구조(200)를 형성할 때, 제1 및 제2 금속 패턴들(124a, 124b)과 제1 및 제2 금속 비아들(126a, 126b)을 형성하지 아니하고, 제3 금속 패턴(124c)은 스크라이브 레인(101)을 가로지르는 연속적인 라인 형태로 형성할 수 있다. 이 경우, 도 2c에서 설명한 다이싱 공정에서, 제3 금속 패턴(124c)이 절개되어 측면(124cs)이 드러날 수 있다. 과전류성 정전기가 제3 금속 패턴(124c)의 측면(124cs)으로 유입되면, 제3 금속 비아(126c)가 자발적으로 파열되므로써 반도체 집적회로(114)가 과전류성 정전기로부터 보호될 수 있다.
본 명세서에 개시된 실시예들은 서로 배타적인 관계에 있는 것이 아니고 서로 조합될 수 있다. 가령, 도 5a에 도시된 듀얼 구조를 갖는 제1 내지 제3 금속 비아들(126a-126c)은 도 6a 혹은 도 6b에서와 같이 서로 직경이 상이할 수 있다. 다른 예로, 도 5a의 듀얼 구조를 갖는 제1 금속 비아(126a)는 서로 직경이 상이한 금속 비아들을 포함할 수 있다.
도 2d에 도시된 것처럼, 반도체 소자(10)는 정전기 보호회로(116) 이외에 정전기 보호패턴(202)을 더 포함할 수 있다. 게다가, 정전기 보호패턴(202)은 자발적 파열 가능한 제1 내지 제3 금속 비아들(126a-126b) 중 적어도 어느 하나를 포함하므로, 정전기 보호패턴(202)은 반도체 소자(10)를 정전기로부터 능동적으로 신뢰성있게 보호할 수 있다. 정전기 보호패턴(202)은 반도체 소자(10)를 단지 정전기부터만 보호할 수 있는 것이 아니고, 반도체 소자(10)의 제조과정 중 발생할 수 있는 어떠한 전기적 충격으로부터 반도체 소자(10)를 보호할 수 있다.
본 명세서에서 “금속”은 금속(예: 구리, 텅스텐, 또는 알루미늄)을 지칭할 뿐만 아니라 전도성 물질(예: 불순물이 도핑된 실리콘, 불순물이 도핑되지 않은 실리콘, 전도성 금속 질화물, 또는 금속 실리사이드)을 포괄하는 의미를 가진다. 따라서, 금속 패턴과 전도성 패턴은 실질적으로 동일한 의미를 가질 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판 상에 제공되고, 정전기 보호회로와 상기 정전기 보호회로에 전기적으로 연결된 집적회로를 포함하는 선공정 영역;
    상기 선공정 영역 상에 제공되고, 상기 정전기 보호회로와 상기 집적회로에 전기적으로 연결된 복수개의 비아들과 복수개의 패턴들을 포함하는 후공정 영역; 그리고
    상기 후공정 영역의 적어도 하나의 가장자리에 제공된 정전기 보호패턴을 포함하고,
    상기 정전기 보호패턴은:
    상기 기판을 따라 수평하게 연장되고, 상기 후공정 영역의 외부로 노출된 측면을 갖는 하부 패턴;
    상기 하부 패턴에 전기적으로 연결되고, 상기 기판으로부터 수직하게 연장된 비아: 그리고
    상기 비아에 전기적으로 연결된 상부 패턴을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 상부 패턴은 상기 기판을 따라 수평하게 연장된 재배선된 패턴을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 비아와 상기 상부 패턴은 상기 후공정 영역의 측면으로부터 이격된 반도체 소자.
  4. 제1항에 있어서,
    상기 하부 패턴은 상기 기판과 물리적 및 전기적으로 직접적으로 연결되지 않는 반도체 소자.
  5. 제1항에 있어서,
    상기 정전기 보호패턴은:
    상기 상부 패턴과 상기 하부 패턴 사이에 제공되고, 상기 후공정 영역의 상기 외부로 노출되지 않은 중간 패턴을 더 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 비아는:
    상기 하부 패턴과 상기 중간 패턴 사이에 제공된 제1 비아; 그리고
    상기 중간 패턴과 상기 상부 패턴 사이에 제공된 제2 비아를 포함하고,
    상기 제1 및 제2 비아들은 상기 후공정 영역의 상기 외부로 노출되지 않은 반도체 소자.
  7. 제1항에 있어서,
    상기 상부 패턴은 상기 후공정 영역의 측면으로부터 멀어지는 방향으로 연장된 라인 형태를 가지며,
    상기 하부 패턴은 상기 후공정 영역의 상기 측면으로 향해 연장된 라인 형태를 가지는 반도체 소자.
  8. 제7항에 있어서,
    상기 상부 패턴은 상기 후공정 영역의 상기 측면과 이격되고,
    상기 하부 패턴의 측면은 상기 후공정 영역의 상기 측면과 공면을 이루는 반도체 소자.
  9. 기판 상에 제공된 반도체 집적회로;
    상기 반도체 집적회로 상에 제공되고, 상기 기판의 측면과 공면을 이루는 측면을 갖는 전기적 연결 영역; 그리고
    상기 전기적 연결 영역의 상기 측면 내에 제공된 전기적 보호패턴을 포함하고,
    상기 전기적 보호패턴은:
    상기 기판을 따라 연장되고, 상기 전기적 연결 영역의 상기 측면을 통해 노출된 하부 패턴;
    상기 하부 패턴에 전기적으로 연결되고, 상기 반도체 집적회로에 인가되는 전기적 테스트 전압보다 큰 전기적 충격에 의해 자발적으로 파열되는 비아; 그리고
    상기 비아에 전기적으로 연결되고, 상기 전기적 연결 영역의 상기 측면을 통해 노출되지 않는 상부 패턴을 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 상부 패턴은 상기 전기적 연결 영역의 상기 측면으로부터 멀어지는 방향으로 연장된 라인 형태를 갖는 반도체 소자.
  11. 제9항에 있어서,
    상기 비아는 상기 전기적 연결 영역의 상기 측면으로부터 이격되고, 상기 하부 패턴과 상기 상부 패턴 사이에서 상기 전기적 연결 영역의 상기 측면을 따라 연장된 기둥 형태를 갖는 반도체 소자.
  12. 제9항에 있어서,
    상기 전기적 보호패턴은:
    상기 하부 패턴과 상기 상부 패턴 사이에 배치되고, 상기 전기적 연결 영역의 상기 측면으로부터 이격된 중간 패턴을 더 포함하는 반도체 소자.
  13. 제12항에 있어서,
    상기 비아는:
    상기 하부 패턴과 상기 중간 패턴 사이에 배치되고, 상기 전기적 연결 영역의 상기 측면을 따라 연장된 기둥 형태의 제1 비아; 그리고
    상기 중간 패턴과 상기 상부 패턴 사이에 배치되고, 상기 전기적 연결 영역의 상기 측면을 따라 연장된 기둥 형태의 제2 비아를 포함하고,
    상기 제1 및 제2 비아들은 상기 전기적 충격에 의해 자발적으로 파열되는 반도체 소자.
  14. 제9항에 있어서,
    상기 기판 상에 제공되고, 상기 반도체 집적회로와 전기적으로 연결된 정전기 보호회로를 더 포함하고,
    상기 상부 패턴은 상기 전기적 연결 연결을 통해 상기 정전기 보호회로에 전기적으로 연결되는 반도체 소자.
  15. 복수개의 칩 영역들과 상기 복수개의 칩 영역들을 이격시키는 스크라이브 레인을 포함하는 반도체 웨이퍼를 제공하고;
    상기 스크라이브 레인 상에, 상기 반도체 웨이퍼로부터 이격되고 상기 반도체 웨이퍼를 향해 리세스되는 우물 형태의 테스트신호 입력구조를 형성하고; 그리고
    상기 스크라이브 레인을 따라 상기 반도체 웨이퍼를 복수개의 반도체 칩들로 분리하는 다이싱 공정을 진행하는 것을 포함하고,
    상기 다이싱 공정은 상기 우물 형태의 테스트신호 입력구조를 상기 반도체 칩의 측면을 통해 일부 노출되는 L자 형태를 갖는 복수개의 정전기 보호패턴들로 형성하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 반도체 웨이퍼를 제공하는 것은:
    상기 복수개의 칩 영역들 각각 상에, 정전기 보호회로와 상기 정전기 보호회로와 전기적으로 연결되는 반도체 집적회로를 포함하는 선공정 영역을 형성하고; 그리고
    상기 선공정 영역 상에, 복수개의 금속 배선들과 복수개의 금속 배선들을 전기적으로 연결하는 복수개의 금속 비아들을 포함하는 후공정 영역을 형성하는 것을 포함하고,
    상기 테스트신호 입력구조는 적어도 2개의 인접하는 후공정 영역들을 통해 적어도 2개의 인접하는 정전기 보호회로들에 전기적으로 연결되는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 테스트신호 입력구조를 형성하는 것은:
    상기 스크라이브 레인 상의 상기 선공정 영역 상에 상기 2개의 인접하는 후공정 영역들 사이에서 연속적으로 연장된 하부 패턴을 형성하고;
    상기 하부 패턴의 양측 가장자리들 상에 상기 2개의 인접하는 후공정 영역들에 인접하는 2개의 비아들을 형성하고; 그리고
    상기 2개의 비아들에 전기적으로 연결되고, 상기 2개의 인접하는 후공정 영역들에 전기적으로 연결되는 2개의 상부 패턴들을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  18. 제17항에 있어서,
    상기 다이싱 공정을 진행하는 것은 상기 하부 패턴을 이격된 2개의 하부 패턴들로 분리하는 것을 포함하고,
    상기 정전기 보호패턴은 상기 분리된 하부 패턴 상에 차례로 적층된 상기 비아와 상기 상부 패턴을 포함하고, 상기 분리된 하부 패턴과 상기 비아는 상기 L자 형태를 이루고,
    상기 비아는 상기 반도체 집적회로에 인가되는 전기적 테스트 전압이나 전류보다 큰 정전기에 의해 자발적으로 파열되는 반도체 소자의 제조방법.
  19. 제18항에 있어서,
    상기 다이싱 공정을 진행하는 것은 상기 복수개의 칩 영역들을 물리적으로 분리하는 것을 포함하고,
    상기 분리된 하부 패턴은, 상기 분리된 칩 영역의 측면을 통해 노출되고 상기 분리된 칩 영역의 상기 측면을 향하는 방향으로 연장된 라인 형태를 갖고,
    상기 비아는, 상기 분리된 칩 영역의 상기 측면으로부터 이격되고 상기 분리된 칩 영역의 상기 측면을 따라 연장되는 기둥 형태를 갖고, 그리고
    상기 상부 패턴은, 상기 분리된 칩 영역의 상기 측면을 통해 노출되지 아니하고 상기 분리된 칩 영역의 상기 측면으로부터 멀어지는 방향으로 연장된 라인 형태 혹은 상기 분리된 칩 영역의 상기 측면으로부터 이격된 패드 형태를 갖는 반도체 소자의 제조방법.
  20. 제16항에 있어서,
    상기 다이싱 공정을 진행하기 이전에,
    상기 테스트신호 입력구조에 테스트 전압을 인가하여 상기 복수개의 칩 영역들 중 적어도 2개의 인접하는 칩 영역들 각각에 포함된 상기 반도체 집적회로들을 동시에 전기적으로 테스트하는 것을;
    더 포함하는 반도체 소자의 제조방법.
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