JP2014163952A - 電気光学装置用基板、電気光学装置用基板の製造方法、電気光学装置、電子機器 - Google Patents

Abstract

【課題】素子基板を効率的に製造可能であると共に製造工程における静電気から保護可能な電気光学装置用基板、電気光学装置用基板の製造方法、電気光学装置用基板及びその製造方法を適用した電気光学装置、電子機器を提供すること。
【解決手段】電気光学装置用基板は、第１の方向（Ｘ方向）及び第２の方向（Ｙ方向）において隣り合う素子基板としてのチップＣ１１，Ｃ１２，Ｃ２１，Ｃ２２を含む検査対象単位Ｕ１において、隣り合うチップＣ１１，Ｃ１２，Ｃ２１，Ｃ２２における検査回路の同一仕様の入力端子１０３ｉを互いに電気的に接続させる第１接続配線としての接続配線９１０，９２０を備え、接続配線９１０，９２０は、隣り合うチップＣ１１，Ｃ１２，Ｃ２１，Ｃ２２の間に位置する仮想のスクライブラインＳＬＸあるいは仮想のスクライブラインＳＬＹを跨いで配置されている。
【選択図】図６

Description

本発明は、電気光学装置用基板、電気光学装置用基板の製造方法、電気光学装置、電子機器に関する。

上記電気光学装置として、例えばアクティブ駆動型の液晶装置が挙げられる。該液晶装置は、液晶層を挟む一対の基板を有しており、一対の基板のうち一方の基板（素子基板）には、複数の画素電極と、複数の画素電極ごとに対応したスイッチング素子とが形成されている。
該液晶装置の製造においては、該一方の基板は、該一方の基板よりも大きなマザー基板に面付けされて、スイッチング素子や画素電極などが形成される。そして、該液晶層を挟んで該一方の基板と他方の基板とが貼り合わされた後に、マザー基板の該一方の基板の外縁に相当する仮想のスクライブラインに沿ってマザー基板を切断することにより、個々の液晶装置が取り出される。このような該液晶装置の製造工程では静電気が発生することがある。したがって、マザー基板に形成されたスイッチング素子やスイッチング素子に接続された配線などが発生した静電気によって破壊されないように対策を施す必要があった。

例えば、特許文献１には、スイッチング素子としての薄膜トランジスターが形成されるアクティブマトリックス基板において、半導体膜からなる保護パターンを設けて、製造中及び製造後における基板上の各種配線、素子などの静電破壊を防止する技術が開示されている。具体的には、画像表示領域内において複数の走査線のそれぞれに沿って配列された複数の第１保護パターン部と、複数の第１保護パターン部を画像表示領域の周囲において相互に接続する第２保護パターン部と、基板の縁に沿って設けられた複数の実装端子を相互に接続すると共に連絡配線を介して上記第１及び第２保護パターン部に接続された第３保護パターン部とを備える構成が示されている。また、アクティブマトリックス基板が面付けされた大型ガラス基板（マザー基板）では、個々のアクティブマトリックス基板の第３保護パターン部が互いに接続されている。
このように、各種配線や素子に繋がる電気容量が大きな保護パターン部を設けることで、発生した静電気で個々の配線や素子が静電破壊を起こすことを防止できるとしている。

また、例えば、特許文献２には、複数の画素部の駆動についての検査を行うための検査回路を備えた素子基板が複数面付けされた大型基板であって、素子基板ごとに検査回路及び画素部の駆動回路に検査用信号配線を経由して入出力信号がそれぞれ入出力される複数の検査端子を備え、該検査用信号配線が低抵抗部と高抵抗部とからなり、該高抵抗部が隣合う素子基板の間の切断領域を跨ぐように形成された電気光学装置用基板が開示されている。この電気光学装置用基板によれば、該切断領域の付近に配置された複数の検査用端子のそれぞれに静電気が入っても、静電気が高抵抗部で消費されて検査回路や駆動回路に静電気の影響が及ぶことを防止できるとしている。

特開平１１−３２６９４８号公報 特開２００９−１９８８０５号公報

しかしながら、上記特許文献２における高抵抗部は検査端子ごとに独立しており、検査用信号配線としての電気的な容量はそれほど大きくは無いので、発生した静電気に対して、検査用信号配線に接続された検査回路や駆動回路を十分に保護することができないおそれがあるという課題があった。そこで、上記特許文献１のように静電気対策のために複数の検査用端子を互いに接続する保護パターン部を設けて、電気的な容量を増やすことが考えられる。ところが、保護パターン部を設けると大型基板の状態で、素子基板単位で画素部の駆動についての検査ができなくなる。したがって、検査をする前に保護パターン部分を切断して素子基板を電気的に孤立化させ検査できるようにする必要がある。すなわち、電気光学装置の製造における生産性が低下するという課題が生じてしまう。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］本適用例に係わる電気光学装置用基板は、複数の画素と、前記複数の画素を駆動する駆動回路と、前記複数の画素の駆動状態を検査するための検査回路とを有する素子基板が、前記素子基板よりも大型の基板において第１の方向と前記第１の方向に交差する第２の方向とに複数面付けされた電気光学装置用基板であって、前記第１の方向及び前記第２の方向のうち少なくとも一方において隣り合う前記素子基板を検査対象単位として、前記検査対象単位の前記隣り合う前記素子基板における前記検査回路の同一仕様の入力端子を互いに電気的に接続させる第１接続配線を備え、前記第１接続配線は、前記隣り合う前記素子基板の間に位置する仮想のスクライブラインを跨いで配置されていることを特徴とする。

本適用例の構成によれば、第１接続配線により、検査対象単位の隣り合う素子基板における検査回路の同一仕様の入力端子同士が電気的に接続されているので、検査対象単位に含まれる素子基板における複数の画素の駆動についての検査が可能となる。加えて、隣り合う素子基板の検査回路の同一仕様の入力端子同士が第１接続配線によって接続されることで、該入力端子同士の電気的な配線容量を増加させることができる。また、第１接続配線は、隣り合う素子基板の間に位置する仮想のスクライブラインを跨いで配置されているため、該仮想のスクライブラインに沿って大型の基板を切断すれば、電気的に独立した素子基板を取り出すことができる。すなわち、静電気が該入力端子に入っても検査回路が損傷することが低減され、大型の基板において個々の素子基板における複数の画素の駆動状態を検査可能な電気光学装置用基板を提供することができる。

［適用例２］上記適用例に係わる電気光学装置用基板において、前記検査対象単位は、前記第１の方向及び前記第２の方向に隣り合う複数の前記素子基板を含むことが好ましい。
この構成によれば、複数の素子基板における複数の画素を効率的に検査可能であり、静電気からも保護可能な電気光学装置用基板を提供することができる。

［適用例３］上記適用例に係わる電気光学装置用基板において、前記検査対象単位の前記素子基板の前記検査回路の出力端子と、前記検査対象単位に隣り合う他の検査対象単位の前記素子基板における前記検査回路の同一仕様の出力端子とを互いに電気的に接続させる第２接続配線をさらに備え、前記第２接続配線は、前記検査対象単位と前記他の検査対象単位との間に位置する仮想のスクライブラインを跨いで配置されていることが好ましい。
この構成によれば、検査対象単位の素子基板の検査回路の入力端子に検査用の制御信号を入力すれば、該検査回路の出力端子同士は接続されていないので、該検査対象単位の複数の素子基板ごとに複数の画素の駆動状態を検査できる。また、隣り合う検査対象単位の素子基板における検査回路の同一仕様の出力端子同士が第２接続配線により電気的に接続されて出力端子間の電気的な配線容量が増加するので、該入力端子に加えて該出力端子に静電気が入っても検査回路が損傷することを低減することができる。すなわち、静電気に対して検査回路をより確実に保護可能な電気光学装置用基板を提供することができる。

［適用例４］上記適用例に係わる電気光学装置用基板において、前記検査回路の前記入力端子は、前記素子基板の前記第２の方向に沿った辺部において前記第２の方向に配列し、前記検査対象単位における前記第２の方向に隣り合う前記素子基板の前記入力端子は、前記第２の方向において前記仮想のスクライブラインを基準として前記入力端子の仕様別に線対称に配置されていることが好ましい。
この構成によれば、検査対象単位における第２の方向に隣り合う素子基板の検査回路の入力端子同士を最短距離で電気的に接続させることができる。すなわち、第１接続配線の配線構造を簡素化できる。

［適用例５］上記適用例に係わる電気光学装置用基板において、前記検査回路の前記入力端子は、前記素子基板の前記第２の方向に沿った辺部に前記第２の方向に配列し、前記検査対象単位における前記第１の方向に隣り合う前記素子基板の前記入力端子は、前記第１の方向において前記仮想のスクライブラインを基準として前記入力端子の仕様別に線対称に配置されていることが好ましい。
この構成によれば、検査対象単位における第１の方向に隣り合う素子基板の検査回路の入力端子同士を最短距離で電気的に接続させることができる。すなわち、第１接続配線の配線構造を簡素化できる。

［適用例６］上記適用例に係わる電気光学装置用基板において、前記素子基板は、前記素子基板の基板本体上に形成された複数の配線層を有し、前記第１接続配線は、前記複数の配線層のうち、前記基板本体に最も近い配線層に形成された中継配線を含み、前記中継配線が前記仮想のスクライブラインを跨いで配置されていることが好ましい。
この構成によれば、基板本体において中継配線を形成した段階から配線容量が増加して静電気に対する保護機能が生ずる。加えて、仮想のスクライブラインに沿って中継配線を切断するまで、第１接続配線によって同一仕様の入力端子同士が接続されるので、静電気に対する保護機能を長い製造プロセスに亘って機能させることができる。

［適用例７］上記適用例に係わる電気光学装置用基板において、前記素子基板は、複数の外部回路接続端子と、前記複数の外部回路接続端子を互いに電気的に接続させるガードラインとを有し、前記仮想のスクライブラインは、前記ガードラインが配置された領域に含まれることを特徴とする。
この構成によれば、素子基板にガードラインを設けることによって、外部回路接続端子に繋がる素子や配線などが静電気によって破壊あるいは損傷することを低減できる。また、仮想のスクライブラインに沿って電気光学装置用基板を切断すれば、個々の素子基板を取り出すことができると共に、ガードラインを切断して、複数の外部回路接続端子を電気的に独立させることができる。

［適用例８］本適用例に係わる電気光学装置用基板の製造方法は、複数の画素と、前記複数の画素を駆動する駆動回路と、前記複数の画素の駆動状態を検査するための検査回路とを有する素子基板が、前記素子基板よりも大型の基板において第１の方向と前記第１の方向に交差する第２の方向とに複数面付けされた電気光学装置用基板の製造方法であって、前記第１の方向及び前記第２の方向のうち少なくとも一方において隣り合う前記素子基板を検査対象単位として、前記検査対象単位の前記隣り合う前記素子基板における前記検査回路の同一仕様の入力端子を互いに電気的に接続させる第１接続配線を形成する工程を備え、前記隣り合う前記素子基板の間に位置する仮想のスクライブラインを跨ぐように前記第１接続配線を形成することを特徴とする。

本適用例の方法によれば、検査対象単位の隣り合う素子基板における検査回路の同一仕様の入力端子同士を電気的に接続させる第１接続配線を形成するので、検査対象単位に含まれる素子基板における複数の画素の駆動についての検査が可能となる。加えて、隣り合う素子基板の検査回路の同一仕様の入力端子同士が第１接続配線によって接続されることで、該入力端子同士の電気的な配線容量を増加させることができる。また、第１接続配線は、隣り合う素子基板の間に位置する仮想のスクライブラインを跨いで形成されるため、該仮想のスクライブラインに沿って大型の基板を切断すれば、電気的に独立した素子基板を取り出すことができる。すなわち、静電気が該入力端子に入っても検査回路が損傷することが低減され、大型の基板において個々の素子基板における複数の画素の駆動状態を検査可能な電気光学装置用基板を製造することができる。

［適用例９］上記適用例に係わる電気光学装置用基板の製造方法において、前記検査対象単位の前記素子基板の前記検査回路の出力端子と、前記検査対象単位に隣り合う他の検査対象単位の前記素子基板における前記検査回路の同一仕様の出力端子とを互いに電気的に接続させる第２接続配線を形成する工程をさらに備え、前記検査対象単位と前記他の検査対象単位との間に位置する仮想のスクライブラインを跨ぐように前記第２接続配線を形成することが好ましい。
この方法によれば、隣り合う検査対象単位の素子基板における検査回路の同一仕様の出力端子同士を電気的に接続させ第２接続配線を形成するので、該出力端子間の電気的な配線容量が増加し、該入力端子に加えて該出力端子に静電気が入っても検査回路が損傷することを低減することができる。すなわち、静電気に対して検査回路をより確実に保護可能な電気光学装置用基板を製造することができる。

［適用例１０］上記適用例に係わる電気光学装置用基板の製造方法において、前記素子基板は、前記素子基板の基板本体上に形成された複数の配線層を有し、前記第１接続配線は、前記複数の配線層のうち、前記基板本体に最も近い配線層に形成された中継配線を含み、前記仮想のスクライブラインを跨ぐように前記中継配線を形成することが好ましい。
この方法によれば、基板本体において中継配線を形成した段階から配線容量が増加して静電気に対する保護機能が生ずる。加えて、中継配線は仮想のスクライブラインを跨いで形成されるので、仮想のスクライブラインに沿って中継配線を切断するまで、第１接続配線によって同一仕様の入力端子同士が電気的に接続され、静電気に対する保護機能を長い製造プロセスに亘って機能させることができる。言い換えれば、静電気から保護して素子基板を効率的に製造することができる。

［適用例１１］上記適用例に係わる電気光学装置用基板の製造方法において、前記検査回路の入力端子のうちの１つに画像信号に相当する制御信号を入力し、前記制御信号に基づいて前記検査回路の出力端子から出力された出力信号を検出して、前記駆動回路が正常に動作しているか否か判定する検査工程と、前記検査工程の後に、前記仮想のスクライブラインに沿って前記大型の基板を分割するスクライブ工程と、を有することを特徴とする。
この方法によれば、大型の基板の状態で検査対象単位の素子基板における複数の画素の駆動状態が効率的に検査され、電気的に独立した素子基板を大型の基板から取り出すことができる。

［適用例１２］本適用例に係わる電気光学装置は、上記適用例の電気光学装置用基板を用いて製造された素子基板を備えたことを特徴とする。

［適用例１３］本適用例に係わる電気光学装置は、上記適用例の電気光学装置用基板の製造方法を用いて製造された素子基板を備えたことを特徴とする。
これらの上記適用例の構成によれば、高い生産性で複数の画素の検査が行われる素子基板を用いているので、優れたコストパフォーマンスを有する電気光学装置を提供することができる。

［適用例１４］本適用例に係わる電子機器は、上記適用例の電気光学装置を備えたことを特徴とする。
本適用例の構成によれば、優れたコストパフォーマンスを有する電子機器を提供することができる。

液晶装置の構成を示す概略平面図。 図１に示す液晶装置のＨ−Ｈ’線に沿う概略断面図。 液晶装置の電気的な構成を示すブロック図。 液晶装置の画素の等価回路図。 電気光学装置用基板としてのマザー基板を示す概略平面図。 マザー基板の検査対象単位における素子基板の検査用端子の電気的な接続を示す概略平面図。 マザー基板の検査対象単位間における検査用の出力端子の接続を示す概略平面図。 マザー基板におけるガードラインの配置を示す概略平面図。 マザー基板上における接続配線とガードラインの配置の一例を示す概略平面図。 図９のＡ−Ａ’線に沿った概略断面図。 マザー基板上における接続配線とガードラインの配置の他の例を示す概略平面図。 図１１のＢ−Ｂ’線に沿った概略断面図。 投射型表示装置の構成を示す概略図。

以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。

なお、以下の形態において、例えば「基板上に」と記載された場合、基板の上に接するように配置される場合、または基板の上に他の構成物を介して配置される場合、または基板の上に一部が接するように配置され、一部が他の構成物を介して配置される場合を表すものとする。

（第１実施形態）
本実施形態では、電気光学装置として薄膜トランジスター（Thin Film Transistor；ＴＦＴ）を画素のスイッチング素子として備えたアクティブマトリックス型の液晶装置を例に挙げて説明する。この液晶装置は、例えば後述する投射型表示装置（液晶プロジェクター）の光変調素子（液晶ライトバルブ）として好適に用いることができるものである。

＜電気光学装置＞
まず、本実施形態の電気光学装置としての液晶装置について、図１を参照して概略の構成を説明する。図１は液晶装置の構成を示す概略平面図、図２は図１に示す液晶装置のＨ−Ｈ’線に沿う概略断面図である。

図１及び図２に示すように、本実施形態の電気光学装置としての液晶装置１００は、対向配置された素子基板１０及び対向基板２０と、これら一対の基板によって挟持された液晶層５０とを有する。素子基板１０の基板本体１０ｓ及び対向基板２０の基板本体２０ｓは、透明な例えば石英基板やガラス基板が用いられている。

素子基板１０は対向基板２０よりも一回り大きく、両基板は、額縁状に配置されたシール材４０を介して接着され、その隙間に正または負の誘電異方性を有する液晶が封入されて液晶層５０が構成されている。シール材４０は、例えば熱硬化性又は紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材４０には、一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。液晶は、例えば、シール材４０に設けられた注入口４１から一定の間隔に保持された一対の基板間に真空注入法を用いて注入される。注入口４１は、封止材４２により封止される。なお、液晶の注入方法はこれに限定されるものではない。

額縁状に配置されたシール材４０の内側には、同じく額縁状に見切り部２１が設けられている。見切り部２１は、例えば遮光性の金属あるいは金属酸化物などからなり、見切り部２１の内側が複数の画素Ｐを有する画素領域Ｅ０となっている。なお、画素領域Ｅ０は、表示に寄与する複数の画素Ｐに加えて、複数の画素Ｐを囲むように配置されたダミー画素を含むとしてもよい。また、図１では図示省略したが、画素領域Ｅ０において複数の画素Ｐをそれぞれ平面的に区分する遮光部が設けられている。

本実施形態では、画素領域Ｅ０を囲むように見切り部２１が設けられた領域を第１周辺領域Ｅ１と呼び、第１周辺領域Ｅ１よりも外側でシール材４０が設けられた領域を第２周辺領域Ｅ２と呼び、第２周辺領域Ｅ２よりも外側であって素子基板１０の外縁に至る領域を第３周辺領域Ｅ３と呼ぶこととする。

第１周辺領域Ｅ１において、素子基板１０の１辺部に沿ったシール材４０と該１辺部との間にデマルチプレクサ回路７０が設けられている。また、該１辺部に対向する他の１辺部に沿ったシール材４０の内側に検査回路１３０が設けられている。さらに、該１辺部と直交し互いに対向する他の２辺部に沿ったシール材４０の内側に走査線駆動回路１０２が設けられている。

第３周辺領域Ｅ３において、これらデマルチプレクサ回路７０、走査線駆動回路１０２に繋がる接続配線１０７は、該１辺部に沿って配列した複数の外部回路接続端子１０４に接続されている。また、検査回路１３０に繋がる接続配線１０８は、該１辺部と直交し互いに対向する他の２辺部に沿って配列した複数の検査用端子１０３に接続されている。複数の検査用端子１０３及びこれに繋がる接続配線１０８の詳しい構成については後述する。
以降、該１辺部に沿った方向をＸ方向とし、該１辺部と直交し互いに対向する他の２辺部に沿った方向をＹ方向として説明する。

図２に示すように、素子基板１０の液晶層５０側の表面には、画素Ｐごとに設けられた透光性の画素電極１５及びスイッチング素子である薄膜トランジスター（Thin Film Transistor、以降、ＴＦＴと呼称する）３０と、信号配線と、これらを覆う配向膜１８とが形成されている。また、ＴＦＴ３０における半導体層に光が入射してスイッチング動作が不安定になることを防ぐ遮光構造が採用されている。

対向基板２０の液晶層５０側の表面には、見切り部２１と、これを覆うように成膜された層間膜層２２と、層間膜層２２を覆うように設けられた共通電極２３と、共通電極２３を覆う配向膜２４とが設けられている。

見切り部２１は、図１に示すように平面的にデマルチプレクサ回路７０、走査線駆動回路１０２、検査回路１３０と重なる位置において額縁状に設けられている。これにより、見切り部２１は、対向基板２０側から入射する光を遮蔽して、これらの駆動回路を含む周辺回路の光による誤動作を防止する役目を果たしている。また、不必要な迷光が画素領域Ｅ０に入射しないように遮蔽して、画素領域Ｅ０の表示における高いコントラストを確保している。

層間膜層２２は、例えば酸化シリコンなどの無機材料からなり、光透過性を有して見切り部２１を覆うように設けられている。このような層間膜層２２の形成方法としては、例えばプラズマＣＶＤ法などを用いて成膜する方法が挙げられる。

共通電極２３は、例えばＩＴＯ（Indium Tin Oxide）などの透明導電膜からなり、層間膜層２２を覆うと共に、図１に示すように対向基板２０の四隅に設けられた上下導通部１０６により素子基板１０側の接続配線１０７に電気的に接続している。

画素電極１５を覆う配向膜１８及び共通電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて選定される。例えば、ポリイミドなどの有機材料を成膜して、その表面をラビングすることにより、液晶分子に対して略水平配向処理が施されたものや、気相成長法を用いてＳｉＯｘ（酸化シリコン）などの無機材料を成膜して、液晶分子に対して略垂直配向させたものが挙げられる。

このような液晶装置１００は透過型であって、電圧無印加状態で画素Ｐの透過率が最大となるノーマリーホワイトモードや、電圧無印加状態で画素Ｐの透過率が最小となるノーマリーブラックモードの光学設計が採用される。素子基板１０と対向基板２０とを含む液晶パネル１１０の光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。本実施形態ではノーマリーブラックモードが採用されている。

次に、本実施形態に係る液晶装置１００の電気的な構成について、図３及び図４を参照して説明する。図３は液晶装置の電気的な構成を示すブロック図、図４は液晶装置の画素の等価回路図である。

図３に示すように、液晶装置１００は、素子基板１０上に、デマルチプレクサ回路７０、走査線駆動回路１０２及び検査回路１３０を備えている。素子基板１０上の外部回路接続端子１０４のうち画像信号端子１０４ｖに外部回路としての画像信号供給回路４００が電気的に接続されている。

素子基板１０上の画素領域Ｅ０には、１０８８行の走査線３ａが行方向（すなわち、Ｘ方向）に延在するように設けられ、また、８本毎にグループ化された１９８４（＝２４８×８）列のデータ線６ａが、列方向（すなわち、Ｙ方向）に延在するように、且つ、各走査線３ａと互いに電気的な絶縁を保つように、設けられている。なお、走査線３ａ及びデータ線６ａの本数はそれぞれ１０８８本及び１９８４本に限定されるものではない。１グループを構成するデータ線６ａの数は、本実施形態では「８」としたが、「２」以上であればよい。

画素Ｐは、１０８８本の走査線３ａと１９８４本のデータ線６ａとの交差に対応して、それぞれ配列されている。従って、本実施形態では、画素Ｐは、縦１０８８行×横１９８４列で、所定の画素ピッチでマトリックス状に配列することになる。

図４に示すように、画素Ｐは、画素スイッチング用のＴＦＴ３０と、画素電極１５と、蓄積容量１６とを備えている。

ＴＦＴ３０は、ソースがデータ線６ａに電気的に接続され、ゲートが走査線３ａに電気的に接続され、ドレインが画素電極１５に電気的に接続されている。ＴＦＴ３０は、走査線駆動回路１０２から供給される走査信号によってオンオフ（ＯＮ−ＯＦＦ）が切り換えられる。

画素Ｐにおいて、データ線６ａ及び画素電極１５を介して液晶層５０（図２参照）に書き込まれた所定レベルのデータ信号は、共通電極２３との間で一定期間保持される。液晶層５０は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素Ｐの単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素Ｐの単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として液晶装置１００からは画像信号に応じたコントラストをもつ光が射出される。

蓄積容量１６は、保持された画像信号がリークするのを防ぐために、画素電極１５と共通電極２３との間に形成される液晶容量と並列に付加されている。

以上のような画素Ｐが、画素領域Ｅ０にマトリックス状に配列され、アクティブマトリックス駆動が可能となっている。

図３に戻り、本実施形態では、１グループを構成する８列のデータ線６ａを区別するために、右から順にそれぞれａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ系列と呼ぶ場合がある。詳細には、ａ系列とは１、９、１７、・・・、１９７７列目のデータ線６ａであり、ｂ系列とは２、１０、１８、・・・、１９７８列目のデータ線６ａであり、ｃ系列とは３、１１、１９、・・・、１９７９列目のデータ線６ａであり、ｄ系列とは４、１２、２０、・・・、１９８０列目のデータ線６ａであり、ｅ系列とは５、１３、２１、・・・、１９８１列目のデータ線６ａであり、ｆ系列とは６、１４、２２、・・・、１９８２列目のデータ線６ａであり、ｇ系列とは７、１５、２３、・・・、１９８３列目のデータ線６ａであり、ｈ系列とは８、１６、２４、・・・、１９８４列目のデータ線６ａである。

走査線駆動回路１０２は、シフトレジスターを有しており、１、２、３、・・・、１０８８行目の走査線３ａに、走査信号Ｇ１、Ｇ２、Ｇ３、・・・、Ｇ１０８８を供給する。詳細には、走査線駆動回路１０２は、１フレームの期間にわたって１、２、３、・・・、１０８８行目の走査線３ａを順番に選択するとともに、選択された走査線３ａへの走査信号を選択電圧に相当するＨレベルとし、それ以外の走査線３ａへの走査信号を非選択電圧に相当するＬレベルとする。

画像信号供給回路４００は、素子基板１０とは別体構成であり、表示動作の際には、画像信号端子１０４ｖを介して素子基板１０と接続される。画像信号供給回路４００は、走査線駆動回路１０２によって選択された走査線３ａと、各グループに属する８列のデータ線６ａのうち、デマルチプレクサ回路７０によって選ばれるデータ線６ａとに対応する画素電極１５に対し、当該画素電極１５が含まれる画素Ｐの階調に応じた電圧の画像信号を出力する。画像信号供給回路４００から画像信号端子１０４ｖに供給された画像信号は、接続配線１０７（図１参照）に含まれる画像信号線３００を介してデマルチプレクサ回路７０へ供給される。

一方、検査時においては、画像信号端子１０４ｖには、画像信号供給回路４００の代わりに、検査用画像信号供給回路が接続されて、検査動作に合わせた検査用の画像信号が供給される。

なお、本実施形態では、上述したように、データ線６ａの列数は「１９８４」であり、これらが８列毎にグループ化されているので、画像信号端子１０４ｖの個数は「２４８」である。

デマルチプレクサ回路７０は、データ線６ａ毎に設けられたトランジスター７１を含んで構成されている。トランジスター７１は、例えばｎチャネル型であり、各ドレインはデータ線６ａの一端に電気的に接続されている。同一グループに属するデータ線６ａに対応する８個のトランジスター７１のソースは、当該グループに対応する画像信号線３００と電気的に共通接続されている。

すなわち、ｍ番目（但し、ｍは１以上２４８以下の整数）のグループは、ａ系列の（８ｍ−７）列目、ｂ系列の（８ｍ−６）列目、ｃ系列の（８ｍ−５）列目、ｄ系列の（８ｍ−４）列目、ｅ系列の（８ｍ−３）列目、ｆ系列の（８ｍ−２）列目、ｇ系列の（８ｍ−１）列目及びｈ系列の（８ｍ）列目のデータ線６ａから構成されるので、これら８列のデータ線６ａに対応するトランジスター７１のソースは電気的に共通接続されて、画像信号ＶＩＤ（ｍ）が供給される。（８ｍ−７）列目のデータ線６ａに対応するトランジスター７１のゲートには、制御信号線７００を介して制御信号Ｓｅｌ１が供給され、同様に（８ｍ−６）列目、（８ｍ−５）列目、（８ｍ−４）列目、（８ｍ−３）列目、（８ｍ−２）列目、（８ｍ−１）列目及び（８ｍ）列目のデータ線６ａに対応するトランジスター７１のゲートには、接続配線１０７（図１参照）に含まれる制御信号線７００を介して制御信号Ｓｅｌ２、Ｓｅｌ３、Ｓｅｌ４、Ｓｅｌ５、Ｓｅｌ６、Ｓｅｌ７及びＳｅｌ８が供給される。制御信号Ｓｅｌ１、Ｓｅｌ２、・・・、Ｓｅｌ８は、図示しない外部回路としてのタイミング制御回路から外部回路接続端子１０４のうち制御信号端子１０４ｓを介して制御信号線７００に供給される。

図３に示すように、検査回路１３０は、制御回路１３２、及びデータ線６ａ毎に設けられたトランジスターであるＴＦＴ１３４を含んで構成されている。

制御回路１３２は、シフトレジスターを含んで構成されている。制御回路１３２には、検査時において、転送開始パルスＤＸ、クロック信号ＣＬＸ、反転クロック信号ＣＬＸＢ、転送方向制御信号ＤＩＲＸ、基準電位ＶＳＳ、電源電位ＶＤＤが、外部に設けられた検査制御回路（図示省略）から検査用端子１０３（図１参照）のうち入力端子１０３ｉ、及び接続配線１０８（図１参照）に含まれる検査用信号線８１０を介して供給される。制御回路１３２は、検査時において、転送開始パルスＤＸを、転送方向制御信号ＤＩＲＸ並びにクロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢに従って順次シフトして、転送パルスＸ１、Ｘ２、・・・、Ｘ２４８を後述するＴＦＴ１３４の各グループに対応して出力する。本実施形態では、検査用端子１０３のうちの入力端子１０３ｉは、Ｘ方向において制御回路１３２の両側に設けられている。また、詳しくは後述するが、電気光学装置用基板であるマザー基板上において、隣り合う素子基板１０の同一仕様の入力端子１０３ｉ同士が電気的に接続される。

ＴＦＴ１３４は、例えばｎチャネル型であり、各ソースは、データ線６ａの他端（すなわち、データ線６ａにおけるデマルチプレクサ回路７０が電気的に接続された一端とは反対側である他端）に電気的に接続されている。同一グループに属するデータ線６ａに対応する８個のＴＦＴ１３４のゲートは電気的に共通接続されており、制御回路１３２から当該グループに対応する転送パルスＸｍが供給される。

すなわち、ｍ番目のグループを構成する（８ｍ−７）列目、（８ｍ−６）列目、（８ｍ−５）列目、（８ｍ−４）列目、（８ｍ−３）列目、（８ｍ−２）列目、（８ｍ−１）列目及び（８ｍ）列目のデータ線６ａに対応するＴＦＴ１３４のゲートには、制御回路１３２による転送パルスＸｍが共通に供給される。

１番目から２４８番目までのデータ線６ａのグループにおいて、ａ系列のデータ線６ａに対応するＴＦＴ１３４のドレインは、グループを構成するデータ線６ａの数と同じ本数である８本の検査用信号線８２０のうち、検査信号ＣＸ１として読み出す検査用信号線８２０に電気的に共通接続されている。同様に、各グループにおいて、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ及びｈ系列のデータ線６ａに対応するＴＦＴ１３４のドレインは、８本の検査用信号線８２０のうち、検査信号ＣＸ２、ＣＸ３、ＣＸ４、ＣＸ５、ＣＸ６、ＣＸ７及びＣＸ８として読み出す検査用信号線８２０に電気的に共通接続されている。検査用信号線８２０は、接続配線１０８（図１参照）に含まれ、検査用端子１０３（図１参照）のうち出力端子１０３ｏに電気的に接続されている。Ｘ方向において右側に設けられた出力端子１０３ｏから検査信号ＣＸ１〜ＣＸ４を取り出すことができ、Ｘ方向において左側に設けられた出力端子１０３ｏから検査信号ＣＸ５〜ＣＸ８を取り出すことができる構成となっている。

上述した検査回路１３０によって、検査時には、例えば、データ線６ａのグループ毎に制御回路１３２から転送パルスＸ１、Ｘ２、・・・、Ｘ１２０を出力して、各グループに対応するＴＦＴ１３４をオン状態とすることで、予め所定電圧の検査用の画像信号が供給されたデータ線６ａの電位を、８本の検査用信号線８２０を介して出力端子１０３ｏに出力させる。そして、８本の検査用信号線８２０に電気的に接続された外部の判定手段によって８本の検査用信号線８２０が所定の電位であるか否かを判定することで、デマルチプレクサ回路７０や各データ線６ａの機能における良否を判定する検査が行われる。なお、このような検査は、後に説明するが、マザー基板上に素子基板１０の側における各種の構成要素が形成された状態で（即ち、マザー基板が液晶装置１００毎に分断される前に）行われる。

検査用端子１０３（図１参照）のうち検査用端子１０３ｙは、検査時において、走査線駆動回路１０２から出力される検査用の出力信号を、検査信号ＹＥＰとして読み出すための出力端子であり、接続配線１０８（図１参照）に含まれる検査用信号線８３０を介して走査線駆動回路１０２（より具体的には、走査線駆動回路１０２のシフトレジスターの最終段の出力線）と電気的に接続されている。検査時において、検査用端子１０３ｙをプローブすることで、走査線駆動回路１０２を検査することができる。検査信号ＹＥＰは、走査信号の走査方向に対応して、右側（Ｒ）の走査線駆動回路１０２のシフトレジスターの最終段の出力線から出力される検査信号ＹＥＰＲと、左側（Ｌ）の走査線駆動回路１０２のシフトレジスターの最終段の出力線から出力される検査信号ＹＥＰＬとが存在する。

ここで、上述のように構成された液晶装置１００の動作について、図３を参照して説明する。

走査線駆動回路１０２は、ある１フレーム（第ｎフレーム）の期間にわたって走査信号Ｇ１、Ｇ２、・・・、Ｇ１０８８を１水平期間毎に順次排他的にＨレベル（即ち、選択電圧）とする。

ここで、１水平期間では、タイミング制御回路から供給される制御信号Ｓｅｌ１、Ｓｅｌ２、・・・、Ｓｅｌ８は、この順番で排他的にＨレベルとなり、この供給に合わせて画像信号供給回路４００は、画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８を供給する。

詳細には、画像信号供給回路４００は、ｉ行目の走査信号ＧｉがＨレベルとなる期間において、制御信号Ｓｅｌ１がＨレベルとなったとき、ｉ行目の走査線３ａとａ系列のデータ線６ａとの交差に対応する画素Ｐの階調に応じた電圧だけ共通電極電位ＬＣＣＯＭに対して高位または低位の画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８を、１、２、３、・・・、２４８番目のグループに対応させて一斉に出力する。この際、制御信号Ｓｅｌ１だけがＨレベルであるので、ａ系列のデータ線６ａが選択される（すなわち、ａ系列のデータ線６ａに対応するトランジスター７１だけがオンする）結果、画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８は、それぞれａ系列（１、９、１７、・・・、１９７７列目）のデータ線６ａに供給される。一方、走査信号ＧｉがＨレベルであると、ｉ行目に位置する画素Ｐのすべてにおいて、画素スイッチング用のＴＦＴ３０がオン（導通）状態となるので、ａ系列のデータ線６ａに供給された画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８は、それぞれｉ行１列、ｉ行９列、ｉ行１７列、・・・、ｉ行１９７７列の画素電極１５に印加されることになる。

次に、画像信号供給回路４００は、制御信号Ｓｅｌ２がＨレベルとなったとき、今度はｉ行目の走査線３ａとｂ系列のデータ線６ａとの交差に対応する画素Ｐの階調に応じた電圧の画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８を、１、２、３、・・・、２４８番目のグループに対応させて一斉に出力する。この際、制御信号Ｓｅｌ２だけがＨレベルであるため、ｂ系列のデータ線６ａが選択される結果、画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８は、それぞれｂ系列（２、１０、１８、・・・、１９７８列目）のデータ線６ａに供給されて、それぞれｉ行２列、ｉ行１０列、ｉ行１８列、・・・、ｉ行１９７８列の画素電極１５に印加されることになる。

同様に、画像信号供給回路４００は、ｉ行目の走査信号ＧｉがＨレベルとなる期間において、制御信号Ｓｅｌ３がＨレベルとなったときには、ｉ行目の走査線３ａとｃ系列のデータ線６ａとの交差に対応する画素Ｐ、制御信号Ｓｅｌ４がＨレベルとなったときには、ｉ行目の走査線３ａとｄ系列のデータ線６ａとの交差に対応する画素Ｐ、制御信号Ｓｅｌ５がＨレベルとなったときには、ｉ行目の走査線３ａとｅ系列のデータ線６ａとの交差に対応する画素Ｐ、制御信号Ｓｅｌ６がＨレベルとなったときには、ｉ行目の走査線３ａとｆ系列のデータ線６ａとの交差に対応する画素Ｐ、制御信号Ｓｅｌ７がＨレベルとなったときには、ｉ行目の走査線３ａとｇ系列のデータ線６ａとの交差に対応する画素Ｐ、制御信号Ｓｅｌ８がＨレベルとなったときには、ｉ行目の走査線３ａとｈ系列のデータ線６ａとの交差に対応する画素Ｐ、の階調に応じた電圧の画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８を、それぞれ１、２、３、・・・、２４８番目のグループに対応させて一斉に出力する。これにより、ｉ行目の各画素Ｐの階調に応じた画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８が、ｃ系列（３、１１、１９、・・・、１９７９列目）のデータ線６ａに供給されて、それぞれｉ行３列、ｉ行１１列、ｉ行１９列、・・・、ｉ行１９７９列の画素電極１５に印加され、引き続き、ｄ系列（４、１２、２０、・・・、１９８０列目）のデータ線６ａに供給されて、それぞれｉ行４列、ｉ行１２列、ｉ行２０列、・・・、ｉ行１９８０列の画素電極１５に印加され、引き続き、ｅ系列（５、１３、２１、・・・、１９８１列目）のデータ線６ａに供給されて、それぞれｉ行５列、ｉ行１３列、ｉ行２１列、・・・、ｉ行１９８１列の画素電極１５に印加され、引き続き、ｆ系列（６、１４、２２、・・・、１９８２列目）のデータ線６ａに供給されて、それぞれｉ行６列、ｉ行１４列、ｉ行２２列、・・・、ｉ行１９８２列の画素電極１５に印加され、引き続き、ｇ系列（７、１５、２３、・・・、１９８３列目）のデータ線６ａに供給されて、それぞれｉ行７列、ｉ行１５列、ｉ行２３列、・・・、ｉ行１９８３列の画素電極１５に印加され、引き続き、ｈ系列（８、１６、２４、・・・、１９８４列目）のデータ線６ａに供給されて、それぞれｉ行８列、ｉ行１６列、ｉ行２４列、・・・、ｉ行１９８４列の画素電極１５に印加される。

これにより、ｉ行目の画素Ｐに対して、階調に応じた画像信号の電圧を書き込む動作が完了する。なお、画素電極１５に印加された電圧は、走査信号ＧｉがＬレベルになっても、液晶容量によって次の第（ｎ＋１）フレームの書き込みまで保持されることになる。

＜電気光学装置用基板＞
次に、電気光学装置としての液晶装置１００を製造する際に用いられる電気光学装置用基板について図５を参照して説明する。図５は電気光学装置用基板としてのマザー基板を示す概略平面図である。

図５に示すように、電気光学装置用基板としてのマザー基板Ｗは、例えば、基材として透明な石英基板やガラス基板が用いられたものであって、ウェハー状となっている。液晶装置１００の素子基板１０は、マザー基板Ｗを用いて製造される。素子基板１０は、ウェハー状のマザー基板Ｗの一部を切り欠いたオリフラを基準として、マザー基板Ｗにおいて本発明における第１の方向としてのＸ方向と、同じく本発明における第２の方向としてのＹ方向とに複数面付け（設計上レイアウト）されている。
マザー基板Ｗに面付けされた素子基板１０の検査は、Ｘ方向に２個、Ｙ方向に２個、合計４個の素子基板１０を１つの検査対象単位（Ｕｎｉｔ）として行うことができるようになっている。例えば、図５においてマザー基板Ｗの左上隅の４個の素子基板１０を含むものが検査対象単位Ｕ１である。マザー基板Ｗにおける素子基板１０の平面的な位置によって、検査対象単位Ｕｎの番号ｎが決められる。

次に、検査対象単位Ｕにおける隣り合う素子基板１０の検査用端子１０３の電気的な接続について、図６を参照して説明する。図６はマザー基板の検査対象単位における素子基板の検査用端子の電気的な接続を示す概略平面図である。

マザー基板Ｗに面付けされた素子基板１０を、チップ（Ｃｈｉｐ）と呼ぶ。マザー基板Ｗにおけるチップの平面的な位置に応じてチップ番号が与えられる。例えば、図６に示すように、検査対象単位Ｕ１では、図中の左上に位置する素子基板１０はチップ番号が「Ｃ１１」となり、チップＣ１１と呼ばれる。チップＣ１１に対して、Ｙ方向に隣り合う素子基板１０はチップ番号が「Ｃ１２」となり、チップＣ１２と呼ばれる。チップＣ１１に対して、Ｘ方向に隣り合う素子基板１０はチップ番号が「Ｃ２１」となり、チップＣ２１と呼ばれる。チップＣ２１に対して、Ｙ方向に隣り合う素子基板１０はチップ番号が「Ｃ２２」となり、チップＣ２２と呼ばれる。つまり、Ｘ方向とＹ方向とにマトリックス状に配置された素子基板１０（チップ）は、Ｘ方向における列番号とＹ方向における行番号とによりチップ番号が与えられる。

図６に示すように、チップＣ１１における検査用端子のうち入力端子１０３ｉと出力端子１０３ｏとは、Ｙ方向に沿った互いに対向する２辺部（左辺部と右辺部）において、Ｙ方向に配列している。入力端子１０３ｉよりも出力端子１０３ｏの方がチップＣ１１の左上と右上の角に近い方に配列している。チップＣ１１に対してＸ方向に隣り合うチップＣ２１における入力端子１０３ｉ及び出力端子１０３ｏの配置は、チップＣ１１と同じになっている。チップＣ１１に対してＹ方向に隣り合うチップＣ１２における入力端子１０３ｉ及び出力端子１０３ｏは、やはりＹ方向に沿った互いに対向する２辺部において、Ｙ方向に配列している。入力端子１０３ｉよりも出力端子１０３ｏの方がチップＣ１２の左下と右下の角に近い方に配列している。チップＣ１２に対してＸ方向に隣り合うチップＣ２２における入力端子１０３ｉ及び出力端子１０３ｏの配置は、チップＣ１２と同じになっている。

なお、図６では、入力端子１０３ｉと出力端子１０３ｏの数を正確に記載していないが、出力端子１０３ｏの中に、走査線駆動回路１０２から検査信号ＹＥＰ（図３参照）が出力される検査用端子１０３ｙが含まれている。

チップＣ１１及びチップＣ２１と、チップＣ１２及びチップＣ２２との間には、Ｘ方向に延在する仮想のスクライブラインＳＬＸが存在する。チップＣ１１及びチップＣ１２と、チップＣ２１及びチップＣ２２との間には、Ｙ方向に延在する仮想のスクライブラインＳＬＹが存在する。スクライブラインＳＬＸ，ＳＬＹは、これに沿ってマザー基板Ｗを切断することにより、個々の素子基板１０をマザー基板Ｗから取り出すことができる設計上の切断ラインである。スクライブラインＳＬＸ，ＳＬＹは、マザー基板Ｗに配置されていない仮想のラインであって、実際にはスクライブラインＳＬＸ，ＳＬＹの位置を特定可能なマーク類（図示省略）が個々の素子基板１０に対応してマザー基板Ｗに形成されている。

検査対象単位Ｕ１の各チップおける検査用端子の入力端子１０３ｉ及び出力端子１０３ｏを上記の配置とすることで、各チップの同一仕様の入力端子１０３ｉ同士を仮想のスクライブラインＳＬＸ，ＳＬＹを跨いで電気的に接続することができる。入力端子１０３ｉの仕様とは、入力端子１０３ｉに入力される入力信号の種類を指し、図３に示したように、転送開始パルスＤＸ、クロック信号ＣＬＸ、反転クロック信号ＣＬＸＢ、転送方向制御信号ＤＩＲＸ、基準電位ＶＳＳ、電源電位ＶＤＤ、これら６種類の入力信号を指す。

具体的には、Ｙ方向に隣り合うチップＣ１１とチップＣ１２の左辺部に配列した同一仕様の入力端子１０３ｉ同士は接続配線９１０によって電気的に接続されている。同様に、Ｙ方向に隣り合うチップＣ２１とチップＣ２２の右辺部に配列した同一仕様の入力端子１０３ｉ同士は接続配線９１０によって電気的に接続されている。
Ｘ方向に隣り合うチップＣ１１の右辺部とチップＣ２１の左辺部に配列した同一仕様の入力端子１０３ｉ同士は接続配線９２０によって電気的に接続されている。同様に、Ｘ方向に隣り合うチップＣ１２の右辺部とチップＣ２２の左辺部に配列した同一仕様の入力端子１０３ｉ同士は接続配線９２０によって電気的に接続されている。

検査対象単位Ｕ１の各チップおける右辺部の検査用端子の出力端子１０３ｏには、接続配線９３０がそれぞれ接続されている。同じく、検査対象単位Ｕ１の各チップおける左辺部の検査用端子の出力端子１０３ｏには、接続配線９４０がそれぞれ接続されている。検査対象単位Ｕ１内の各チップの出力端子１０３ｏに接続された接続配線９３０と接続配線９４０は電気的に接続されていない。
本実施形態における同一仕様の入力端子１０３ｉ同士を接続させる接続配線９１０，９２０は、本発明における第１接続配線に相当する。出力端子１０３ｏに接続された接続配線９３０，９４０は、本発明における第２接続配線に相当する。

次に、接続配線９３０，９４０の電気的な接続について、図７を参照して説明する。図７はマザー基板の検査対象単位間における検査用の出力端子の接続を示す概略平面図である。
図７に示すように、マザー基板Ｗ上において、Ｙ方向に隣り合う検査対象単位Ｕ１と検査対象単位Ｕ３との間では、チップＣ１２とチップＣ１３の同一仕様の出力端子１０３ｏ同士が仮想のスクライブラインＳＬＸを跨ぐ接続配線９３０と接続配線９４０とにより電気的に接続されている。同じく、チップＣ２２とチップＣ２３の同一仕様の出力端子１０３ｏ同士が仮想のスクライブラインＳＬＸを跨ぐ接続配線９３０と接続配線９４０とにより電気的に接続されている。
同様に、Ｙ方向に隣り合う検査対象単位Ｕ２と検査対象単位Ｕ４との間では、チップＣ３２とチップＣ３３の同一仕様の出力端子１０３ｏ同士が仮想のスクライブラインＳＬＸを跨ぐ接続配線９３０と接続配線９４０とにより電気的に接続されている。同じく、チップＣ４２とチップＣ４３の同一仕様の出力端子１０３ｏ同士が仮想のスクライブラインＳＬＸを跨ぐ接続配線９３０と接続配線９４０とにより電気的に接続されている。

本実施形態では、検査対象単位Ｕ１と検査対象単位Ｕ２の各チップＣ１１，Ｃ２１，Ｃ３１，Ｃ４１において、入力端子１０３ｉよりも上方に位置する出力端子１０３ｏに接続された接続配線９３０，９４０は、電気的にそれぞれ独立した状態である。
一方で、検査対象単位Ｕ３と検査対象単位Ｕ４の各チップＣ１４，Ｃ２４，Ｃ３４，Ｃ４４において、入力端子１０３ｉよりも下方に位置する出力端子１０３ｏに接続された接続配線９３０，９４０は、Ｙ方向において隣り合う他の検査対象単位の各チップの同一仕様の出力端子１０３ｏと電気的に接続されている。本実施形態では、マトリックス状に配置された複数の検査対象単位Ｕｎのうち、Ｙ方向において最初の行と最後の行に配置された各チップの出力端子１０３ｏは電気的に独立している。それ以外の検査対象単位Ｕｎの行において、仮想のスクライブラインＳＬＸを基準にして線対称に配置された同一仕様の出力端子１０３ｏ同士は、仮想のスクライブラインＳＬＸを跨ぐ接続配線９３０，９４０によって電気的に接続されている。なお、出力端子１０３ｏの仕様とは、図３に示したように、検査回路１３０から出力される検査信号の種類を指し、検査信号ＣＸ１〜ＣＸ４及び検査信号ＣＸ５〜ＣＸ８を示す。また、前述したように、走査線駆動回路１０２から出力される検査信号ＹＥＰが含まれる。

次に、外部回路接続端子１０４を電気的に接続させる配線（ガードライン）について、図８を参照して説明する。図８はマザー基板におけるガードラインの配置を示す概略平面図である。

図８に示すように、例えば、検査対象単位Ｕ１においてＸ方向とＹ方向とに配置された４つの素子基板１０、すなわちチップＣ１１，Ｃ１２，Ｃ２１，Ｃ２２をそれぞれ取り囲むようにガードライン１０９が配置されている。ガードライン１０９は所謂格子状に配置されており、チップ間においてＸ方向に延在するガードライン１０９と外部回路接続端子１０４とが電気的に接続されている。

ガードライン１０９は外部回路接続端子１０４同士を電気的に接続することによって、静電気が外部回路接続端子１０４に入ったとしても、外部回路接続端子１０４に接続された接続配線やトランジスターなどが静電気によって損傷あるいは破壊されることを防ぐ目的で配置されたものである。ガードライン１０９は、図７に示した接続配線９１０，９２０，９３０，９４０に対して、マザー基板Ｗ上において、同一配線層に形成されていてもよいし、また、異なる配線層に形成されていてもよい。そして、検査対象単位Ｕｎにおける各チップの検査を正常に行えることが可能な範囲において、接続配線９１０，９２０，９３０，９４０よりも高抵抗な配線であればよい。高抵抗な配線とは、それ自体の配線材料が接続配線９１０，９２０，９３０，９４０よりも高抵抗であること、あるいは、電気的に高抵抗となるように、配線の幅や膜厚が設定されていればよい。

なお、図８には図示していないが、前述した仮想のスクライブラインＳＬＸ，ＳＬＹは、ガードライン１０９が設けられた領域に含まれる。言い換えれば、仮想のスクライブラインＳＬＸ，ＳＬＹに沿ってガードライン１０９が設けられている。

＜電気光学装置用基板の製造方法＞
次に、電気光学装置用基板としてのマザー基板Ｗの製造方法について、図９〜図１２を参照し、同一仕様の入力端子１０３ｉ同士を電気的に接続する接続配線９２０及びガードライン１０９の形成方法の例を挙げて説明する。

図９はマザー基板上における接続配線とガードラインの配置の一例を示す概略平面図、図１０は図９のＡ−Ａ’線に沿った概略断面図である。図１１はマザー基板上における接続配線とガードラインの配置の他の例を示す概略平面図、図１２は図１１のＢ−Ｂ’線に沿った概略断面図である。詳しくは、図９〜図１２は、検査対象単位Ｕ１においてＸ方向に隣り合うチップＣ１１とチップＣ２１とにおける接続配線９２０とガードライン１０９の配置を示すものである。

例えば、図９に示すように、チップＣ１１の右辺部に沿って入力端子１０３ｉと出力端子１０３ｏが配列している。チップＣ１１に対してＸ方向に隣り合うチップＣ２１の左辺部に沿って同じく入力端子１０３ｉと出力端子１０３ｏが配列している。チップＣ１１とチップＣ２１との間には、Ｙ方向に走る仮想のスクライブラインＳＬＹに沿ってガードライン１０９が延在している。仮想のスクライブラインＳＬＹを基準として線対称に配置された同一仕様（例えば、転送開始パルスＤＸが入力される）の入力端子１０３ｉ同士は、ガードライン１０９を跨ぐ接続配線９２０によって電気的に接続されている。仮想のスクライブラインＳＬＹを基準として線対称に配置されていても仕様が異なる出力端子１０３ｏ（検査信号ＣＸ１を出力）と、出力端子１０３ｏ（検査信号ＣＸ５）とは電気的に接続されていない。

チップＣ２１において、検査回路１３０のＴＦＴ１３４のゲートと、入力端子１０３ｉ（ＤＸ）とは、配線層８１１を含む検査用信号線８１０によって接続されている。検査回路１３０のＴＦＴ１３４のドレインと、出力端子１０３ｏ（ＣＸ５）とは、検査用信号線８２０によって接続されている。これによって、入力端子１０３ｉに転送開始パルスＤＸが入力されることにより、出力端子１０３ｏから検査信号ＣＸ５を取り出すことができる。チップＣ１１における検査回路１３０のＴＦＴ１３４と、入力端子１０３ｉや出力端子１０３ｏの接続についても、チップＣ２１と同様である。

図９に示すような、ＴＦＴ１３４、入力端子１０３ｉ、出力端子１０３ｏ、検査用信号線８１０，８２０、接続配線９２０、ガードライン１０９、を有するマザー基板Ｗの製造方法の一例は、以下の通りである。

図１０に示すように、まず、マザー基板Ｗの基板本体１０ｓ上に、遮光性を有する配線層８４０を形成する。この配線層８４０をパターニングしてガードライン１０９を形成する。
配線層８４０及びガードライン１０９を覆う第１層間絶縁膜１１を形成する。次に、第１層間絶縁膜１１上に例えばポリシリコンからなる半導体層を形成する。該半導体層をパターニングして、選択的にイオン注入を行うことにより、ＴＦＴ１３４の半導体層１３４ａと、導電性を有する検査用信号線８１０と、検査用信号線８１０に繋がる接続配線９２０とを形成する。

次に、半導体層１３４ａ、検査用信号線８１０、接続配線９２０を覆うゲート絶縁膜１２を形成する。ゲート絶縁膜１２を覆う導電膜を成膜し、この導電膜をパターニングして、半導体層１３４ａのチャネルに対向する位置にゲート電極１３４ｇを形成する。ゲート電極１３４ｇ及びゲート絶縁膜１２を覆う第２層間絶縁膜１３を形成する。

次に、第２層間絶縁膜１３を貫通して、半導体層１３４ａのソースに到達するコンタクトホールＣＮＴ１、ゲート電極１３４ｇの端部に到達するコンタクトホールＣＮＴ２、検査用信号線８１０の端部に到達するコンタクトホールＣＮＴ３、接続配線９２０の両端部に到達するコンタクトホールＣＮＴ４，ＣＮＴ５を形成する。

次に、各コンタクトホールＣＮＴ１、ＣＮＴ２，ＣＮＴ３，ＣＮＴ４，ＣＮＴ５の内部を被覆し、且つ第２層間絶縁膜１３の表面を覆う導電膜を成膜し、この導電膜をパターニングする。これにより、ＴＦＴ１３４のソースにコンタクトホールＣＮＴ１を介して電気的に接続される配線、ＴＦＴ１３４のゲート電極１３４ｇと検査用信号線８１０とをコンタクトホールＣＮＴ２，ＣＮＴ３を介して電気的に接続させる配線、接続配線９２０の両端に位置する入力端子１０３ｉのパッドなどを構成する配線層８１１を形成する。

次に、パターニングされた配線層８１１と第２層間絶縁膜１３とを覆う第３層間絶縁膜１４を形成する。第３層間絶縁膜１４を貫通して前述したパッドに到達するコンタクトホールを形成し、該コンタクトホールを導電膜で埋めることにより入力端子１０３ｉを形成する。

このようなマザー基板Ｗの製造方法によれば、ガードライン１０９は基板本体１０ｓに最も近い配線層８４０をパターニングして形成されるので、マザー基板Ｗの製造工程で発生する静電気をガードライン１０９に逃がし、外部回路接続端子１０４に繋がる配線やＴＦＴなどの素子に静電気が集中して損傷あるいは破壊されることを低減することができる。

また、他のマザー基板Ｗの製造方法としては、図１１及び図１２に示すように、基板本体１０ｓ上に形成された配線層８４０をパターニングして、仮想のスクライブラインＳＬＹを跨ぐ中継配線８４１を形成する。
第１層間絶縁膜１１を貫通して中継配線８４１の両端部に到達するコンタクトホールＣＮＴ６，ＣＮＴ７を形成する。次に、コンタクトホールＣＮＴ６，ＣＮＴ７の内部を被覆すると共に、第１層間絶縁膜１１上に例えばポリシリコンからなる半導体層を形成する。該半導体層をパターニングして、選択的にイオン注入を行うことにより、ＴＦＴ１３４の半導体層１３４ａと、導電性を有する検査用信号線８１０と、検査用信号線８１０に繋がる接続配線９２１と、仮想のスクライブラインＳＬＹを跨ぐガードライン１０９を形成する。以降の工程は、先に図１０を用いて説明した工程と同じである。
これにより、チップＣ１１とチップＣ２１の同一仕様の入力端子１０３ｉ（ＤＸ）は、基板本体１０ｓに最も近い配線層８４０に形成された中継配線８４１と、中継配線８４１にコンタクトホールＣＮＴ６，ＣＮＴ７を介して電気的に繋がる接続配線９２１とを含む接続配線９２０によって電気的に接続される。

このような他のマザー基板Ｗの製造方法によれば、中継配線８４１は基板本体１０ｓに最も近い配線層８４０をパターニングして形成されるので、マザー基板Ｗの製造工程で発生する静電気によって、入力端子１０３ｉに繋がる配線やＴＦＴ１３４などの素子が損傷あるいは破壊されることを低減することができる。

なお、図１０及び図１２には示していないが、出力端子１０３ｏ、出力端子１０３ｏとＴＦＴ１３４のドレインとを繋ぐ検査用信号線８２０についても、上記した入力端子１０３ｉ、入力端子１０３ｉとＴＦＴ１３４のゲート電極１３４ｇとを繋ぐ検査用信号線８１０を形成する工程で、同時に形成することができる。また、他の入力端子１０３ｉ同士を繋ぐ接続配線９１０も接続配線９２０と同様な工程で形成することができる。

検査工程では、マザー基板Ｗの検査対象単位Ｕｎごとに、素子基板１０（チップ）の外部回路接続端子１０４に検査用画像信号供給回路が接続されて、検査動作に合わせた検査用の画像信号が供給される。また、入力端子１０３ｉに、対応する入力信号として、転送開始パルスＤＸ、クロック信号ＣＬＸ、反転クロック信号ＣＬＸＢ、転送方向制御信号ＤＩＲＸ、基準電位ＶＳＳ、電源電位ＶＤＤ、がそれぞれ入力される。検査対象単位Ｕｎの４つの素子基板１０（チップ）のそれぞれにおいて、出力端子１０３ｏをそれぞれプローブすることで、検査信号ＣＸ１〜ＣＸ８、検査信号ＹＥＰＬ、ＹＥＰＲを取り出すことができる。取り出された検査信号ＣＸ１〜ＣＸ８、検査信号ＹＥＰＬ、ＹＥＰＲの電位や信号波形を判定することにより、デマルチプレクサ回路７０、データ線６ａ、走査線駆動回路１０２が正常に動作しているか否かを確認することができる。

また、検査工程が終了した後に、仮想のスクライブラインＳＬＸ，ＳＬＹに沿ってマザー基板Ｗを切断すれば、マザー基板Ｗに面付けされた素子基板１０（チップ）を取り出すことができる（スクライブ工程）。また、マザー基板Ｗの切断と同時に、ガードライン１０９が切断され外部回路接続端子１０４のそれぞれを電気的に独立させることができる。また、接続配線９１０，９２０，９３０，９４０がそれぞれ切断され、素子基板１０ごとに検査回路１３０に繋がる入力端子１０３ｉ及び出力端子１０３ｏをそれぞれ電気的に独立させることができる。
なお、マザー基板Ｗの切断方法としては、超硬チップなどを用いスクライブラインに沿ってスジ入れしてスクライブする方法、レーザー光をスクライブラインに沿って照射して切断する方法、回転するダイヤモンドブレードを用いスクライブラインに沿ってダイシングする方法などが挙げられる。

上記第１実施形態によれば、以下の効果が得られる。
（１）電気光学装置用基板としてのマザー基板Ｗは、Ｘ方向及びＹ方向において隣り合う４つの素子基板１０（チップ）を検査対象単位として、該検査対象単位の隣り合う素子基板１０における検査回路１３０の同一仕様の入力端子１０３ｉを互いに電気的に接続させる第１接続配線としての接続配線９１０，９２０と、該検査対象単位の素子基板１０の検査回路１３０の出力端子１０３ｏと、該検査対象単位に隣り合う他の検査対象単位の素子基板１０における検査回路１３０の同一仕様の出力端子１０３ｏとを互いに電気的に接続させる第２接続配線としての接続配線９３０，９４０とを備え、接続配線９１０，９２０は、該検査対象単位の隣り合う素子基板１０の間に位置する仮想のスクライブラインＳＬＸあるいは仮想のスクライブラインＳＬＹを跨いで形成される。したがって、個々の検査対象単位では、同一仕様の入力端子１０３ｉ同士が接続され、同一仕様の出力端子１０３ｏ同士は接続されていない。よって、マザー基板Ｗに面付けされた状態で検査対象単位ごとに素子基板１０におけるデマルチプレクサ回路７０、データ線６ａ、走査線駆動回路１０２が正常に動作しているか否かを確認することができる。
（２）接続配線９１０，９２０，９３０，９４０を設けない場合に比べて、接続配線９１０，９２０によって入力端子１０３ｉに繋がる検査用信号線８１０の電気的な容量が増え、接続配線９３０，９４０によって出力端子１０３ｏに繋がる検査用信号線８２０，８３０の電気的な容量が増える。したがって、マザー基板Ｗの製造過程で、入力端子１０３ｉや出力端子１０３ｏに静電気が入ったとしても、入力端子１０３ｉや出力端子１０３ｏに繋がる配線やＴＦＴ１３４などの素子が静電気によって損傷あるいは破壊されることを低減できる。すなわち、マザー基板Ｗ（素子基板１０）を歩留まりよく製造することができる。

（第２実施形態）
＜電子機器＞
次に、本実施形態の電子機器としての投射型表示装置について、図１３を参照して説明する。図１３は投射型表示装置の構成を示す概略図である。

図１３に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸Ｌ１に沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。

偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。

ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。

ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。

液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。

液晶ライトバルブ１２１０は、上述した液晶装置１００が適用されたものである。液晶装置１００は、色光の入射側と射出側とにおいてクロスニコルに配置された一対の偏光素子の間に隙間を置いて配置されている。他の液晶ライトバルブ１２２０，１２３０も同様である。

このような投射型表示装置１０００によれば、液晶ライトバルブ１２１０，１２２０，１２３０として、マザー基板Ｗを用いて製造された素子基板１０を有する液晶装置１００を用いているので、優れたコストパフォーマンスを有する投射型表示装置１０００を提供することができる。

本発明は、上記した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置用基板及び該電気光学装置用基板の製造方法ならびに該電気光学装置用基板及びその製造方法を適用する電気光学装置、電子機器もまた本発明の技術的範囲に含まれるものである。上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。

（変形例１）電気光学装置用基板としてのマザー基板Ｗにおいて、検査対象単位は、Ｘ方向及びＹ方向に隣り合う４つの素子基板１０を含む構成であることに限定されない。検査対象単位は、少なくとも２つの素子基板１０を含めばよく、例えば、Ｘ方向及びＹ方向のうち一方の方向において隣り合う複数の素子基板１０を含む構成としてもよい。

（変形例２）電気光学装置用基板としてのマザー基板Ｗにおいて、隣り合う検査対象単位の素子基板１０における同一仕様の出力端子１０３ｏ同士を繋ぐ接続配線９３０，９４０は必須な構成ではない。検査対象単位において隣り合う素子基板１０の少なくとも同一仕様の入力端子１０３ｉ同士が電気的に接続されていればよい。

（変形例３）電気光学装置としての液晶装置１００が適用される電子機器は、上記第２実施形態の投射型表示装置１０００に限定されない。例えば、投射型のＨＵＤ（ヘッドアップディスプレイ）や直視型のＨＭＤ（ヘッドマウントディスプレイ）、または電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、ＰＯＳなどの情報端末機器の表示部として好適に用いることができる。

１０…素子基板、１０ｓ…基板本体、１５…画素電極、７０…駆動回路としてのデマルチプレクサ回路、１００…電気光学装置としての液晶装置、１０２…駆動回路としての走査線駆動回路、１０３ｉ…検査回路の入力端子、１０３ｏ…検査回路の出力端子、１３０…検査回路、８４０…基板本体に最も近い配線層、８４１…中継配線、９１０，９２０…第１接続配線としての接続配線、９３０，９４０…第２接続配線としての接続配線、１０００…電子機器としての投射型表示装置、Ｐ…画素、ＳＬＸ，ＳＬＹ…仮想のスクライブライン、Ｗ…電気光学装置用基板としてのマザー基板。

Claims (14)

1. 複数の画素と、前記複数の画素を駆動する駆動回路と、前記複数の画素の駆動状態を検査するための検査回路とを有する素子基板が、前記素子基板よりも大型の基板において第１の方向と前記第１の方向に交差する第２の方向とに複数面付けされた電気光学装置用基板であって、
   前記第１の方向及び前記第２の方向のうち少なくとも一方において隣り合う前記素子基板を検査対象単位として、
   前記検査対象単位の前記隣り合う前記素子基板における前記検査回路の同一仕様の入力端子を互いに電気的に接続させる第１接続配線を備え、
   前記第１接続配線は、前記隣り合う前記素子基板の間に位置する仮想のスクライブラインを跨いで配置されていることを特徴とする電気光学装置用基板。
2. 前記検査対象単位は、前記第１の方向及び前記第２の方向に隣り合う複数の前記素子基板を含むことを特徴とする請求項１に記載の電気光学装置用基板。
3. 前記検査対象単位の前記素子基板の前記検査回路の出力端子と、前記検査対象単位に隣り合う他の検査対象単位の前記素子基板における前記検査回路の同一仕様の出力端子とを互いに電気的に接続させる第２接続配線をさらに備え、
   前記第２接続配線は、前記検査対象単位と前記他の検査対象単位との間に位置する仮想のスクライブラインを跨いで配置されていることを特徴とする請求項１または２に記載の電気光学装置用基板。
4. 前記検査回路の前記入力端子は、前記素子基板の前記第２の方向に沿った辺部において前記第２の方向に配列し、
   前記検査対象単位における前記第２の方向に隣り合う前記素子基板の前記入力端子は、前記第２の方向において前記仮想のスクライブラインを基準として前記入力端子の仕様別に線対称に配置されていることを特徴とする請求項１乃至３のいずれか一項に記載の電気光学装置用基板。
5. 前記検査回路の前記入力端子は、前記素子基板の前記第２の方向に沿った辺部に前記第２の方向に配列し、
   前記検査対象単位における前記第１の方向に隣り合う前記素子基板の前記入力端子は、前記第１の方向において前記仮想のスクライブラインを基準として前記入力端子の仕様別に線対称に配置されていることを特徴とする請求項１乃至３のいずれか一項に記載の電気光学装置用基板。
6. 前記素子基板は、前記素子基板の基板本体上に形成された複数の配線層を有し、
   前記第１接続配線は、前記複数の配線層のうち、前記基板本体に最も近い配線層に形成された中継配線を含み、
   前記中継配線が前記仮想のスクライブラインを跨いで配置されていることを特徴とする請求項１乃至５のいずれか一項に記載の電気光学装置用基板。
7. 前記素子基板は、複数の外部回路接続端子と、前記複数の外部回路接続端子を互いに電気的に接続させるガードラインとを有し、
   前記仮想のスクライブラインは、前記ガードラインが配置された領域に含まれることを特徴とする請求項１乃至６のいずれか一項に記載の電気光学装置用基板。
8. 複数の画素と、前記複数の画素を駆動する駆動回路と、前記複数の画素の駆動状態を検査するための検査回路とを有する素子基板が、前記素子基板よりも大型の基板において第１の方向と前記第１の方向に交差する第２の方向とに複数面付けされた電気光学装置用基板の製造方法であって、
   前記第１の方向及び前記第２の方向のうち少なくとも一方において隣り合う前記素子基板を検査対象単位として、
   前記検査対象単位の前記隣り合う前記素子基板における前記検査回路の同一仕様の入力端子を互いに電気的に接続させる第１接続配線を形成する工程を備え、
   前記隣り合う前記素子基板の間に位置する仮想のスクライブラインを跨ぐように前記第１接続配線を形成することを特徴とする電気光学装置用基板の製造方法。
9. 前記検査対象単位の前記素子基板の前記検査回路の出力端子と、前記検査対象単位に隣り合う他の検査対象単位の前記素子基板における前記検査回路の同一仕様の出力端子とを互いに電気的に接続させる第２接続配線を形成する工程をさらに備え、
   前記検査対象単位と前記他の検査対象単位との間に位置する仮想のスクライブラインを跨ぐように前記第２接続配線を形成することを特徴とする請求項８に記載の電気光学装置用基板の製造方法。
10. 前記素子基板は、前記素子基板の基板本体上に形成された複数の配線層を有し、
    前記第１接続配線は、前記複数の配線層のうち、前記基板本体に最も近い配線層に形成された中継配線を含み、
    前記仮想のスクライブラインを跨ぐように前記中継配線を形成することを特徴とする請求項８または９に記載の電気光学装置用基板の製造方法。
11. 前記検査回路の入力端子のうちの１つに画像信号に相当する制御信号を入力し、前記制御信号に基づいて前記検査回路の出力端子から出力された出力信号を検出して、前記駆動回路が正常に動作しているか否か判定する検査工程と、
    前記検査工程の後に、前記仮想のスクライブラインに沿って前記大型の基板を分割するスクライブ工程と、を有することを特徴とする請求項８乃至１０のいずれか一項に記載の電気光学装置用基板の製造方法。
12. 請求項１乃至７のいずれか一項に記載の電気光学装置用基板を用いて製造された素子基板を備えたことを特徴とする電気光学装置。
13. 請求項８乃至１１のいずれか一項に記載の電気光学装置用基板の製造方法を用いて製造された素子基板を備えたことを特徴とする電気光学装置。
14. 請求項１２または１３に記載の電気光学装置を備えたことを特徴とする電子機器。

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