JP6690673B2 - 電気光学装置用基板、電気光学装置、電子機器、個別基板の製造方法 - Google Patents

電気光学装置用基板、電気光学装置、電子機器、個別基板の製造方法 Download PDF

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Description

本発明は、電気光学装置用基板、電気光学装置、電子機器、個別基板の製造方法に関する。
電気光学装置として、複数の画素ごとに、画素電極と、スイッチング素子としてのトランジスターとを備えたアクティブ駆動型の液晶装置が知られている。このような液晶装置において、複数の画素が配置された表示領域を囲む周辺領域に、画素を駆動するための周辺回路が設けられている例も示されている。周辺回路にもトランジスターが含まれており、液晶装置の製造工程において生ずる静電気によって、これらのトランジスターが損傷する不具合を低減するための工夫がなされている。
例えば、特許文献１には、薄膜トランジスター（ＴＦＴ）を有するＴＦＴアレイ基板と対向基板との間に液晶を充填する液晶表示装置の製造方法であって、ＴＦＴアレイ基板は、一つの基板に複数形成されたＴＦＴアレイ回路を分離することにより形成され、該一つの基板には、ＴＦＴアレイ回路を包囲するショートリングと、ＴＦＴアレイ回路の外周に形成されたシャント配線とが形成され、ショートリングとシャント配線とのうち少なくともいずれかに、他方に向けて突出する配線部（放電用突起）を形成することが開示されている。
上記特許文献１によれば、一つの基板の製造における取り扱いにおいて静電気が生じ、シャント配線に接続された走査線や信号線にサージが起こったとしても、サージをシャント配線から上記配線部（放電突起）を介してショートリングに逃がすことができるとしている。すなわち、ＴＦＴアレイ基板の製造工程で、ＴＦＴアレイ回路を静電気から保護できるとしている。
また、例えば、特許文献２には、マザー基板の複数の回路基板ごとに、回路部と、回路部に対応してリアクタンス素子と、を形成する第１工程と、回路部と隣り合う他の回路部とをリアクタンス素子を介して電気的に接続する配線を形成する第２工程と、マザー基板から回路基板を分割する第３工程と、を有し、第３工程において、回路部とリアクタンス素子との間に形成された配線を切断する、回路基板の製造方法が開示されている。
上記特許文献２によれば、回路基板の製造において、回路部に蓄積した静電気を第２工程で形成したリアクタンス素子と配線とに逃がして拡散させることができるので、回路部に蓄積した静電気が他の回路部に放電されて他の回路部が静電破壊されることを防止できるとしている。また、リアクタンス素子は、抵抗配線のように抵抗値を最適化しなくても、回路部に溜まった静電気を逃がすことができるとしている。
特開２００３−２４８２３５号公報 特開２０１４−１８６０８５号公報
上記特許文献１では、シャント配線に繋がる配線を切断してＴＦＴアレイ回路を一つの基板から取り出し、上記特許文献２では、回路部にリアクタンス素子を介して電気的に接続された配線を切断して、マザー基板から回路部を取り出す。切断は、ＴＦＴアレイ回路あるいは回路部の４辺に沿って行われることから、１辺に沿って切断したときに静電気が生ずると、当該辺に沿って配列した配線から静電気が内部に侵入して、ＴＦＴアレイ回路あるいは回路部に含まれるトランジスターなどの素子や当該素子に接続された配線が、静電破壊されるおそれがあるという課題があった。
本願の電気光学装置用基板は、第１の方向と前記第１の方向に交差する第２の方向とに配置された複数の個別基板を有する電気光学装置用基板であって、個別基板は、内部回路と、個別基板の第１の辺に配置された第１の接続端子とを有し、第１の接続端子は、一端側が第１の辺に沿って延在する第１の共通配線に第１の静電保護回路を介して電気的に接続され、他端側が第１の接続配線を介して内部回路に電気的に接続され、第１の接続配線は、第１の辺に交差する第２の辺に沿って延在する第２の共通配線と第２の静電保護回路を介して電気的に接続されていることを特徴とする。
上記の電気光学装置等基板において、個別基板は、個別基板の第２の辺に配置された第２の接続端子を有し、第２の接続端子は、一端側が第２の辺に沿って延在する第２の共通配線に第３の静電保護回路を介して電気的に接続され、他端側が第２の接続配線を介して内部回路に電気的に接続され、第２の接続配線は、第２の辺に交差する第３の辺に沿って延在する第３の共通配線と第４の静電保護回路を介して電気的に接続されていることを特徴とする。
上記の電気光学装置用基板において、第１の接続端子は、外部回路との接続を図るための外部接続用端子であって、第２の接続端子は、内部回路を検査するための検査用端子であることを特徴とする。
上記の電気光学装置用基板において、第１の共通配線と第２の共通配線とは電気的に接続されていることが好ましい。
上記の電気光学装置用基板において、第１の共通配線と第２の共通配線と第３の共通配線とは電気的に接続されていることが好ましい。
上記の電気光学装置用基板において、第１の静電保護回路、第２の静電保護回路、第３の静電保護回路、第４の静電保護回路のうちの少なくとも１つは、抵抗素子であり、抵抗素子の抵抗値は、第１の接続配線または第２の接続配線の抵抗値よりも大きいことが好ましい。
上記の電気光学装置用基板において、抵抗素子は、基材上において、内部回路に含まれるトランジスターの半導体層と同じ材料を用いて同層に形成されていることを特徴とする。
上記の電気光学装置用基板において、第１の共通配線、第２の共通配線、第３の共通配線は、基材上において、内部回路に含まれるトランジスターのゲート電極と同じ材料を用いて同層に形成されていることを特徴とする。
本願の個別基板は、基材上に設けられた、内部回路と、基材の第１の辺に配置された第１の接続端子と、内部回路と第１の接続端子とを電気的に接続させる第１の接続配線と、第１の接続端子と第１の辺との間に配置され、一端側が第１の接続端子に電気的に接続され、他端側が第１の辺で切断された第１の静電保護回路と、第１の辺に交差する第２の辺に配置され、一端側が第１の接続配線に電気的に接続され、他端側が第２の辺で切断された第２の静電保護回路と、を備えたことを特徴とする。
本願の電気光学装置は、上記の電気光学装置用基板から取り出された個別基板と、対向基板と、個別基板と対向基板との間に配置された電気光学素子と、を備えたことを特徴とする。
本願の他の電気光学装置は、上記の個別基板と、対向基板と、個別基板と対向基板との間に配置された電気光学素子と、を備えたことを特徴とする。
本願の電子機器は、上記の電気光学装置を備えたことを特徴とする。
本願の電気光学装置用基板の製造方法は、第１の方向と第１の方向に交差する第２の方向とに配置された複数の個別基板を有する電気光学装置用基板の製造方法であって、個別基板は、内部回路と、個別基板の第１の辺に配置された複数の第１の接続端子とを有し、複数の第１の接続端子のそれぞれは、一端側が第１の辺に沿って延在する第１の共通配線に第１の静電保護回路を介して電気的に接続され、他端側が第１の接続配線を介して内部回路に電気的に接続され、第１の接続配線は、第１の辺に交差する第２の辺に沿って延在する第２の共通配線と第２の静電保護回路を介して電気的に接続され、第１の静電保護回路を第２の方向に沿って切断すると共に、第２の静電保護回路を第１の方向に沿って切断して、個別基板を取り出すことを特徴とする。
第１実施形態の液晶装置の構成を示す概略平面図。 図１のＨ−Ｈ’線に沿った第１実施形態の液晶装置の構造を示す概略断面図。 第１実施形態の液晶装置の電気的な構成を示す回路ブロック図。 第１実施形態の液晶装置の画素の等価回路図。 電気光学装置用基板としてのマザー基板を示す概略平面図。 マザー基板における共通配線の電気的な配置を示す概略平面図。 外部接続用端子とガードラインとの電気的な接続を示す回路図。 電源電位ＶＤＤに係る外部接続用端子とガードラインとの電気的な接続構造を示す概略断面図。 転送方向制御信号ＤＩＲＹに係る外部接続用端子とガードラインとの電気的な接続構造を示す概略断面図。 検査用端子とガードラインとの電気的な接続を示す回路図。 検査用端子とガードラインとの電気的な接続構造を示す概略断面図。 第２実施形態の電子機器としての投射型表示装置の構成を示す概略図。
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各図においては、説明する部分が認識可能な程度の大きさとなるように、適宜拡大または縮小して表示している。
（第１実施形態）
＜電気光学装置＞
本実施形態の電気光学装置について、薄膜トランジスター（Thin Film Transistor；ＴＦＴ）を画素のスイッチング素子として備えたアクティブマトリックス型の液晶装置を例に挙げて説明する。この液晶装置は、例えば、後述する投射型表示装置（プロジェクター）の光変調手段（ライトバルブ）として好適に用いることができる小型なディスプレイである。
まず、本実施形態の電気光学装置として液晶装置の基本的な構成について、図１及び図２を参照して説明する。図１は第１実施形態の液晶装置の構成を示す概略平面図、図２は図１のＨ−Ｈ’線に沿った第１実施形態の液晶装置の構造を示す概略断面図である。
図１及び図２に示すように、本実施形態の電気光学装置としての液晶装置１００は、対向配置された素子基板１０及び対向基板２０と、これら一対の基板によって挟持された電気光学素子としての液晶層５０とを有する。素子基板１０の基材１０ｓ及び対向基板２０の基材２０ｓは、透明な例えば石英基板やガラス基板が用いられている。
素子基板１０は対向基板２０よりも一回り大きく、両基板は、額縁状に配置されたシール部４０を介して接着され、その隙間に正または負の誘電異方性を有する液晶が封入されて液晶層５０が構成されている。シール部４０は、例えば熱硬化性又は紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール部４０には、一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。
額縁状に配置されたシール部４０の内側には、同じく額縁状に見切り部２１が設けられている。見切り部２１は、例えば遮光性の金属あるいは金属化合物などからなり、見切り部２１の内側が複数の画素Ｐを有する表示領域Ｅ０となっている。なお、表示領域Ｅ０は、表示に寄与する複数の画素Ｐに加えて、複数の画素Ｐを囲むように配置されたダミー画素を含むとしてもよい。また、図１では図示省略したが、表示領域Ｅ０において複数の画素Ｐをそれぞれ平面的に区分する遮光部が設けられている。
本実施形態では、表示領域Ｅ０の縁から素子基板１０の外縁までの周辺領域を次のように区分して呼ぶこととする。表示領域Ｅ０を囲むように見切り部２１が設けられた領域を第１周辺領域Ｅ１とし、第１周辺領域Ｅ１よりも外側でシール部４０が設けられた領域を第２周辺領域Ｅ２とし、第２周辺領域Ｅ２よりも外側であって素子基板１０の外縁に至る領域を第３周辺領域Ｅ３とする。
対向基板２０から外側にはみ出した素子基板１０の一辺部には、複数の外部接続用端子１０４が配列している。複数の外部接続用端子１０４が配列した部分を端子部１０ａと呼ぶ。第１周辺領域Ｅ１において、素子基板１０の端子部１０ａに沿ったシール部４０と表示領域Ｅ０との間にデマルチプレクサ回路７０が設けられている。また、端子部１０ａに対向する他の一辺部に沿ったシール部４０と表示領域Ｅ０との間に検査回路１３０が設けられている。さらに、端子部１０ａと直交し互いに対向する他の二辺部に沿ったシール部４０と表示領域Ｅ０との間に走査線駆動回路１０２が設けられている。デマルチプレクサ回路７０、走査線駆動回路１０２、検査回路１３０を総称して周辺回路と呼ぶ。
第３周辺領域Ｅ３において、これらデマルチプレクサ回路７０、走査線駆動回路１０２に繋がる接続配線１０７は、端子部１０ａに配列した複数の外部接続用端子１０４に接続されている。また、検査回路１３０に繋がる接続配線１０８は、端子部１０ａと直交し互いに対向する他の二辺部に配列した検査用端子１０３に接続されている。複数の外部接続用端子１０４は、本発明における第１の接続端子の一例であり、複数の検査用端子１０３は、本発明における第２の接続端子の一例である。複数の外部接続用端子１０４とこれに繋がる接続配線１０７、複数の検査用端子１０３とこれに繋がる接続配線１０８などの詳しい構成については後述する。
なお、本発明における内部回路は、デマルチプレクサ回路７０、走査線駆動回路１０２、検査回路１３０を含む周辺回路と、この周辺回路に接続された接続配線とを含むものである。また、複数の検査用端子１０３は、内部回路のうち、デマルチプレクサ回路７０及び走査線駆動回路１０２の検査に係る検査用の入力信号を入力するための入力端子と、検査用の出力信号を出力するための出力端子とを含んでいる。複数の検査用端子１０３の詳しい構成については後述する。
以降、端子部１０ａに沿った方向をＸ方向とし、端子部１０ａと直交し互いに対向する他の二辺部に沿った方向をＹ方向として説明する。また、Ｘ方向及びＹ方向により規定される平面と直交する方向をＺ方向とする。さらに、Ｚ方向に沿って対向基板２０側から見ることを平面的あるいは平面視とする。以降の図におけるＸ方向、Ｙ方向、Ｚ方向は、図１および図２のＸ方向、Ｙ方向、Ｚ方向とそれぞれ一致した方向であるとする。Ｘ方向が本発明の第１の方向の一例であり、Ｙ方向が本発明の第２の方向の一例である。
図２に示すように、素子基板１０の液晶層５０側の表面には、画素Ｐごとに設けられた透光性の画素電極１５及びスイッチング素子である薄膜トランジスター（Thin Film Transistor、以降、ＴＦＴと呼称する）３０と、信号配線と、これらを覆う配向膜１８とが形成されている。また、ＴＦＴ３０における半導体層に光が入射してスイッチング動作が不安定になることを防ぐ遮光構造が採用されている。素子基板１０は、本発明における個別基板の一例であって、基材１０ｓと、基材１０ｓ上に設けられた、画素電極１５、ＴＦＴ３０、信号配線、配向膜１８などを含むものである。
対向基板２０の液晶層５０側の表面には、見切り部２１と、これを覆うように成膜された平坦化層２２と、平坦化層２２を覆うように設けられた共通電極２３と、共通電極２３を覆う配向膜２４とが設けられている。対向基板２０は、基材２０ｓと、基材２０ｓ上に設けられた、見切り部２１、平坦化層２２、共通電極２３、配向膜２４などを含むものである。
見切り部２１は、図１に示すように平面的にデマルチプレクサ回路７０、走査線駆動回路１０２、検査回路１３０と重なる位置において額縁状に設けられている。これにより、見切り部２１は、対向基板２０側から入射する光を遮蔽して、これらの駆動回路を含む周辺回路の光による誤動作を防止する役目を果たしている。また、不必要な迷光が表示領域Ｅ０に入射しないように遮蔽して、表示領域Ｅ０の表示における高いコントラストを確保している。
平坦化層２２は、例えば酸化シリコンなどの無機材料からなり、光透過性を有して見切り部２１を覆うように設けられている。このような平坦化層２２の形成方法としては、例えばプラズマＣＶＤ法などを用いて成膜する方法が挙げられる。
共通電極２３は、例えばＩＴＯ（Indium Tin Oxide）膜などの透明導電膜からなり、平坦化層２２を覆うように設けられている。共通電極２３は、図１に示すように対向基板２０の四隅に設けられた上下導通部１０６と、素子基板１０側の接続配線１０７とを介して外部接続用端子１０４に電気的に接続している。
画素電極１５を覆う配向膜１８及び共通電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて選定される。例えば、正の誘電異方性を有する液晶分子を略水平配向させる配向処置が施された例えばポリイミドなどの有機配向膜や、負の誘電異方性を有する液晶分子を略垂直配向させる、気相成長法を用いて成膜されたＳｉＯｘ（酸化シリコン）などの無機配向膜が挙げられる。
このような液晶装置１００は透過型であって、電圧無印加状態で画素Ｐの透過率が最大となるノーマリーホワイトモードや、電圧無印加状態で画素Ｐの透過率が最小となるノーマリーブラックモードの光学設計が採用される。素子基板１０と対向基板２０とを含む液晶パネル１１０の光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。なお、本実施形態ではノーマリーブラックモードが採用されている。
次に、本実施形態に係る液晶装置１００の電気的な構成について、図３及び図４を参照して説明する。図３は第１実施形態の液晶装置の電気的な構成を示す回路ブロック図、図４は第１実施形態の液晶装置の画素の等価回路図である。
図３に示すように、液晶装置１００は、素子基板１０に、デマルチプレクサ回路７０、走査線駆動回路１０２及び検査回路１３０を備えている。素子基板１０の複数の外部接続用端子１０４のうち画像信号端子１０４ｖに外部回路としての画像信号供給回路４００が電気的に接続されている。
素子基板１０の表示領域Ｅ０には、例えば、１０８８本の走査線３が行方向（すなわち、Ｘ方向）に延在するように設けられている。また、８本ごとにグループ化された１９８４（＝２４８×８）本のデータ線６が、列方向（すなわち、Ｙ方向）に延在するように設けられている。走査線３とデータ線６とは互いに電気的な絶縁を保つように、設けられている。なお、走査線３の本数は１０８８本に限定されるものではなく、データ線６の本数もまた１９８４本に限定されるものではない。１グループを構成するデータ線６の数は、本実施形態では「８」としたが、「２」以上であればよく、例えば「１０」としてもよい。
画素Ｐは、１０８８本の走査線３と１９８４本のデータ線６との交差に対応して、それぞれ配列されている。したがって、本実施形態では、画素Ｐは、縦１０８８行×横１９８４列で、所定の画素ピッチでマトリックス状に配列されている。
図４に示すように、画素Ｐは、画素スイッチング用のＴＦＴ３０と、画素電極１５と、蓄積容量１６とを備える。
ＴＦＴ３０は、ソースがデータ線６に電気的に接続され、ゲートが走査線３に電気的に接続され、ドレインが画素電極１５に電気的に接続されている。蓄積容量１６は、ＴＦＴ３０のドレインと容量線７との間に接続されている。ＴＦＴ３０は、走査線駆動回路１０２から供給される走査信号によってオンオフ（ＯＮ−ＯＦＦ）が切り換えられる。
画素Ｐにおいて、データ線６及び画素電極１５を介して液晶層５０（図２参照）に書き込まれた所定レベルの画像信号は、共通電極２３との間で一定期間保持される。液晶層５０は、印加される電圧レベルにより液晶分子の配向状態が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素Ｐの単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素Ｐの単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として液晶装置１００からは画像信号に応じたコントラストをもつ光が射出される。
蓄積容量１６は、保持された画像信号がリークするのを防ぐために、画素電極１５と共通電極２３との間に形成される液晶容量と並列に付加されている。
以上のような画素Ｐが、表示領域Ｅ０にマトリックス状に配列され、アクティブマトリックス駆動が可能となっている。
図３に戻り、本実施形態では、１グループを構成する８本のデータ線６を区別するために、右から順にそれぞれａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ系列と呼ぶ場合がある。詳細には、ａ系列とは１、９、１７、・・・、１９７７列目のデータ線６であり、ｂ系列とは２、１０、１８、・・・、１９７８列目のデータ線６であり、ｃ系列とは３、１１、１９、・・・、１９７９列目のデータ線６であり、ｄ系列とは４、１２、２０、・・・、１９８０列目のデータ線６であり、ｅ系列とは５、１３、２１、・・・、１９８１列目のデータ線６であり、ｆ系列とは６、１４、２２、・・・、１９８２列目のデータ線６であり、ｇ系列とは７、１５、２３、・・・、１９８３列目のデータ線６であり、ｈ系列とは８、１６、２４、・・・、１９８４列目のデータ線６である。
走査線駆動回路１０２は、シフトレジスターを有しており、１、２、３、・・・、１０８８行目の走査線３に、走査信号Ｇ１、Ｇ２、Ｇ３、・・・、Ｇ１０８８を供給する。詳細には、走査線駆動回路１０２は、１フレームの期間にわたって１、２、３、・・・、１０８８行目の走査線３を順番に選択するとともに、選択された走査線３への走査信号を選択電圧に相当するＨレベルとし、それ以外の走査線３への走査信号を非選択電圧に相当するＬレベルとする。
画像信号供給回路４００は、素子基板１０とは別体構成であり、表示動作の際には、画像信号端子１０４ｖを介して素子基板１０と接続される。画像信号供給回路４００は、走査線駆動回路１０２によって選択された走査線３と、各グループに属する８本のデータ線６のうち、デマルチプレクサ回路７０によって選ばれるデータ線６とに対応する画素電極１５に対し、当該画素電極１５が含まれる画素Ｐの階調に応じた電圧の画像信号を出力する。画像信号供給回路４００から画像信号端子１０４ｖに供給された画像信号は、接続配線１０７（図１参照）に含まれる画像信号線３００を介してデマルチプレクサ回路７０へ供給される。
一方、検査時においては、画像信号端子１０４ｖには、画像信号供給回路４００の代わりに、検査用画像信号供給回路（不図示）が接続されて、検査動作に合わせた検査用の画像信号が供給される。
なお、本実施形態では、上述したように、データ線６の本数は「１９８４」であり、これらが８本ごとにグループ化されているので、画像信号端子１０４ｖの個数は「２４８」である。
デマルチプレクサ回路７０は、データ線６ごとに設けられたトランジスター７１を含んで構成されている。トランジスター７１は、例えばｎチャネル型であり、各ドレインはデータ線６の一端に電気的に接続されている。同一グループに属するデータ線６に対応する８個のトランジスター７１のソースは、当該グループに対応する画像信号線３００と電気的に共通接続されている。
すなわち、ｍ番目（但し、ｍは、１以上２４８以下の整数であって、図３では右側から数える）のデータ線６のグループは、ａ系列の（８ｍ−７）列目、ｂ系列の（８ｍ−６）列目、ｃ系列の（８ｍ−５）列目、ｄ系列の（８ｍ−４）列目、ｅ系列の（８ｍ−３）列目、ｆ系列の（８ｍ−２）列目、ｇ系列の（８ｍ−１）列目及びｈ系列の（８ｍ）列目のデータ線６から構成される。したがって、これら８系列のデータ線６のグループに対応するトランジスター７１のソースは電気的に共通接続されて、画像信号ＶＩＤ（ｍ）が供給される。（８ｍ−７）列目のデータ線６に対応するトランジスター７１のゲートには、接続配線１０７（図１参照）に含まれる制御信号線７００を介して制御信号ＳＥＬ１が供給される。同様に（８ｍ−６）列目、（８ｍ−５）列目、（８ｍ−４）列目、（８ｍ−３）列目、（８ｍ−２）列目、（８ｍ−１）列目及び（８ｍ）列目のデータ線６に対応するトランジスター７１のゲートには、制御信号線７００を介して制御信号ＳＥＬ２〜ＳＥＬ８が供給される。制御信号ＳＥＬ１〜ＳＥＬ８は、図示しない外部回路としてのタイミング制御回路から外部接続用端子１０４のうち制御信号端子１０４ｓを介して制御信号線７００に供給される。
図３に示すように、検査回路１３０は、制御回路１３２、及びデータ線６ごとに設けられたトランジスターであるＴＦＴ１３４を含んで構成されている。
制御回路１３２は、シフトレジスターを含んで構成されている。制御回路１３２には、検査時において、入力信号としての、検査回路１３０の開閉信号ＴＸ、転送開始パルスＤＸ、クロック信号ＣＬＸ、反転クロック信号ＣＬＸＢ、及び電源としての基準電位ＶＳＳ、電源電位ＶＤＤが、外部に設けられた検査制御回路（図示省略）から検査用端子１０３（図１参照）のうち入力端子１０３ｉ、及び接続配線１０８（図１参照）に含まれる検査用信号線８１０を介して供給される。制御回路１３２は、検査時において、転送開始パルスＤＸを、クロック信号ＣＬＸ並びに反転クロック信号ＣＬＸＢに従って順次シフトして、転送パルスＸ１、Ｘ２、・・・、Ｘ２４８を後述するＴＦＴ１３４の各グループに対応して出力する。本実施形態では、検査用端子１０３のうちの入力端子１０３ｉは、Ｘ方向において制御回路１３２の右側に設けられている。
ＴＦＴ１３４は、例えばｎチャネル型であり、各ソースは、データ線６の他端（すなわち、データ線６におけるデマルチプレクサ回路７０が電気的に接続された一端とは反対側である他端）に電気的に接続されている。同一グループに属するデータ線６に対応する８個のＴＦＴ１３４のゲートは電気的に共通接続されており、制御回路１３２から当該グループに対応する転送パルスＸｍが供給される。
すなわち、ｍ番目のグループを構成する（８ｍ−７）列目、（８ｍ−６）列目、（８ｍ−５）列目、（８ｍ−４）列目、（８ｍ−３）列目、（８ｍ−２）列目、（８ｍ−１）列目及び（８ｍ）列目のデータ線６に対応するＴＦＴ１３４のゲートには、制御回路１３２による転送パルスＸｍが共通に供給される。
１番目から２４８番目までのデータ線６のグループにおいて、ａ系列のデータ線６に対応するＴＦＴ１３４のドレインは、グループを構成するデータ線６の数と同じ本数である８本の検査用信号線８２０のうち、検査信号ＣＸ１として読み出す検査用信号線８２０に電気的に共通接続されている。同様に、各グループにおいて、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ及びｈ系列のデータ線６に対応するＴＦＴ１３４のドレインは、８本の検査用信号線８２０のうち、検査信号ＣＸ２、ＣＸ３、ＣＸ４、ＣＸ５、ＣＸ６、ＣＸ７及びＣＸ８として読み出す検査用信号線８２０に電気的に共通接続されている。検査用信号線８２０は、接続配線１０８（図１参照）に含まれ、検査用端子１０３（図１参照）のうち出力端子１０３ｏに電気的に接続されている。Ｘ方向において左側に設けられた８個の出力端子１０３ｏから検査信号ＣＸ１〜ＣＸ８を取り出すことができる構成となっている。出力端子１０３ｏ及び検査用信号線８２０の数は、データ線６のグループ系列の数と同じである。
上述した検査回路１３０によって、検査時には、例えば、データ線６のグループごとに制御回路１３２から転送パルスＸ１、Ｘ２、・・・、Ｘ２４８を出力して、各グループに対応するＴＦＴ１３４をオン状態とすることで、予め所定電圧の検査用の画像信号が供給されたデータ線６の電位を、８本の検査用信号線８２０を介して出力端子１０３ｏに出力させる。そして、８本の検査用信号線８２０に電気的に接続された外部の判定手段によって８本の検査用信号線８２０が所定の電位であるか否かを判定することで、デマルチプレクサ回路７０や各データ線６の機能における良否を判定する検査が行われる。なお、このような検査は、後述する電気光学装置用基板としてのマザー基板上において素子基板１０における各種の構成要素が形成された状態で行われる。つまり、マザー基板から素子基板１０を取り出す、すなわち液晶パネル１１０を取り出す前に検査を行うので、効率的に検査を行うことができる。
検査用端子１０３（図１参照）のうち検査用端子１０３ｙは、検査時において、走査線駆動回路１０２から出力される検査用の出力信号を、検査信号ＹＥＰとして読み出すための出力端子であり、接続配線１０８（図１参照）に含まれる検査用信号線８８０を介して走査線駆動回路１０２（より具体的には、走査線駆動回路１０２のシフトレジスターの最終段の出力線）と電気的に接続されている。検査時において、検査用端子１０３ｙをプローブすることで、走査線駆動回路１０２を検査することができる。検査信号ＹＥＰは、走査信号の走査方向に対応して、右側（Ｒ）の走査線駆動回路１０２のシフトレジスターの最終段の出力線から出力される検査信号ＹＥＰＲと、左側（Ｌ）の走査線駆動回路１０２のシフトレジスターの最終段の出力線から出力される検査信号ＹＥＰＬとが存在する。
ここで、上述のように構成された液晶装置１００の動作について、図３を参照して説明する。
走査線駆動回路１０２は、ある１フレーム（第ｎフレーム）の期間にわたって走査信号Ｇ１、Ｇ２、・・・、Ｇ１０８８を１水平期間ごとに順次排他的にＨレベル（即ち、選択電圧）とする。
ここで、１水平期間では、タイミング制御回路から供給される制御信号ＳＥＬ１、ＳＥＬ２、・・・、ＳＥＬ８は、この順番で排他的にＨレベルとなり、この供給に合わせて画像信号供給回路４００は、画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８を供給する。
詳細には、画像信号供給回路４００は、ｉ行目の走査信号ＧｉがＨレベルとなる期間において、制御信号ＳＥＬ１がＨレベルとなったとき、ｉ行目の走査線３とａ系列のデータ線６との交差に対応する画素Ｐの階調に応じた電圧だけ共通電極電位ＬＣＣＯＭに対して高位または低位の画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８を、１、２、３、・・・、２４８番目のグループに対応させて一斉に出力する。この際、制御信号ＳＥＬ１だけがＨレベルであるので、ａ系列のデータ線６が選択される（すなわち、ａ系列のデータ線６に対応するトランジスター７１だけがオンする）結果、画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８は、それぞれａ系列（１、９、１７、・・・、１９７７列目）のデータ線６に供給される。一方、走査信号ＧｉがＨレベルであると、ｉ行目に位置する画素Ｐのすべてにおいて、画素スイッチング用のＴＦＴ３０がオン（導通）状態となるので、ａ系列のデータ線６に供給された画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８は、それぞれｉ行１列、ｉ行９列、ｉ行１７列、・・・、ｉ行１９７７列の画素電極１５に印加されることになる。
次に、画像信号供給回路４００は、制御信号ＳＥＬ２がＨレベルとなったとき、今度はｉ行目の走査線３とｂ系列のデータ線６との交差に対応する画素Ｐの階調に応じた電圧の画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８を、１、２、３、・・・、２４８番目のグループに対応させて一斉に出力する。この際、制御信号ＳＥＬ２だけがＨレベルであるため、ｂ系列のデータ線６が選択される結果、画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８は、それぞれｂ系列（２、１０、１８、・・・、１９７８列目）のデータ線６に供給されて、それぞれｉ行２列、ｉ行１０列、ｉ行１８列、・・・、ｉ行１９７８列の画素電極１５に印加されることになる。
同様に、画像信号供給回路４００は、ｉ行目の走査信号ＧｉがＨレベルとなる期間において、制御信号ＳＥＬ３がＨレベルとなったときには、ｉ行目の走査線３とｃ系列のデータ線６との交差に対応する画素Ｐの階調に応じた電圧の画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８を、それぞれ１、２、３、・・・、２４８番目のグループに対応させて一斉に出力する。同様に、制御信号ＳＥＬ４がＨレベルとなったときには、ｉ行目の走査線３とｄ系列のデータ線６との交差に対応する画素Ｐ、制御信号ＳＥＬ５がＨレベルとなったときには、ｉ行目の走査線３とｅ系列のデータ線６との交差に対応する画素Ｐ、制御信号ＳＥＬ６がＨレベルとなったときには、ｉ行目の走査線３とｆ系列のデータ線６との交差に対応する画素Ｐ、制御信号ＳＥＬ７がＨレベルとなったときには、ｉ行目の走査線３とｇ系列のデータ線６との交差に対応する画素Ｐ、制御信号ＳＥＬ８がＨレベルとなったときには、ｉ行目の走査線３とｈ系列のデータ線６との交差に対応する画素Ｐ、の階調に応じた電圧の画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８を、それぞれ１、２、３、・・・、２４８番目のグループに対応させて一斉に出力する。これにより、ｉ行目の各画素Ｐの階調に応じた画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８が、ｃ系列（３、１１、１９、・・・、１９７９列目）のデータ線６に供給されて、それぞれｉ行３列、ｉ行１１列、ｉ行１９列、・・・、ｉ行１９７９列の画素電極１５に印加される。同様にして、引き続き、ｄ系列（４、１２、２０、・・・、１９８０列目）のデータ線６に画像信号が供給されて、それぞれｉ行４列、ｉ行１２列、ｉ行２０列、・・・、ｉ行１９８０列の画素電極１５に印加される。引き続き、ｅ系列（５、１３、２１、・・・、１９８１列目）のデータ線６に画像信号が供給されて、それぞれｉ行５列、ｉ行１３列、ｉ行２１列、・・・、ｉ行１９８１列の画素電極１５に印加される。引き続き、ｆ系列（６、１４、２２、・・・、１９８２列目）のデータ線６に画像信号が供給されて、それぞれｉ行６列、ｉ行１４列、ｉ行２２列、・・・、ｉ行１９８２列の画素電極１５に印加される。引き続き、ｇ系列（７、１５、２３、・・・、１９８３列目）のデータ線６に画像信号が供給されて、それぞれｉ行７列、ｉ行１５列、ｉ行２３列、・・・、ｉ行１９８３列の画素電極１５に印加される。引き続き、ｈ系列（８、１６、２４、・・・、１９８４列目）のデータ線６に画像信号が供給されて、それぞれｉ行８列、ｉ行１６列、ｉ行２４列、・・・、ｉ行１９８４列の画素電極１５に印加される。
これにより、ｉ行目の画素Ｐに対して、階調に応じた画像信号の電圧を書き込む動作が完了する。なお、画素電極１５に印加された電圧は、走査信号ＧｉがＬレベルになっても、液晶容量によって次の第（ｎ＋１）フレームの書き込みまで保持されることになる。
なお、複数の外部接続用端子１０４は、画像信号供給回路４００から画像信号ＶＩＤ１、ＶＩＤ２、ＶＩＤ３、・・・、ＶＩＤ２４８が入力される画像信号端子１０４ｖ、制御信号ＳＥＬ１〜ＳＥＬ８が入力される制御信号端子１０４ｓだけでなく、対向基板２０の共通電極２３に供給される共通電極電位ＬＣＣＯＭが入力される端子、基準電位ＶＳＳが入力される端子、電源電位ＶＤＤが入力される端子、転送方向制御信号ＤＩＲＹが入力される端子などを含んでいる。共通電極電位ＬＣＣＯＭを除く他の入力信号は、各端子に接続された接続配線を経由して走査線駆動回路１０２に供給される。
＜電気光学装置用基板＞
次に、液晶パネル１１０を製造する際に用いられる電気光学装置用基板について図５を参照して説明する。図５は電気光学装置用基板としてのマザー基板を示す概略平面図である。
図５に示すように、電気光学装置用基板としてのマザー基板Ｗは、例えば、基材として透明な石英基板が用いられたものであって、ウェハー状となっている。液晶パネル１１０の素子基板１０は、マザー基板Ｗを用いて製造される。素子基板１０は、ウェハー状のマザー基板Ｗの一部を切り欠いたオリフラを基準として、マザー基板ＷにおいてＸ方向とＹ方向とに複数面付け（設計上レイアウト）されている。具体的には、マザー基板Ｗを用いて素子基板１０の各構成を形成した後に、個々の素子基板１０に対して対向基板２０を対向配置し、素子基板１０と対向基板２０との間のシール部４０で囲まれた領域に液晶を充填して、素子基板１０と対向基板２０とを貼り合わせる。その後に、マザー基板Ｗを切断して個々の液晶パネル１１０を取り出す。
マザー基板Ｗにレイアウトされた素子基板１０は、本発明における個別基板の一例である。本実施形態では、個別基板である素子基板１０をチップ（Ｃｈｉｐ）と呼ぶ。マザー基板Ｗにおけるチップの平面的な位置に応じてチップ番号が与えられる。例えば、図５に示すように、図中の左上に位置する素子基板１０を基準としてチップ番号「Ｃ１１」を付与する。チップＣ１１に対して、Ｙ方向に隣り合う素子基板１０はチップ番号が「Ｃ１２」となり、チップＣ１２と呼ばれる。チップＣ１１に対して、Ｘ方向に隣り合う素子基板１０はチップ番号が「Ｃ２１」となり、チップＣ２１と呼ばれる。チップＣ２１に対して、Ｙ方向に隣り合う素子基板１０はチップ番号が「Ｃ２２」となり、チップＣ２２と呼ばれる。つまり、Ｘ方向とＹ方向とにマトリックス状に配置された素子基板１０（チップ）は、Ｘ方向における列番号とＹ方向における行番号とによりチップ番号が与えられる。
マザー基板Ｗに面付けされた複数の素子基板１０（チップ）の検査は、前述したように、素子基板１０の第３周辺領域Ｅ３に設けられた検査用端子１０３を利用してチップごとに行うことができる。なお、複数のチップを１つの検査単位として、検査単位ごとに検査を行ってもよい。
これらの複数のチップ間において、Ｘ方向に延在する仮想のスクライブラインＳＬＸと、Ｙ方向に延在する仮想のスクライブラインＳＬＹとが存在する。スクライブラインＳＬＸ，ＳＬＹに沿ってマザー基板Ｗを切断することにより、個々の素子基板１０をマザー基板Ｗから取り出す。つまり、スクライブラインＳＬＸ，ＳＬＹは、組立後の液晶パネル１１０を取り出すことができる設計上の分割線である。スクライブラインＳＬＸ，ＳＬＹは、マザー基板Ｗに配置されていない仮想のラインであって、実際にはスクライブラインＳＬＸ，ＳＬＹの位置を特定可能なマーク類（図示省略）が個々の素子基板１０に対応してマザー基板Ｗに形成されている。なお、マザー基板Ｗの切断方法としては、ダイシング法や、スジ入れスクライブ法、レーザースクライブ法などが挙げられる。本実施形態では、後述する共通配線を切断時に取り除くことからダイシング法を用いている。
＜共通配線＞
次に、複数の検査用端子１０３及び複数の外部接続用端子１０４が電気的に接続される共通配線について、図６を参照して説明する。図６はマザー基板における共通配線の電気的な配置を示す概略平面図である。本実施形態では、本発明の共通配線の一例をガードラインと呼ぶ。
図６に示すように、マザー基板Ｗには、例えば、Ｘ方向とＹ方向とに配置された４つの素子基板１０、すなわちチップＣ１１，Ｃ１２，Ｃ２１，Ｃ２２をそれぞれ取り囲むように、共通配線としてのガードライン１０９が配置されている。ガードライン１０９はマザー基板Ｗに所謂格子状に配置されており、チップ間においてＸ方向に延在するガードライン１０９ａと、同じくチップ間において、Ｙ方向に延在するガードライン１０９ｂとを含んで構成されている。複数の外部接続用端子１０４と対峙してＸ方向に延在するガードライン１０９ａと、複数の外部接続用端子１０４のそれぞれとが電気的に接続されている。また、チップ間においてＹ方向に延在するガードライン１０９ｂと複数の検査用端子１０３のそれぞれとが電気的に接続されている。Ｘ方向に延在するガードライン１０９ａが本発明の第１の共通配線または第３の共通配線の一例であり、Ｙ方向に延在するガードライン１０９ｂが本発明の第２の共通配線の一例である。ガードライン１０９ａとガードライン１０９ｂとは電気的に接続されている。
ガードライン１０９は、検査用端子１０３及び外部接続用端子１０４に接続された接続配線やトランジスターなどが静電気によって損傷あるいは破壊されることを防ぐ目的で配置されたものである。静電気が検査用端子１０３や外部接続用端子１０４に入ったとしても、静電気はガードライン１０９側に逃げてゆく。ガードライン１０９は、図５に示したマザー基板Ｗ上において、平面視で基本的にスクライブラインＳＬＸ，ＳＬＹと重なるように配置されている。また、Ｘ方向に隣り合うチップの複数の検査用端子１０３は、Ｙ方向に延在するガードライン１０９ｂを挟んで配置されている。つまり、スクライブラインＳＬＸ，ＳＬＹに沿ってマザー基板Ｗを切断すれば、ガードライン１０９が切断（ダイシング）されて、ガードライン１０９ａと外部接続用端子１０４とが切り離される。同様に、ガードライン１０９ｂと検査用端子１０３とが切り離される。
なお、図６では、検査用端子１０３における入力端子１０３ｉと出力端子１０３ｏの数や外部接続用端子１０４の数を正確に記載していない。検査用端子１０３における出力端子１０３ｏの中に、走査線駆動回路１０２から検査信号ＹＥＰが出力される検査用端子１０３ｙが含まれる（図３参照）。
＜接続端子及び接続配線と共通配線との電気的な接続＞
次に、第１の接続端子としての複数の外部接続用端子１０４と、共通配線としてのガードライン１０９との電気的な接続について、図７〜図９を参照して、具体的に説明する。図７は外部接続用端子とガードラインとの電気的な接続を示す回路図、図８は電源電位ＶＤＤに係る外部接続用端子とガードラインとの電気的な接続構造を示す概略断面図、図９は転送方向制御信号ＤＩＲＹに係る外部接続用端子とガードラインとの電気的な接続構造を示す概略断面図である。なお、図７はマザー基板ＷのチップＣ１１における複数の外部接続用端子１０４のうちの一部と、ガードライン１０９との電気的な接続を例示するものである。
図７に示すように、チップＣ１１（素子基板１０）において、複数の外部接続用端子１０４は、チップＣ１１の第１の辺に沿ってＸ方向に間隔を置いて配置されている。複数の外部接続用端子１０４のうち、Ｘ方向の左側に配列する例えば４つの外部接続用端子１０４には、左端側から、共通電極電位ＬＣＣＯＭ、基準電位ＶＳＳ、電源電位ＶＤＤ、転送方向制御信号ＤＩＲＹが入力される。
複数の外部接続用端子１０４のそれぞれには、接続配線８３０が接続されている。接続配線８３０は、図１に示した接続配線１０７に含まれるものである。具体的には、接続配線８３０は、外部接続用端子１０４（ＬＣＣＯＭ）に接続された接続配線８３１と、外部接続用端子１０４（ＶＳＳ）に接続された接続配線８３２と、外部接続用端子１０４（ＶＤＤ）に接続された接続配線８３３と、外部接続用端子１０４（ＤＩＲＹ）に接続された接続配線８３４とを含んで構成されている。これらの接続配線８３１，８３２，８３３，８３４のそれぞれは、本発明の第１の接続配線の一例である。
第１の辺に配列した複数の外部接続用端子１０４のそれぞれと、第１の共通配線としてのガードライン１０９ａとは第１の静電保護回路ＰＥ１を介して接続されている。
接続配線８３１は、図１に示したように上下導通部１０６に接続されている。接続配線８３２，８３３，８３４は、内部回路としての走査線駆動回路１０２に接続されている。
接続配線８３１の上下導通部１０６側は、接続配線８４１と第２の静電保護回路ＰＥ２とを介してＹ方向に延在する第２の共通配線としてのガードライン１０９ｂに接続されている。接続配線８３２の走査線駆動回路１０２側は、接続配線８４２と第２の静電保護回路ＰＥ２とを介してＹ方向に延在するガードライン１０９ｂに接続されている。同様に、接続配線８３３の走査線駆動回路１０２側は、接続配線８４３と第２の静電保護回路ＰＥ２とを介してＹ方向に延在するガードライン１０９ｂに接続されている。接続配線８３４の走査線駆動回路１０２側は、接続配線８４４と第２の静電保護回路ＰＥ２とを介してＹ方向に延在するガードライン１０９ｂに接続されている。これらの接続配線８４１，８４２，８４３，８４４を総称して接続配線８４０と呼ぶ。
つまり、第１の接続端子としての外部接続用端子１０４は、その一端側が第１の辺に沿って延在する第１の共通配線としてのガードライン１０９ａに第１の静電保護回路ＰＥ１を介して電気的に接続され、その他端側が第１の接続配線としての接続配線８３０を介して内部回路としての走査線駆動回路１０２に電気的に接続され、接続配線８３０の走査線駆動回路１０２側は、第１の辺に交差する第２の辺に沿って延在する第２の共通配線としてのガードライン１０９ｂに接続配線８４０と第２の静電保護回路ＰＥ２を介して電気的に接続されている。
図７には、すべての複数の外部接続用端子１０４とガードライン１０９ｂとの電気的な接続を示してはいないが、第１の辺に配列した複数の外部接続用端子１０４のうちおよそ半分は、左側の第２の辺に沿って延在するガードライン１０９ｂに電気的に接続されている。残りの外部接続用端子１０４は、右側の第２の辺に沿って延在するガードライン１０９ｂに電気的に接続されている。
ガードライン１０９ａは前述したように仮想のスクライブラインＳＬＸに沿ってＸ方向に延在している。ガードライン１０９ｂは前述したように同じく仮想のスクライブラインＳＬＹに沿ってＹ方向に延在している。マザー基板ＷをスクライブラインＳＬＸ，ＳＬＹに沿ってスクライブ（切断）する方法として、ダイシング法を用いた場合の、Ｙ方向におけるダイシング幅ｄ１とＸ方向におけるダイシング幅ｄ２とを図７において二点鎖線で示す。ダイシング幅ｄ１，ｄ２は、例えば、１００μｍである。ガードライン１０９ａ，１０９ｂの幅は、静電気を逃がすことを考慮すると１０μｍ以上であって、ダイシング幅ｄ１，ｄ２よりも小さい例えば３０μｍである。マザー基板Ｗに対してダイシングを施すことによって、ガードライン１０９ａ，１０９ｂが取り除かれると共に、第１の静電保護回路ＰＥ１の一部と、第２の静電保護回路ＰＥ２の一部が取り除かれる。これによって、複数の外部接続用端子１０４は、ガードライン１０９ａから切り離される。接続配線８４０もガードライン１０９ｂから切り離される。
また、マザー基板Ｗをスクライブ（切断）して取り出されたチップＣ１１（素子基板１０）の第１の辺における端面には、第１の静電保護回路ＰＥ１の一部が露出し、チップＣ１１（素子基板１０）の第２の辺における端面には、第２の静電保護回路ＰＥ２の一部が露出することになる。言い換えれば、素子基板１０の第１の辺側には、切断された第１の静電保護回路ＰＥ１が残り、第２の辺側には、切断された第２の静電保護回路ＰＥ２が残る。
次に、図８を参照して、電源電位ＶＤＤが入力される外部接続用端子１０４とガードライン１０９ａ，１０９ｂとの電気的な接続構造について説明する。なお、図７では当該接続構造を示す部分を破線で囲んでいる。
図８に示すように、基材１０ｓ上には、まず、第１絶縁膜１１ａが形成される。第１絶縁膜１１ａは、意図的に不純物が導入されていない、例えば酸化シリコン膜（None−doped Silicate Glass；ＮＳＧ膜）や窒化シリコン膜（ＳｉｘＮｙ膜）を用いて形成される。第１絶縁膜１１ａの形成方法としては、モノシラン（ＳｉＨ4）、２塩化シラン（ＳｉＣｌ2Ｈ2）、ＴＥＯＳ（テトラエトキシシラン）、アンモニアなどの処理ガスを用いた常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを挙げることができる。第１絶縁膜１１ａの膜厚は例えば２００ｎｍである。
なお、表示領域Ｅ０では、第１絶縁膜１１ａ上に画素回路におけるＴＦＴ３０の半導体層が形成される。また、第１周辺領域Ｅ１においても、第１絶縁膜１１ａ上に周辺回路におけるトランジスターの半導体層が形成される。
本実施形態では、第３周辺領域Ｅ３において、上記の半導体層を構成する材料と同じ材料を用い、第１絶縁膜１１ａ上に第１の静電保護回路ＰＥ１と第２の静電保護回路ＰＥ２とをそれぞれ形成する。具体的には、不純物イオンを注入することにより導電性を付与したポリシリコン膜をパターニングして、第１の静電保護回路ＰＥ１及び第２の静電保護回路ＰＥ２として機能する抵抗素子を形成する。導電性のポリシリコン膜は、例えば、減圧ＣＶＤ法で燐（Ｐ）がドープされたポリシリコン膜を堆積させた後に、燐拡散処理を行って形成されたものである。導電性のポリシリコン膜の膜厚は、例えば、５０ｎｍ〜１００ｎｍである。なお、ポリシリコン膜にドープされる原子は燐（Ｐ）に限定されない。
このようにして形成される抵抗素子の平面的な形状は、ライン状であってもよいし、抵抗値を調整するためにライン状の一部に蛇行した部分を含んでいる形状としてもよい。第１の静電保護回路ＰＥ１及び第２の静電保護回路ＰＥ２を構成する抵抗素子は、前述したように、スクライブされて、一部が素子基板１０側に残る。スクライブ時に発生した静電気が残った第１の静電保護回路ＰＥ１及び第２の静電保護回路ＰＥ２に侵入したとしても、残った抵抗素子によって消費されることが好ましく、抵抗素子の抵抗値は、接続配線８３０や接続配線８４０の抵抗値よりも大きい（言い換えれば、ライン幅が細く、膜厚が薄い）ほうがよい。接続配線８３０及び接続配線８４０の抵抗値は、例えば１ｋΩ以下であり、第１の静電保護回路ＰＥ１及び第２の静電保護回路ＰＥ２を構成する抵抗素子の抵抗値は、例えば数百ｋΩから１ＭΩ（メグオーム）である。
次に、第１の静電保護回路ＰＥ１及び第２の静電保護回路ＰＥ２を覆ってゲート絶縁膜１１ｂが形成される。ゲート絶縁膜１１ｂは、例えばシリコンの半導体膜を熱酸化して得られた第１酸化シリコン膜と、減圧ＣＶＤ法を用い７００℃から９００℃の高温条件で形成された第２酸化シリコン膜との二層構造となっている。ゲート絶縁膜１１ｂの膜厚は例えば７５ｎｍである。
次に、ゲート絶縁膜１１ｂ上にガードライン１０９ａ，１０９ｂ（１０９）が形成される。ガードライン１０９は、上述した、ＴＦＴ３０及び周辺回路のトランジスターにおけるゲート電極と同じ材料であって、例えば、第１の静電保護回路ＰＥ１及び第２の静電保護回路ＰＥ２を構成する抵抗素子と同様に、導電性のポリシリコン膜を用いて形成されている。この場合の導電性のポリシリコン膜の膜厚は例えば１５０ｎｍである。マザー基板ＷにおいてＸ方向またはＹ方向に延在する１本あたりのガードライン１０９の抵抗値は、例えば１００Ω程度である。
次に、ガードライン１０９を覆う第２絶縁膜１１ｃが形成される。第２絶縁膜１１ｃは、前述したＮＳＧ膜、あるいは燐（Ｐ）を含むＰＳＧ（Phospho Silicate Glass）膜、硼素を含むＢＳＧ（Boro Silicate Glass）膜、硼素（Ｂ）と燐（Ｐ）とが含まれるＢＰＳＧ（Boro−phospho Silicate Glass）膜などのシリコン系酸化膜を用いて形成される。これらのシリコン系酸化膜の形成方法としては、モノシラン、２塩化シラン、ＴＥＯＳ、ＴＥＢ（トリエチルボレート）、ＴＭＰＯ（トリメチルホスフェート）などを用いた常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを挙げることができる。第２絶縁膜１１ｃの膜厚は例えば３００ｎｍである。
次に、第２絶縁膜１１ｃを貫通して、ガードライン１０９ａ，１０９ｂに至る複数の貫通孔や、第２絶縁膜１１ｃ及びゲート絶縁膜１１ｂを貫通して第１の静電保護回路ＰＥ１及び第２の静電保護回路ＰＥ２に至る複数の貫通孔が形成される。そして、これらの貫通孔の少なくとも内壁を被覆するように導電膜を成膜してパターニングすることにより、接続配線８３１，８３２、そして接続配線８３３を構成するところの配線８３３ａ，８３３ｂが形成される。また、接続配線８４３を構成するところの配線８４３ｂ，８４３ｃが形成される。
また、上記導電膜をパターニングすることにより、ガードライン１０９ａと配線８３３ａとを接続させるコンタクトホール１１１ａ、配線８３３ａと第１の静電保護回路ＰＥ１とを接続させるコンタクトホール１１１ｂ、第１の静電保護回路ＰＥ１と配線８３３ｂとを接続させるコンタクトホール１１１ｃが形成される。また、配線８４３ｂと第２の静電保護回路ＰＥ２とを接続させるコンタクトホール１１１ｄ、第２の静電保護回路ＰＥ２と配線８４３ｃとを接続させるコンタクトホール１１１ｅ、配線８４３ｃとガードライン１０９ｂとを接続させるコンタクトホール１１１ｆが形成される。
このような導電膜としては、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。このような導電膜の厚みは例えば５００ｎｍである。
次に、配線８３１，８３２，８３３ａ，８３３ｂ，８４３ｂ，８４３ｃを覆う第３絶縁膜１２が形成される。第３絶縁膜１２もまた、前述したＮＳＧ膜、あるいは燐（Ｐ）を含むＰＳＧ膜、硼素を含むＢＳＧ膜、硼素（Ｂ）と燐（Ｐ）とが含まれるＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。第３絶縁膜１２の膜厚は例えば３００ｎｍである。
次に、第３絶縁膜１２を貫通して、配線８３３ｂや配線８４３ｂに至る複数の貫通孔が形成される。そして、これらの貫通孔の少なくとも内壁を被覆するように導電膜を成膜してパターニングすることにより、２つのコンタクトホール１２１ａ，１２１ｂを介して配線８３３ｂに接続される外部接続用端子１０４を構成するところの第１層１０４ａが形成される。また、コンタクトホール１２１ｃを介して配線８３３ｂに接続されると共に、コンタクトホール１２１ｄを介して配線８４３ｂに接続される接続配線８４３を構成するところの配線８４３ａが形成される。このような導電膜もまた、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。この導電膜の膜厚は、例えば１５０ｎｍである。
次に、第１層１０４ａと配線８４３ａとを覆う第４絶縁膜１３が形成される。第４絶縁膜１３もまた、前述したＮＳＧ膜、あるいは燐（Ｐ）を含むＰＳＧ膜、硼素を含むＢＳＧ膜、硼素（Ｂ）と燐（Ｐ）とが含まれるＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。第４絶縁膜１３の膜厚は例えば３００ｎｍである。
次に、第４絶縁膜１３を貫通して、第１層１０４ａに至る複数の貫通孔が形成される。そして、これらの貫通孔の少なくとも内壁を被覆するように導電膜を成膜してパターニングすることにより、２つのコンタクトホール１３１，１３２を介して第１層１０４ａに接続される外部接続用端子１０４を構成するところの第２層１０４ｂが形成される。このような導電膜もまた、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。この導電膜の膜厚は、例えば１５０ｎｍである。
次に、第２層１０４ｂを覆う第５絶縁膜１４が形成される。第５絶縁膜１４もまた、前述したＮＳＧ膜、あるいは燐（Ｐ）を含むＰＳＧ膜、硼素を含むＢＳＧ膜、硼素（Ｂ）と燐（Ｐ）とが含まれるＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。第５絶縁膜１４の膜厚は例えば３００ｎｍである。そして、第５絶縁膜１４を貫通して第２層１０４ｂに至る開口１４ａが形成される。開口１４ａに露出した第２層１０４ｂの部分が外部接続用端子１０４（ＶＤＤ）として機能する。
このような配線構造によれば、基材１０ｓ上において、第１の静電保護回路ＰＥ１及び第２の静電保護回路ＰＥ２と、ガードライン１０９ａ及びガードライン１０９０ｂと、接続配線８３３と、外部接続用端子１０４（第１層１０４ａ及び第２層１０４ｂ）とは、異なる配線層に形成される。
前述したように、スクライブ（切断）によって第１の静電保護回路ＰＥ１と第２の静電保護回路ＰＥ２の一部が除かれて、素子基板１０に残った電源電位ＶＤＤに係る接続配線は、他の配線層に比べて、低抵抗な配線材料により構成された配線層からなる。これにより、電源電位ＶＤＤの入力に伴って電源電位ＶＤＤが減衰して変動することを抑制している。
次に、図９を参照して、転送方向制御信号ＤＩＲＹが入力される外部接続用端子１０４とガードライン１０９ａ，１０９ｂとの電気的な接続構造について説明する。なお、図７では当該接続構造を示す部分を破線で囲んでいる。また、図８に示した配線構造と同じ構成には同じ符号を付して詳細な説明は省略する。
図９に示すように、素子基板１０の基材１０ｓ上には、第１絶縁膜１１ａが形成される。次に、第１絶縁膜１１ａ上に導電性のポリシリコン膜を用いて第１の静電保護回路ＰＥ１と第２の静電保護回路ＰＥ２とが形成される。第１の静電保護回路ＰＥ１及び第２の静電保護回路ＰＥ２を覆うようにゲート絶縁膜１１ｂが形成され、ゲート絶縁膜１１ｂ上に導電性のポリシリコン膜を用いてガードライン１０９ａ，１０９ｂと、抵抗素子Ｒ１とが形成される。抵抗素子Ｒ１は、後述する配線８４４ｂと配線８４４ｃとに電気的に接続される。なお、前述したように、抵抗素子として形成される第１の静電保護回路ＰＥ１及び第２の静電保護回路ＰＥ２の膜厚は、ガードライン１０９ａ，１０９ｂ及び抵抗素子Ｒ１よりも薄い。
転送方向制御信号ＤＩＲＹが入力される外部接続用端子１０４に繋がる接続配線８３０と第２の静電保護回路ＰＥ２との間に抵抗素子Ｒ１を入れることで、接続配線８３０とこれに繋がる内部回路（この場合は、走査線駆動回路１０２）が静電破壊されることをより抑制可能な構成としている。抵抗素子Ｒ１の抵抗値は、例えば、１００Ω以上数ｋΩ以下である。
次に、ガードライン１０９ａ，１０９ｂ、抵抗素子Ｒ１を覆うように第２絶縁膜１１ｃが形成され、第２絶縁膜１１ｃにガードライン１０９ａ，１０９ｂ、抵抗素子Ｒ１のそれぞれに至る複数の貫通孔が形成される。また、第２絶縁膜１１ｃとゲート絶縁膜１１ｂとを貫通して、第１の静電保護回路ＰＥ１、第２の静電保護回路ＰＥ２に至る複数の貫通孔が形成される。これらの貫通孔の少なくとも内部を被覆するように、第２絶縁膜１１ｃ上に導電膜を成膜してパターニングすることにより、配線８３１，８３２，８３３が形成される。また、第２絶縁膜１１ｃを貫通するコンタクトホール１１１ｇを介してガードライン１０９ａに接続されると共に、第２絶縁膜１１ｃとゲート絶縁膜１１ｂとを貫通するコンタクトホール１１１ｈを介して第１の静電保護回路ＰＥ１に接続される配線８３４ａが形成される。また、第２絶縁膜１１ｃとゲート絶縁膜１１ｂとを貫通するコンタクトホール１１１ｉを介して第１の静電保護回路ＰＥ１に接続される配線８３４ｂが形成される。また、第２絶縁膜１１ｃを貫通するコンタクトホール１１１ｊを介して抵抗素子Ｒ１に接続される配線８４４ｂが形成される。また、第２絶縁膜１１ｃを貫通するコンタクトホール１１１ｋを介して抵抗素子Ｒ１に接続されると共に、第２絶縁膜１１ｃとゲート絶縁膜１１ｂとを貫通するコンタクトホール１１１ｍを介して第２の静電保護回路ＰＥ２に接続される配線８４４ｃが形成される。また、第２絶縁膜１１ｃとゲート絶縁膜１１ｂとを貫通するコンタクトホール１１１ｎを介して第２の静電保護回路ＰＥ２に接続されると共に、第２絶縁膜１１ｃを貫通するコンタクトホール１１１ｏを介してガードライン１０９ｂに接続される配線８４４ｄが形成される。このような導電膜もまた、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。
次に、配線８３１，８３２，８３３，８３４ａ，８３４ｂ，８４４ｂ，８４４ｃ，８４４ｄを覆う第３絶縁膜１２が形成される。そして、第３絶縁膜１２を貫通して、配線８３４ｂや配線８４４ｂに至る複数の貫通孔が形成される。これらの貫通孔の少なくとも内部を被覆するように導電膜を成膜してパターニングすることにより、２つのコンタクトホール１２１ｅ，１２１ｆを介して配線８３４ｂに接続される外部接続用端子１０４を構成するところの第１層１０４ｃが形成される。また、コンタクトホール１２１ｇを介して配線８３４ｂに接続されると共に、コンタクトホール１２１ｈを介して配線８４４ｂに接続される接続配線８４４を構成するところの配線８４４ａが形成される。このような導電膜もまた、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。
次に、第１層１０４ｃと配線８４４ａとを覆う第４絶縁膜１３が形成される。そして、第４絶縁膜１３を貫通して、第１層１０４ｃに至る複数の貫通孔が形成される。これらの貫通孔の少なくとも内部を被覆するように導電膜を成膜してパターニングすることにより、２つのコンタクトホールＣ１３ｃ，Ｃ１３ｄを介して第１層１０４ｃに接続される外部接続用端子１０４を構成するところの第２層１０４ｄが形成される。このような導電膜もまた、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。
次に、第２層１０４ｄを覆う第５絶縁膜１４が形成される。そして、第５絶縁膜１４を貫通して第２層１０４ｄに至る開口１４ａが形成される。開口１４ａに露出した第２層１０４ｄの部分が外部接続用端子１０４（ＤＩＲＹ）として機能する。
このような配線構造とすることによって、複数の外部接続用端子１０４のそれぞれを第１の静電保護回路ＰＥ１を介してＸ方向に延在する第１の共通配線としてのガードライン１０９ａに接続させたり、第２の静電保護回路ＰＥ２を介してＹ方向に延在する第２の共通配線としてのガードライン１０９ｂに接続させたりすることができる。
次に、第２の接続端子としての複数の検査用端子１０３と、共通配線としてのガードライン１０９との電気的な接続について、図１０及び図１１を参照して、具体的に説明する。図１０は検査用端子とガードラインとの電気的な接続を示す回路図、図１１は検査用端子とガードラインとの電気的な接続構造を示す概略断面図である。なお、図１０はマザー基板ＷのチップＣ１１における複数の検査用端子１０３のうちの出力端子１０３ｏの一部と、ガードライン１０９との電気的な接続を例示するものである。また、先に示した外部接続用端子１０４とガードライン１０９との接続に係る配線構造と同じ構成には同じ符号を付して詳細な説明は省略する。
図１０に示すように、チップＣ１１（素子基板１０）において、複数の検査用端子１０３のうち複数の出力端子１０３ｏは、チップＣ１１のＸ方向の左側の第２の辺に沿ってＹ方向に間隔を置いて配置されている。複数の出力端子１０３ｏのうち、Ｙ方向に配列する例えば３つの出力端子１０３ｏからは、上側から、出力信号ＣＸ８、出力信号ＣＸ７、出力信号ＣＸ６が出力される。
複数の出力端子１０３ｏのそれぞれには、検査用信号線８２０が接続されている。検査用信号線８２０は、図１及び図３に示した接続配線１０８に含まれるものである。以降、検査用信号線８２０について、接続配線８２０と呼ぶこととする。具体的には、接続配線８２０は、Ｙ方向において上端の出力端子１０３ｏ（ＣＸ８）に接続された接続配線８２１と、出力端子１０３ｏ（ＣＸ７）に接続された接続配線８２２と、出力端子１０３ｏ（ＣＸ６）に接続された接続配線８２３とを含んで構成されている。これらの接続配線８２１，８２２，８２３は、本発明の第２の接続配線の一例である。
第２の辺に配列した複数の出力端子１０３ｏのそれぞれと、第２の共通配線としてのガードライン１０９ｂとは第３の静電保護回路ＰＥ３を介して接続されている。
図３に示したように、接続配線８２１，８２２，８２３は、内部回路としての検査回路１３０のＴＦＴ１３４に接続されている。
接続配線８２１のＴＦＴ１３４側は、接続配線８５１と第４の静電保護回路ＰＥ４とを介してＸ方向に延在するガードライン１０９ａに接続されている。同様に、接続配線８２２のＴＦＴ１３４側は、接続配線８５２と第４の静電保護回路ＰＥ４とを介してＸ方向に延在するガードライン１０９ａに接続されている。接続配線８２３のＴＦＴ１３４側は、接続配線８５３と第４の静電保護回路ＰＥ４とを介してＸ方向に延在するガードライン１０９ａに接続されている。これらの接続配線８５１，８５２，８５３を総称して接続配線８５０と呼ぶ。
つまり、第２の接続端子としての出力端子１０３ｏ（検査用端子１０３）は、その一端側が第２の辺に沿って延在する第２の共通配線としてのガードライン１０９ｂに第３の静電保護回路ＰＥ３を介して電気的に接続され、その他端側が第２の接続配線としての接続配線８２０を介して内部回路としての検査回路１３０のＴＦＴ１３４に電気的に接続され、接続配線８２０のＴＦＴ１３４側は、第２の辺に交差する第３の辺に沿って延在する第３の共通配線としてのガードライン１０９ａに接続配線８５０と第４の静電保護回路ＰＥ４を介して電気的に接続されている。
図１０には、すべての複数の検査用端子１０３とガードライン１０９との電気的な接続を示してはいないが、第２の辺に配列したすべての検査用端子１０３は、第３の辺に沿ってＸ方向に延在するガードライン１０９ａと、第２の辺に沿ってＹ方向に延在するガードライン１０９ｂとに電気的に接続されている。また、検査用端子１０３は、出力端子１０３ｏだけでなく、上述した入力端子１０３ｉ、検査用端子１０３ｙを含むものである。これらの入力端子１０３ｉ及び検査用端子１０３ｙもまた、Ｘ方向に延在するガードライン１０９ａとＹ方向に延在するガードライン１０９ｂとに電気的に接続されている。
ガードライン１０９ａは前述したように仮想のスクライブラインＳＬＸに沿ってＸ方向に延在している。ガードライン１０９ｂは前述したように同じく仮想のスクライブラインＳＬＹに沿ってＹ方向に延在している。マザー基板ＷをスクライブラインＳＬＸ，ＳＬＹに沿ってスクライブ（切断）する方法として、ダイシング法を用いた場合の、Ｙ方向におけるダイシング幅ｄ１及びＸ方向におけるダイシング幅ｄ２は、前述したように、例えば、１００μｍであり、ガードライン１０９ａ，１０９ｂの幅は、例えば３０μｍである。マザー基板Ｗに対してダイシングを施すことによって、ガードライン１０９ａ，１０９ｂが取り除かれると共に、第３の静電保護回路ＰＥ３の一部と、第４の静電保護回路ＰＥ４の一部が取り除かれる。これによって、複数の検査用端子１０３は、ガードライン１０９ｂから切り離される。接続配線８５０もガードライン１０９ａから切り離される。
また、マザー基板Ｗをスクライブ（切断）して取り出されたチップＣ１１（素子基板１０）の第２の辺における端面には、第３の静電保護回路ＰＥ３の一部が露出し、チップＣ１１（素子基板１０）の第３の辺における端面には、第４の静電保護回路ＰＥ４の一部が露出することになる。言い換えれば、素子基板１０の第２の辺側には、切断された第３の静電保護回路ＰＥ３が残り、第３の辺側には、切断された第４の静電保護回路ＰＥ４が残る。
次に、図１１を参照して、出力信号ＣＸ８が出力される出力端子１０３ｏとガードライン１０９ａ，１０９ｂとの電気的な接続構造について説明する。
図１１に示すように、素子基板１０の基材１０ｓ上には、第１絶縁膜１１ａが形成される。次に、第１絶縁膜１１ａ上に導電性のポリシリコン膜を用いて第３の静電保護回路ＰＥ３と第４の静電保護回路ＰＥ４とが形成される。第３の静電保護回路ＰＥ３及び第４の静電保護回路ＰＥ４を覆うようにゲート絶縁膜１１ｂが形成され、ゲート絶縁膜１１ｂ上に導電性のポリシリコン膜を用いてガードライン１０９ａ，１０９ｂと、抵抗素子Ｒ２とが形成される。抵抗素子Ｒ２は、後述する配線８２１ｂと配線８５１ａとに電気的に接続される。なお、抵抗素子として形成される第３の静電保護回路ＰＥ３及び第４の静電保護回路ＰＥ４の膜厚は、ガードライン１０９ａ，１０９ｂ及び抵抗素子Ｒ２よりも薄い。出力信号ＣＸ８が出力される出力端子１０３ｏに繋がる接続配線８２０と第４の静電保護回路ＰＥ４との間に抵抗素子Ｒ２を設けることにより、前述した抵抗素子Ｒ１と同様に、接続配線８２０とこれに繋がる内部回路（この場合は、検査回路１３０のＴＦＴ１３４）が静電破壊されることをより抑制可能な構成としている。第３の静電保護回路ＰＥ３及び第４の静電保護回路ＰＥ４の抵抗値は、第１の静電保護回路ＰＥ１及び第２の静電保護回路ＰＥ２と同様に、数百ｋΩから１ＭΩである。また、抵抗素子Ｒ２の抵抗値は、抵抗素子Ｒ１と同様に、例えば、１００Ω以上数ｋΩ以下である。
次に、ガードライン１０９ａ，１０９ｂ、抵抗素子Ｒ２を覆うように第２絶縁膜１１ｃが形成され、第２絶縁膜１１ｃにガードライン１０９ａ，１０９ｂ、抵抗素子Ｒ２のそれぞれに至る複数の貫通孔が形成される。また、第２絶縁膜１１ｃとゲート絶縁膜１１ｂとを貫通して、第３の静電保護回路ＰＥ３、第４の静電保護回路ＰＥ４に至る複数の貫通孔が形成される。これらの貫通孔の少なくとも内部を被覆するように、第２絶縁膜１１ｃ上に導電膜を成膜してパターニングすることにより、配線８２１ａ，８２１ｂ，８５１ａ，８５１ｂが形成される。また、配線８２１ａは、第２絶縁膜１１ｃを貫通するコンタクトホール１１１ｐを介してガードライン１０９ｂに接続されると共に、第２絶縁膜１１ｃとゲート絶縁膜１１ｂとを貫通するコンタクトホール１１１ｑを介して第３の静電保護回路ＰＥ３に接続される。また、配線８２１ｂは、第２絶縁膜１１ｃとゲート絶縁膜１１ｂとを貫通するコンタクトホール１１１ｒを介して第３の静電保護回路ＰＥ３に接続され、第２絶縁膜１１ｃを貫通するコンタクトホール１１１ｓを介して抵抗素子Ｒ２に接続される。また、配線８５１ａは、第２絶縁膜１１ｃを貫通するコンタクトホール１１１ｔを介して抵抗素子Ｒ２に接続されると共に、第２絶縁膜１１ｃとゲート絶縁膜１１ｂとを貫通するコンタクトホール１１１ｕを介して第４の静電保護回路ＰＥ４に接続される。また、配線８５１ｂは、第２絶縁膜１１ｃとゲート絶縁膜１１ｂとを貫通するコンタクトホール１１１ｖを介して第４の静電保護回路ＰＥ４に接続されると共に、第２絶縁膜１１ｃを貫通するコンタクトホール１１１ｗを介してガードライン１０９ａに接続される。このような導電膜もまた、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。
次に、配線８２１ａ，８２１ｂ，８５１ａ，８５１ｂを覆う第３絶縁膜１２が形成される。そして、第３絶縁膜１２を貫通して、配線８２１ｂに至る複数の貫通孔が形成される。これらの貫通孔の少なくとも内部を被覆するように導電膜を成膜してパターニングすることにより、２つのコンタクトホール１２１ｉ，１２１ｊを介して配線８２１ｂに接続される出力端子１０３ｏを構成するところの第１層１０３ａが形成される。このような導電膜もまた、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。
次に、第１層１０３ａを覆う第４絶縁膜１３が形成される。そして、第４絶縁膜１３を貫通して、第１層１０３ａに至る複数の貫通孔が形成される。これらの貫通孔の少なくとも内部を被覆するように導電膜を成膜してパターニングすることにより、２つのコンタクトホール１３５，１３６を介して第１層１０３ａに接続される出力端子１０３ｏを構成するところの第２層１０３ｂが形成される。このような導電膜もまた、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。
次に、第２層１０３ｂを覆う第５絶縁膜１４が形成される。そして、第５絶縁膜１４を貫通して第２層１０３ｂに至る開口１４ｂが形成される。開口１４ｂに露出した第２層１０３ｂの部分が出力端子１０３ｏ（ＣＸ８）として機能する。
このような配線構造とすることによって、複数の検査用端子１０３のそれぞれを第３の静電保護回路ＰＥ３を介してＹ方向に延在する第２の共通配線としてのガードライン１０９ｂに接続させたり、第４の静電保護回路ＰＥ４を介してＸ方向に延在する第３の共通配線としてのガードライン１０９ａに接続させたりすることができる。
＜電気光学装置用基板の製造方法＞
次に、本実施形態の電気光学装置用基板の製造方法としてのマザー基板Ｗの製造方法について、説明する。
本実施形態のマザー基板Ｗの製造方法は、図８、図９、図１１を用いて説明したように、マザー基板Ｗに、第１の静電保護回路ＰＥ１、第２の静電保護回路ＰＥ２、第３の静電保護回路ＰＥ３、第４の静電保護回路ＰＥ４を形成する工程と、ガードライン１０９ａ，１０９ｂ及び抵抗素子Ｒ１，Ｒ２を形成する工程と、接続配線８２０，８３０，８４０，８５０を形成する工程と、外部接続用端子１０４及び検査用端子１０３を形成する工程と、スクライブラインＳＬＸに沿って第１の静電保護回路ＰＥ１及び第４の静電保護回路ＰＥ４を切断すると共に、スクライブラインＳＬＹに沿って第２の静電保護回路ＰＥ２及び第３の静電保護回路ＰＥ３を切断する工程と、を含んでいる。接続配線８２０，８３０，８４０，８５０を形成する工程では、ガードライン１０９と接続配線８２０，８３０，８４０，８５０のそれぞれとを上記の静電保護回路を介して電気的に接続させる複数のコンタクトホールも同時に形成する。スクライブラインＳＬＸ，ＳＬＹのうちいずれか一方を先に切断し、他方を後に切断する。
上記第１実施形態の液晶装置１００における電気光学装置用基板としてのマザー基板Ｗとその製造方法、個別基板としての素子基板１０によれば、以下の効果が得られる。
（１）第１の接続端子としての外部接続用端子１０４と第１の共通配線としてのガードライン１０９ａとの間には第１の静電保護回路ＰＥ１が設けられている。また、外部接続用端子１０４と内部回路としての走査線駆動回路１０２とを結ぶ第１の接続配線としての接続配線８３０と第２の共通配線としてのガードライン１０９ｂの間には第２の静電保護回路ＰＥ２が設けられている。したがって、マザー基板Ｗから素子基板１０を取り出す際に、例えば、外部接続用端子１０４とガードライン１０９ａとを切り離すべく第１の辺に沿って切断を行ったときに静電気が発生したとしても、接続配線８３０と第２の静電保護回路ＰＥ２とを経由してガードライン１０９ｂに静電気を逃がすことができる。切断の順序は、第１の辺側を先に切断することに限定されず、第２の辺側を先に切断するとしてもよく、接続配線８３０とガードライン１０９ｂとを切り離すべく第２の辺に沿って切断を行ったときに静電気が発生したとしても、接続配線８３０と外部接続用端子１０４と第１の静電保護回路ＰＥ１とを経由して静電気をガードライン１０９ａに逃がすことができる。つまり、マザー基板Ｗの切断に伴って静電気が生じたとしても、内部回路あるいはこれに繋がる接続配線８３０の静電破壊を防ぐことが可能なマザー基板Ｗを提供できる。
（２）素子基板１０は、素子基板１０の第２の辺に配置された第２の接続端子としての検査用端子１０３をさらに有し、検査用端子１０３は、その一端側が第２の辺に沿って延在するガードライン１０９ｂに第３の静電保護回路ＰＥ３を介して電気的に接続され、その他端側が第２の接続配線としての接続配線８２０を介して内部回路としての検査回路１３０に電気的に接続され、接続配線８２０の検査回路１３０側は、第２の辺に交差する第３の辺に沿って延在する第３の共通配線としてのガードライン１０９ａと第４の静電保護回路ＰＥ４を介して電気的に接続されている。したがって、マザー基板Ｗから素子基板１０を取り出す際に、例えば、検査用端子１０３とガードライン１０９ｂとを切り離すべく第２の辺に沿って切断を行ったときに静電気が発生したとしても、接続配線８２０と第４の静電保護回路ＰＥ４とを経由してガードライン１０９ａに静電気を逃がすことができる。切断の順序は、第２の辺側を先に切断することに限定されず、第３の辺側を先に切断するとしてもよく、接続配線８２０とガードライン１０９ａとを切り離すべく第３の辺に沿って切断を行ったときに静電気が発生したとしても、接続配線８２０と検査用端子１０３と第３の静電保護回路ＰＥ３とを経由してガードライン１０９ｂに静電気を逃がすことができる。
（３）第１の静電保護回路ＰＥ１、第２の静電保護回路ＰＥ２、第３の静電保護回路ＰＥ３、第４の静電保護回路ＰＥ４は、抵抗素子であり、抵抗素子の抵抗値は、接続配線８２０または接続配線８３０の抵抗値よりも大きい。したがって、外部接続用端子１０４または検査用端子１０３に侵入する静電気を抵抗素子によって消費させることができる。つまり、第１の静電保護回路ＰＥ１、第２の静電保護回路ＰＥ２、第３の静電保護回路ＰＥ３、第４の静電保護回路ＰＥ４のいずれかによって、内部回路やこれに繋がる接続配線を静電気から保護することができる。
（４）素子基板１０は、基材１０ｓ上に設けられた、内部回路と、基材１０ｓの第１の辺に配置された外部接続用端子１０４と、内部回路と外部接続用端子１０４とを電気的に接続させる接続配線８３０と、外部接続用端子１０４と第１の辺との間に配置され、その一端側が外部接続用端子１０４に電気的に接続され、その他端が第１の辺で切断された第１の静電保護回路ＰＥ１と、第１の辺に交差する第２の辺に配置され、その一端側が接続配線８３０の内部回路側に電気的に接続され、その他端が第２の辺で切断された第２の静電保護回路ＰＥ２と、を備える。このような素子基板１０の構成によれば、例えば、第１の辺と第２の辺とのうち、一方の辺に沿って切断して素子基板１０を製造する際に静電気が生じたとしても、第１の静電保護回路ＰＥ１または第２の静電保護回路ＰＥ２によって内部回路を静電気から保護可能な素子基板１０を提供することができる。
（５）電気光学装置としての液晶装置１００は、マザー基板Ｗから取り出された素子基板１０と、対向基板２０と、素子基板１０と対向基板２０との間に配置された電気光学素子としての液晶層５０と、を備えている。したがって、製造過程における静電気から内部回路が保護された素子基板１０を用いていることから、素子基板１０の内部回路における電気的な不具合が低減され、安定した動作が得られる液晶装置１００を提供できる。
（６）マザー基板Ｗの製造方法において、素子基板１０は、内部回路と、第１の辺に配置された複数の外部接続用端子１０４とを有し、複数の外部接続用端子１０４のそれぞれは、その一端側が第１の辺に沿ってＸ方向に延在するガードライン１０９ａに第１の静電保護回路ＰＥ１を介して電気的に接続され、その他端側が接続配線８３０を介して内部回路に電気的に接続され、接続配線８３０の内部回路側は、第１の辺に交差する第２の辺に沿ってＹ方向に延在するガードライン１０９ｂと第２の静電保護回路ＰＥ２を介して電気的に接続されている。第１の静電保護回路ＰＥ１をＸ方向に切断すると共に、第２の静電保護回路ＰＥ２をＹ方向に切断して、素子基板１０を取り出す。したがって、マザー基板Ｗから素子基板１０を取り出す際に、第１の静電保護回路ＰＥ１をＸ方向に切断したときに静電気が発生したとしても、接続配線８３０と第２の静電保護回路ＰＥ２とを経由してガードライン１０９ｂに静電気を逃がすことができる。切断の順序は、第１の静電保護回路ＰＥ１を先に切断することに限定されず、第２の静電保護回路ＰＥ２を先に切断してもよく、第２の静電保護回路ＰＥ２をＹ方向に切断を行ったときに静電気が発生したとしても、接続配線８３０と外部接続用端子１０４と第１の静電保護回路ＰＥ１とを経由して静電気をガードライン１０９ａに逃がすことができる。
また、素子基板１０は、素子基板１０の第２の辺に配置された検査用端子１０３をさらに有し、検査用端子１０３は、その一端側が第２の辺に沿ってＹ方向に延在するガードライン１０９ｂに第３の静電保護回路ＰＥ３を介して電気的に接続され、その他端側が接続配線８２０を介して検査回路１３０に電気的に接続され、接続配線８２０の検査回路１３０側は、第２の辺に交差する第３の辺に沿ってＸ方向に延在するガードライン１０９ａと第４の静電保護回路ＰＥ４を介して電気的に接続されている。したがって、マザー基板Ｗから素子基板１０を取り出す際に、検査用端子１０３とガードライン１０９ｂとを切り離すべくＹ方向に切断を行ったときに静電気が発生したとしても、接続配線８２０と第４の静電保護回路ＰＥ４とを経由してガードライン１０９ａに静電気を逃がすことができる。切断の順序は、第２の辺側を先に切断することに限定されず、第３の辺側を先に切断するとしてもよく、接続配線８２０とガードライン１０９ａとを切り離すべく第３の辺に沿ってＸ方向に切断を行ったときに静電気が発生したとしても、接続配線８２０と検査用端子１０３と第３の静電保護回路ＰＥ３とを経由してガードライン１０９ｂに静電気を逃がすことができる。
つまり、マザー基板Ｗの切断に伴って静電気が生じたとしても、内部回路あるいはこれに繋がる接続配線の静電破壊を防ぐことが可能なマザー基板Ｗの製造方法を提供できる。言い換えれば、切断時に発生する静電気から素子基板１０を保護し、歩留りよく素子基板１０を製造することが可能なマザー基板Ｗの製造方法を提供できる。
なお、図５に示すように、マザー基板Ｗを切断する場合、スクライブラインＳＬＸまたはスクライブラインＳＬＹのいずれか一方を先に切断する工程を１次切断と呼ぶ。１次切断によって分断され、複数の素子基板１０が切断方向に繋がった短冊状の中間製造物を再び切断して個別の素子基板１０を取り出す工程を２次切断と呼ぶ。１次切断における切断ストロークは、２次切断における切断ストロークよりも長くなることから、切断時における静電気の発生は、１次切断のほうが２次切断に比べて発生し易いと考えられる。したがって、外部接続用端子１０４と検査用端子１０３との端子数を比較したときに、静電気の侵入確率が高くなる端子数が多い方において、Ｘ方向に延在するガードライン１０９ａと、Ｙ方向に延在するガードライン１０９ｂとの間にそれぞれ静電保護回路を配置する構成としてもよい。これによれば、端子数が多い方を先にガードライン１０９から切り離す１次切断を行っても、発生する静電気から素子基板１０の内部回路や接続配線を保護することができる。マザー基板Ｗをスクライブする方法は、ダイシング法に限定されず、レーザースクライブ法でもよい。湿式のダイシング法に比べて、乾式のレーザースクライブ法のほうがスクライブ時に静電気が発生し易いので、本実施形態のように第１の方向に延在するガードライン１０９ａと接続端子との間、及び当該接続端子に繋がる接続配線と第２の方向に延在するガードラインとの間に静電保護回路を設けることは特に有効である。
（第２実施形態）
＜電子機器＞
次に、本実施形態の電子機器として投射型表示装置を例に挙げ、図１２を参照して説明する。図１２は第２実施形態の電子機器としての投射型表示装置の構成を示す概略図である。
図１２に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸１００１に沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７と、を備えている。
偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。
ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。
ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。
液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。
液晶ライトバルブ１２１０は、上述した液晶装置１００が適用されたものである。液晶装置１００は、色光の入射側と射出側とにおいてクロスニコルに配置された一対の偏光素子の間に隙間を置いて配置されている。他の液晶ライトバルブ１２２０，１２３０も同様である。
このような投射型表示装置１０００によれば、液晶ライトバルブ１２１０，１２２０，１２３０として、内部回路に対する静電気対策が施された液晶装置１００を用いている。したがって、静電気に対して耐性を有し、安定した動作を実現可能な投射型表示装置１０００を提供することができる。また、投射型表示装置１０００の組立工程で、静電気により表示欠陥を生じさせることなく、液晶ライトバルブ１２１０，１２２０，１２３０を組み込むことができる。
なお、偏光照明装置１１００は、白色光源に限定されるものではなく、液晶ライトバルブ１２１０，１２２０，１２３０に入射させる色光に対応したＬＥＤ光源やレーザー光源を備える構成としてもよい。
本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。変形例を以下に述べる。
（変形例１）上記第１実施形態では、ガードライン１０９ａとガードライン１０９ｂとを電気的に接続させる観点から、ガードライン１０９ａとガードライン１０９ｂとは基材１０ｓ上の同じ配線層に形成することが好ましいが、これに限定されず、基材１０ｓ上において異なる配線層に形成されていてもよい。また、ガードライン１０９ａとガードライン１０９ｂとにおいて、それぞれに静電気を逃がすことが可能な構成であれば、必ずしも互いに電気的に接続されていなくてもよい。
（変形例２）上記第１実施形態において、第１の静電保護回路ＰＥ１、第２の静電保護回路ＰＥ２、第３の静電保護回路ＰＥ３、第４の静電保護回路ＰＥ４は、基材１０ｓ上の同じ配線層に形成され、同程度の抵抗値を有する抵抗素子として形成することが好ましいが、これに限定されない。第１の静電保護回路ＰＥ１、第２の静電保護回路ＰＥ２、第３の静電保護回路ＰＥ３、第４の静電保護回路ＰＥ４の抵抗値が接続配線８２０，８３０，８４０，８５０の抵抗値よりも大きくなるように形成されていればよく、同じ配線層に形成されていなくてもよい。また、第１の静電保護回路ＰＥ１、第２の静電保護回路ＰＥ２、第３の静電保護回路ＰＥ３、第４の静電保護回路ＰＥ４は、抵抗素子であることに限定されず、例えばインダクタンス素子やキャパシタンス素子などのリアクタンス素子であってもよい。さらには、第１の静電保護回路ＰＥ１、第２の静電保護回路ＰＥ２、第３の静電保護回路ＰＥ３、第４の静電保護回路ＰＥ４のすべてが同一の機能素子である必要はなく、抵抗素子やリアクタンス素子を適宜選択したり、組み合わせて用いたりしてもよい。
（変形例３）本願の電気光学装置用基板を適用可能な電気光学装置は、上記第１実施形態に示した液晶装置１００に限定されず、例えば、画素Ｐに発光素子を備えた自発光型の表示装置にも適用可能である。
（変形例４）上記第１実施形態の液晶装置１００が適用される電子機器は、上記第２実施形態の投射型表示装置１０００に限定されない。例えば、投射型のＨＵＤ（ヘッドアップディスプレイ）や直視型のＨＭＤ（ヘッドマウントディスプレイ）、または電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、ＰＯＳなどの情報端末機器の表示部として好適に用いることができる。
以下に、実施形態から導き出される内容を記載する。
本願の電気光学装置用基板は、第１の方向と前記第１の方向に交差する第２の方向とに配置された複数の個別基板を有する電気光学装置用基板であって、個別基板は、内部回路と、個別基板の第１の辺に配置された第１の接続端子とを有し、第１の接続端子は、その一端側が第１の辺に沿って延在する第１の共通配線に第１の静電保護回路を介して電気的に接続され、その他端側が第１の接続配線を介して内部回路に電気的に接続され、第１の接続配線は、第１の辺に交差する第２の辺に沿って延在する第２の共通配線と第２の静電保護回路を介して電気的に接続されていることを特徴とする。
本願の構成によれば、第１の接続端子と第１の共通配線との間には第１の静電保護回路が設けられ、第１の接続端子と内部回路とを結ぶ第１の接続配線と第２の共通配線との間には第２の静電保護回路が設けられている。したがって、電気光学装置用基板から個別基板を取り出す際に、例えば、第１の接続端子と第１の共通配線とを切り離すべく第１の辺に沿って切断を行ったときに静電気が発生したとしても、第１の接続配線と第２の静電保護回路とを経由して第２の共通配線に静電気を逃がすことができる。切断の順序は、第１の辺側を先に切断することに限定されず、第２の辺側を先に切断するとしてもよく、第１の接続配線と第２の共通配線とを切り離すべく第２の辺に沿って切断を行ったときに静電気が発生したとしても、第１の接続配線と第１の接続端子と第１の静電保護回路とを経由して静電気を第１の共通配線に逃がすことができる。つまり、電気光学装置用基板の切断に伴って静電気が生じたとしても、内部回路あるいはこれに繋がる第１の接続配線の静電破壊を防ぐことが可能な電気光学装置用基板を提供できる。
上記の電気光学装置等基板において、個別基板は、個別基板の第２の辺に配置された第２の接続端子をさらに有し、第２の接続端子は、その一端側が第２の辺に沿って延在する第２の共通配線に第３の静電保護回路を介して電気的に接続され、その他端側が第２の接続配線を介して内部回路に電気的に接続され、第２の接続配線は、第２の辺に交差する第３の辺に沿って延在する第３の共通配線と第４の静電保護回路を介して電気的に接続されていることを特徴とする。
この構成によれば、電気光学装置用基板から個別基板を取り出す際に、例えば、第２の接続端子と第２の共通配線とを切り離すべく第２の辺に沿って切断を行ったときに静電気が発生したとしても、第２の接続配線と第４の静電保護回路とを経由して第３の共通配線に静電気を逃がすことができる。切断の順序は、第２の辺側を先に切断することに限定されず、第３の辺側を先に切断するとしてもよく、第２の接続配線と第３の共通配線とを切り離すべく第３の辺に沿って切断を行ったときに静電気が発生したとしても、第２の接続配線と第２の接続端子と第３の静電保護回路とを経由して第２の共通配線に静電気を逃がすことができる。
上記の電気光学装置用基板において、第１の接続端子は、外部回路との接続を図るための外部接続用端子であって、第２の接続端子は、内部回路を検査するための検査用端子であることを特徴とする。
この構成によれば、電気光学装置用基板を切断して個別基板を取り出す際に、外部接続用端子としての第１の接続端子あるいは検査用端子としての第２の接続端子に静電気が侵入しても、これらの端子に繋がる内部回路を静電気から保護することができる。
上記の電気光学装置用基板において、第１の共通配線と第２の共通配線とは電気的に接続されていることが好ましい。
この構成によれば、電気光学装置用基板を切断して個別基板を取り出すより前に、電気光学装置用基板の取り扱いによって生じた静電気を、第１の共通配線と第２の共通配線とに逃がすことができる。言い換えれば、これらの共通配線に繋がる接続配線や内部回路を静電気から保護できる。
上記の電気光学装置用基板において、第１の共通配線と第２の共通配線と第３の共通配線とは電気的に接続されていることが好ましい。
この構成によれば、電気光学装置用基板を切断して個別基板を取り出すより前に、電気光学装置用基板の取り扱いによって生じた静電気を、第１の共通配線と第２の共通配線と第３の共通配線とに逃がすことができる。言い換えれば、これらの共通配線に繋がる接続配線や内部回路を静電気から保護できる。
上記の電気光学装置用基板において、第１の静電保護回路、第２の静電保護回路、第３の静電保護回路、第４の静電保護回路のうちの少なくとも１つは、抵抗素子であり、抵抗素子の抵抗値は、第１の接続配線または第２の接続配線の抵抗値よりも大きいことが好ましい。
この構成によれば、第１の接続端子または第２の接続端子に侵入する静電気を抵抗素子によって消費させることができる。つまり、第１の静電保護回路、第２の静電保護回路、第３の静電保護回路、第４の静電保護回路のいずれかによって、内部回路やこれに繋がる接続配線を静電気から保護することができる。
上記の電気光学装置用基板において、抵抗素子は、基材上において、内部回路に含まれるトランジスターの半導体層と同じ材料を用いて同層に形成されていることを特徴とする。
この構成によれば、トランジスターに繋がる配線に比べて、半導体層を構成する材料は電気抵抗が大きいので、静電保護回路に好適な抵抗素子を構成することができる。
上記の電気光学装置用基板において、第１の共通配線、第２の共通配線、第３の共通配線は、基材上において、内部回路に含まれるトランジスターのゲート電極と同じ材料を用いて同層に形成されていることを特徴とする。
この構成によれば、トランジスターに繋がる配線に比べて、ゲート電極を構成する材料は電気抵抗が大きい材料を用いてもよいので、これらの共通配線に好適な材料構成とすることができる。
本願の個別基板は、基材上に設けられた、内部回路と、基材の第１の辺に配置された第１の接続端子と、内部回路と第１の接続端子とを電気的に接続させる第１の接続配線と、第１の接続端子と第１の辺との間に配置され、その一端側が第１の接続端子に電気的に接続され、その他端が第１の辺で切断された第１の静電保護回路と、第１の辺に交差する第２の辺に配置され、その一端側が第１の接続配線に電気的に接続され、その他端が第２の辺で切断された第２の静電保護回路と、を備えたことを特徴とする。
本願の構成によれば、内部回路に繋がる第１の接続配線に対して、第１の辺側に第１の静電保護回路が設けられ、第１の辺と交差する第２の辺側に第２の静電保護回路が設けられているため、第１の辺と第２の辺とのうち、一方の辺に沿って切断して個別基板を製造する際に静電気が生じたとしても、第１の静電保護回路または第２の静電保護回路によって内部回路を静電気から保護可能な個別基板を提供することができる。
本願の電気光学装置は、上記の電気光学装置用基板から取り出された個別基板と、対向基板と、個別基板と対向基板との間に配置された電気光学素子と、を備えたことを特徴とする。
本願の構成によれば、個別基板の製造過程における静電気から内部回路が保護された個別基板を用いていることから、個別基板の内部回路における電気的な不具合が低減され、安定した動作が得られる電気光学装置を提供できる。
本願の他の電気光学装置は、上記の個別基板と、対向基板と、個別基板と対向基板との間に配置された電気光学素子と、を備えたことを特徴とする。
本願の構成によれば、静電気から内部回路が保護された個別基板を用いていることから、個別基板の内部回路における電気的な不具合が低減され、安定した動作が得られる電気光学装置を提供できる。
本願の電子機器は、上記の電気光学装置を備えたことを特徴とする。
本願の構成によれば、動作において高い信頼性を有する電子機器を提供することができる。
本願の電気光学装置用基板の製造方法は、第１の方向と第１の方向に交差する第２の方向とに配置された複数の個別基板を有する電気光学装置用基板の製造方法であって、個別基板は、内部回路と、個別基板の第１の辺に配置された複数の第１の接続端子とを有し、複数の第１の接続端子のそれぞれは、その一端側が第１の辺に沿って延在する第１の共通配線に第１の静電保護回路を介して電気的に接続され、その他端側が第１の接続配線を介して内部回路に電気的に接続され、第１の接続配線は、第１の辺に交差する第２の辺に沿って延在する第２の共通配線と第２の静電保護回路を介して電気的に接続され、第１の静電保護回路を第２の方向に沿って切断すると共に、第２の静電保護回路を第１の方向に沿って切断して、個別基板を取り出すことを特徴とする。
本願の方法によれば、電気光学装置用基板から個別基板を取り出す際に、第１の静電保護回路を第２の方向に沿って切断したときに静電気が発生したとしても、第１の接続配線と第２の静電保護回路とを経由して第２の共通配線に静電気を逃がすことができる。切断の順序は、第１の静電保護回路を先に切断することに限定されず、第２の静電保護回路を先に切断してもよく、第２の静電保護回路を第２の辺に沿って切断を行ったときに静電気が発生したとしても、第１の接続配線と第１の接続端子と第１の静電保護回路とを経由して静電気を第１の共通配線に逃がすことができる。つまり、電気光学装置用基板の切断に伴って静電気が生じたとしても、内部回路あるいはこれに繋がる第１の接続配線の静電破壊を防ぐことが可能な電気光学装置用基板の製造方法を提供できる。言い換えれば、切断時に発生する静電気から個別基板を保護し、歩留りよく個別基板を製造することが可能な電気光学装置用基板の製造方法を提供できる。
１０…個別基板としての素子基板、１０ｓ…基材、２０…対向基板、５０…電気光学素子としての液晶層、１００…電気光学装置としての液晶装置、１０３…第２の接続端子としての検査用端子、１０４…第１の接続端子としての外部接続用端子、１０９ａ…第１の共通配線または第３の共通配線としてのガードライン、１０９ｂ…第２の共通配線としてのガードライン、８２０…第２の接続配線としての接続配線、８３０…第１の接続配線としての接続配線、１０００…電子機器としての投射型表示装置、ＰＥ１…第１の静電保護回路、ＰＥ２…第２の静電保護回路、ＰＥ３…第３の静電保護回路、ＰＥ４…第４の静電保護回路、Ｗ…電気光学装置用基板としてのマザー基板。

Claims (8)

  1. 第１の方向と前記第１の方向に交差する第２の方向とに配置された複数の個別基板と、複数の前記個別基板の間において、前記個別基板の第１の辺に沿って前記第１の方向に延在する第１の共通配線と、前記第１の辺と交差する前記個別基板の第２の辺に沿って前記第２の方向に延在する第２の共通配線と、前記第１の辺の対辺であり前記第２の辺と交差した前記個別基板の第３の辺に沿って前記第１の方向に延在する第３の共通配線とを有する電気光学装置用基板であって、
    前記個別基板は、内部回路と、検査回路と、複数の第１の接続配線と、複数の第２の接続配線と、複数の第３の接続配線と、複数の第４の接続配線と、複数の第１の接続端子と、複数の第２の接続端子と、複数の第１の静電保護回路と、複数の第２の静電保護回路と、複数の第３の静電保護回路と、複数の第４の静電保護回路とを備え、
    複数の前記第１の接続端子と、複数の前記第１の静電保護回路は、それぞれ前記個別基板の前記第１の辺に沿って前記第１の方向に配置され、
    複数の前記第２の静電保護回路と、複数の前記第２の接続端子と、複数の前記第３の静電保護回路は、それぞれ前記個別基板の前記第２の辺に沿って前記第２の方向に配置され、
    複数の前記第４の静電保護回路は、それぞれ前記個別基板の前記第３の辺に沿って前記第１の方向に配置され、
    前記第１の接続配線は、前記第２の方向へ延在し、前記第１の接続端子と前記内部回路とを電気的に接続するとともに、前記第１の接続端子と前記第１の静電保護回路とを介して、前記第１の共通配線に電気的に接続し、
    前記第２の接続配線は、前記第１の方向へ延在し、前記第２の接続端子と前記検査回路とを電気的に接続するとともに、前記第２の接続端子と前記第３の静電保護回路とを介して、前記第２の共通配線に電気的に接続し、
    前記第３の接続配線は、前記第１の接続配線から前記第１の方向へ延在し、前記第２の静電保護回路を介して、前記第２の共通配線に電気的に接続し、
    前記第４の接続配線は、前記第２の接続配線から前記第２の方向へ延在し、前記第４の静電保護回路を介して、前記第３の共通配線に電気的に接続する
    電気光学装置用基板。
  2. 前記個別基板内において、前記第１の接続端子は前記第２の接続端子と電気的に接続していない請求項１に記載の電気光学装置用基板。
  3. 前記第１の接続端子は、外部回路との接続を図るための外部接続用端子であって、
    前記第２の接続端子は、前記内部回路を検査するための検査用端子である、請求項１又は２に記載の電気光学装置用基板。
  4. 前記第１の共通配線と前記第２の共通配線とは電気的に接続されている、請求項１乃至３のいずれか一項に記載の電気光学装置用基板。
  5. 前記第１の共通配線と前記第２の共通配線と前記第３の共通配線とは電気的に接続されている、請求項１乃至３の何れか一項に記載の電気光学装置用基板。
  6. 請求項１乃至５のいずれか一項に記載の電気光学装置用基板から取り出された前記個別基板と、
    対向基板と、
    前記個別基板と前記対向基板との間に配置された電気光学素子と、を備えた、電気光学装置。
  7. 請求項６の電気光学装置を備えた、電子機器。
  8. 第１の方向と前記第１の方向に交差する第２の方向とに配置された複数の個別基板と、複数の前記個別基板の間において、前記個別基板の第１の辺に沿って前記第１の方向に延在する第１の共通配線と、前記第１の辺と交差する前記個別基板の第２の辺に沿って複数の前記個別基板の間で前記第２の方向に延在する第２の共通配線と、前記第１の辺の対辺であり前記第２の辺と交差した前記個別基板の第３の辺に沿って前記第１の方向に延在する第３の共通配線とを有する電気光学装置用基板を形成し、
    前記個別基板は、内部回路と、検査回路と、複数の第１の接続配線と、複数の第２の接続配線と、複数の第３の接続配線と、複数の第４の接続配線と、複数の第１の接続端子と、複数の第２の接続端子と、複数の第１の静電保護回路と、複数の第２の静電保護回路と、複数の第３の静電保護回路と、複数の第４の静電保護回路とを備え、
    複数の前記第１の接続端子と、複数の前記第１の静電保護回路は、それぞれ前記個別基板の前記第１の辺に沿って前記第１の方向に配置され、
    複数の前記第２の静電保護回路と、複数の前記第２の接続端子と、複数の前記第３の静電保護回路は、それぞれ前記個別基板の前記第２の辺に沿って前記第２の方向に配置され、
    複数の前記第４の静電保護回路は、それぞれ前記個別基板の前記第３の辺に沿って前記第１の方向に配置され、
    前記第１の接続配線は、前記第２の方向へ延在し、前記第１の接続端子と前記内部回路とを電気的に接続するとともに、前記第１の接続端子と前記第１の静電保護回路とを介して、前記第１の共通配線に電気的に接続し、
    前記第２の接続配線は、前記第１の方向へ延在し、前記第２の接続端子と前記検査回路とを電気的に接続するとともに、前記第２の接続端子と前記第３の静電保護回路とを介して、前記第２の共通配線に電気的に接続し、
    前記第３の接続配線は、前記第１の接続配線から前記第１の方向へ延在し、前記第２の静電保護回路を介して、前記第２の共通配線に電気的に接続し、
    前記第４の接続配線は、前記第２の接続配線から前記第２の方向へ延在し、前記第４の静電保護回路を介して、前記第３の共通配線に電気的に接続し、
    前記電気光学装置用基板において、前記第１の静電保護回路及び前記第４の静電保護回路を前記第１の方向に沿って切断すると共に、前記第２の静電保護回路及び前記第３の静電保護回路を前記第２の方向に沿って切断して、前記個別基板を取り出す、個別基板の製造方法。
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