JP2015012215A - 静電気保護回路、電気光学装置、及び電子機器 - Google Patents

Abstract

【課題】静電気の影響をより強く抑制する静電気保護回路を提供すること。【解決手段】本発明に係る静電気保護回路は、第１の配線３２１に、第１のｐ型トランジスター３１０ａのドレイン３１５ａと、第１のｎ型トランジスター３３０ａのゲート３３３ａ及びソース３３４ａとが電気的に接続され、第２の配線３２２に、第１のｐ型トランジスター３１０ａのゲート３１３ａ及びソース３１４ａと、第１のｎ型トランジスター３３０ａのドレイン３３５ａと、第２のｐ型トランジスター３１０ｂのドレイン３１５ｂと、第２のｎ型トランジスター３３０ｂのゲート３３０ｂ及びソース３３４ｂとが電気的に接続され、第３の配線３２３に、第２のｐ型トランジスター３１０ｂのゲート３１３ｂ及びソース３１４ｂと、第２のｎ型トランジスター３３０ｂのドレイン３３５ｂとが電気的に接続されていることを特徴とする。【選択図】図６

Description

本発明は、静電気保護回路、当該静電気保護回路を搭載した電気光学装置、及び当該電気光学装置を搭載した電子機器に関する。

電気光学装置としてのアクティブ駆動型の液晶装置では、光を変調する画素や当該画素を駆動する半導体回路（走査線駆動回路、データ線駆動回路など）などを有している。当該液晶装置では、画素や半導体回路などを構成するトランジスターが静電気によって回復不能な静電ダメージを受けることがあり、静電気の影響を抑制する静電気対策が重要である。例えば、特許文献１では静電保護回路（静電気保護回路）を設けた液晶装置が提案されている。

図１６は、特許文献１に記載の静電気保護回路の回路図である。図１６に示すように、特許文献１に記載の静電気保護回路５００は、ｐ型トランジスター５０４とｎ型トランジスター５０５とを有している。ｐ型トランジスター５０４のソース及びゲートは、高電位配線５０２に接続され、電位ＶＨが供給されている。ｎ型トランジスター５０５のソース及びゲートは、低電位配線５０３に接続され、電位ＶＨよりも低電位の電位ＶＬが供給されている。ｐ型トランジスター５０４のドレイン及びｎ型トランジスター５０５のドレインは、信号配線５０１に接続されている。

信号配線５０１の電位がＶＬ〜ＶＨの範囲にある場合、ｐ型トランジスター５０４及びｎ型トランジスター５０５はオフ状態にあり、信号配線５０１、高電位配線５０２、及び低電位配線５０３は電気的に干渉することはなく、液晶装置は正常に動作する。静電気によって配線５０１の電位がＶＬ〜ＶＨの範囲から逸脱すると、ｐ型トランジスター５０４及びｎ型トランジスター５０５のいずれかがオン状態（導通状態）になる。例えば、静電気によって信号配線５０１の電位がＶＨよりも高くなると、ｐ型トランジスター５０４がオン状態になる。静電気によって信号配線５０１の電位がＶＬよりも低くなると、ｎ型トランジスター５０５がオン状態になる。このように、静電気によって信号配線５０１の電位が変化すると、高電位配線５０２及び低電位配線５０３のいずれかと、信号配線５０１とが導通状態となる。そして、静電気によって信号配線５０１に付加された電荷は、導通状態となった高電位配線５０２または低電位配線５０３のいずれかの側に分配され、静電気による信号配線５０１の電位の変化が小さくなる。静電気による信号配線５０１の電位の変化が小さくなるので、信号配線５０１に接続されている半導体回路に回復不能な静電ダメージ（静電破壊）が生じにくくなる。

特開２００６−１８１６５号公報

上述したように、特許文献１に記載の静電気保護回路５００では、静電気によって信号配線５０１に正の電荷が付加されると、ｐ型トランジスター５０４がオン状態となり、信号配線５０１に付加された正の電荷は、ｐ型トランジスター５０４を介して高電位配線５０２の側に分配（放電）され、静電気による信号配線５０１の電位の変化が小さくなる。ところが、ｐ型トランジスター５０４のキャリア（ホール）の移動度は、ｎ型トランジスター５０５のキャリア（電子）の移動度よりも小さく、ｎ型トランジスター５０５と比べて、ｐ型トランジスター５０４では電流（電荷）が流れにくい。このため、静電気によって多量の正の電荷が信号配線５０１に付加されると、ｐ型トランジスター５０４を介して高電位配線５０２の側に十分に分配（放電）されず、静電気による信号配線５０１の電位の変化が大きくなり、信号配線５０１に接続されている半導体回路や非導通状態のｎ型トランジスター５０５などに回復不能な静電ダメージ（静電破壊）が生じる恐れがあった。

本発明は、上述した課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］本適用例に係る静電気保護回路は、第１のｐ型トランジスターと、第１のｎ型トランジスターと、第２のｐ型トランジスターと、第２のｎ型トランジスターと、第１の配線と、第２の配線と、第３の配線と、を含み、前記第１の配線には、前記第１のｐ型トランジスターのソース及びドレインのうちの一方と、前記第１のｎ型トランジスターのゲートと、前記第１のｎ型トランジスターのソース及びドレインのうちの一方と、が電気的に接続され、前記第２の配線には、前記第１のｐ型トランジスターのゲートと、前記第１のｐ型トランジスターのソース及びドレインのうちの他方と、前記第１のｎ型トランジスターのソース及びドレインのうちの他方と、前記第２のｐ型トランジスターのソース及びドレインのうちの一方と、前記第２のｎ型トランジスターのゲートと、前記第２のｎ型トランジスターのソース及びドレインのうちの一方と、が電気的に接続され、前記第３の配線には、前記第２のｐ型トランジスターのゲートと、前記第２のｐ型トランジスターのソース及びドレインのうちの他方と、前記第２のｎ型トランジスターのソース及びドレインのうちの他方と、が電気的に接続されていることを特徴とする。

静電気によって第２の配線に正の電荷が付加されると、第１のｐ型トランジスターのゲートは正の電位となり、第１のｎ型トランジスターのゲートは負の電位となるので、第１のｐ型トランジスター及び第１のｎ型トランジスターは、共にオフ状態（非導通状態）となる。静電気によって第２の配線に負の電荷が付加されると、第１のｐ型トランジスターのゲートは負の電位となり、第１のｎ型トランジスターのゲートは正の電位となるので、第１のｐ型トランジスター及び第１のｎ型トランジスターは共にオン状態（導通状態）となる。すなわち、第１の配線と第２の配線とは導通状態になる。

静電気によって第２の配線に正の電荷が付加されると、第２のｐ型トランジスターのゲートは負の電位となり、第２のｎ型トランジスターのゲートは正の電位となるので、第２のｐ型トランジスター及び第２のｎ型トランジスターは共に導通状態となる。すなわち、第２の配線と第３の配線とは導通状態になる。静電気によって第２の配線に負の電荷が付加されると、第２のｐ型トランジスターのゲートは正の電位となり、第２のｎ型トランジスターのゲートは負の電位となるので、第２のｐ型トランジスター及び第２のｎ型トランジスターは、共に非導通状態となる。

よって、静電気によって第２の配線に負の電荷が付加されると、第１の配線と第２の配線とは導通状態となり、第２の配線に付加された負の電荷は、第１のｐ型トランジスター及び第１のｎ型トランジスターを介して、第１の配線の側に分配（放電）される。静電気によって第２の配線に正の電荷が付加されると、第２の配線と第３の配線とは導通状態となり、第２の配線に付加された正の電荷は、第２のｐ型トランジスター及び第２のｎ型トランジスターを介して第３の配線の側に分配（放電）される。

このように、本適用例に係る静電気保護回路では、静電気によって第２の配線に正または負の電荷が付加されると、２つのｐ型トランジスターのうち１つと２つのｎ型トランジスターのうちの１つとが導通状態となる。静電気によってｐ型トランジスターまたはｎ型トランジスターのいずれか一方が導通状態となる公知技術の静電気保護回路と比べて、本適用例に係る静電気保護回路では、電荷が流れる経路が増えるので、静電気によって付加された電荷の放電能力（除電能力）に優れ、当該電荷を迅速に放電することができる。
また、ｐ型トランジスターはｎ型トランジスターと比べて電荷が流れにくいので、公知技術の静電気保護回路では、ｐ型トランジスターが導通状態となった場合と、ｎ型トランジスターが導通状態となった場合とで、静電気によって付加された電荷の放電能力が異なる。すなわち、公知技術の静電気保護回路は、静電気によって負の電荷が付加された場合と正の電荷が付加された場合とで、静電気によって付加された電荷の放電能力が異なるという非対称性が生じる。本適用例に係る静電気保護回路では、静電気によって負の電荷または正の電荷が第２の配線に付加されると、常に１つのｐ型トランジスターと１つのｎ型トランジスターとの両方が導通状態となるので、公知技術の静電気保護回路における電荷の放電能力の非対称性が解消され、静電気によって付加された電荷を安定して放電することができる。

よって、静電気によって第２の配線に付加された正または負の電荷は、本適用例に係る静電気保護回路によって、導通状態となった第１の配線または第３の配線のいずれかの側に、安定して迅速に分配（放電）されるので、静電気による第２の配線の電位の変化が小さくなる。従って、第２の配線に接続されている半導体回路に回復不能な静電ダメージ（静電破壊）が生じにくくなる。

［適用例２］上記適用例に記載の静電気保護回路において、前記第１の配線は第１の電源配線であり、前記第２の配線は信号配線であり、前記第３の配線は第２の電源配線であることが好ましい。

第１の配線（第１の電源配線）の電位、第２の配線（信号配線）の電位、及び第３の配線（第２の電源配線）の電位を順に高く設定すると、第１のｐ型トランジスター及び第２のｐ型トランジスターのゲートは正の電位を有し、第１のｎ型トランジスターのゲート及び第２のｎ型トランジスターのゲートは負の電位を有するので、第１のｐ型トランジスター、第１のｎ型トランジスター、第２のｐ型トランジスター、及び第２のｎ型トランジスターは、全て非導通状態となる。すなわち、第１の配線の電位、第２の配線の電位、及び第３の配線の電位を順に高く設定すると、静電気保護回路に配置されているトランジスターは非導通状態となり、第１の配線と第２の配線と第３の配線とは電気的に干渉することがない。従って、そのような電位が供給されている三つの配線に上記適用例に記載の静電気保護回路を適用させると、静電気によって第２の配線の電位が変化した場合のみ静電気保護回路に配置されているトランジスターが導通状態となり、静電気によって第２の配線に付加された電荷を、導通状態となった第１の配線または第３の配線のいずれかの側に分配（放電）することができる。従って、静電気による第２の配線の電位の変化が小さくなり、第２の配線に接続されている半導体回路に回復不能な静電ダメージ（静電破壊）が生じにくくなる。

［適用例３］上記適用例に記載の静電気保護回路において、前記第１の配線及び前記第３の配線の容量は、前記第２の配線の容量よりも大きいことが好ましい。

静電気によって第２の配線に負の電荷が付加され、第１の配線と第２の配線とが導通状態になると、第１の配線の容量は第２の配線の容量よりも大きいので、第１の配線の容量が第２の配線の容量よりも小さい場合と比べて、第２の配線に付加された負の電荷を、導通状態となった第１の配線の側により多く分配（放電）し、静電気による第２の配線の電位の変化を小さくすることができる。
静電気によって第２の配線に正の電荷が付加され、第２の配線と第３の配線とが導通状態となると、第３の配線の容量は第２の配線の容量よりも大きいので、第３の配線の容量が第２の配線の容量よりも小さい場合と比べて、第２の配線に付加された正の電荷を、導通状態となった第３の配線の側により多く分配（放電）し、静電気による第２の配線の電位の変化を小さくすることができる。

［適用例４］本適用例に係る電気光学装置は、上記適用例に記載の静電気保護回路を備えていることを特徴とする。

本適用例に係る電気光学装置は、上記適用例に記載の静電気保護回路を備えているので、静電気の影響が抑制され、静電気に対する耐性、すなわち電気光学装置の信頼性を高めることができる。

［適用例５］本適用例に記載の電子機器は、上記適用例に記載の静電気保護回路、及び／または上記適用例に記載の電気光学装置を備えていることを特徴とする。

本適用例に係る電子機器は、上記適用例に記載の静電気保護回路、及び／または上記適用例に記載の静電気保護回路を有する電気光学装置を備えているので、静電気の影響が抑制され、静電気に対する耐性、すなわち電子機器の信頼性を高めることができる。

実施形態１に係る液晶装置の構成を示す概略平面図。 図１のＨ−Ｈ’線に沿った概略断面図。 実施形態１に係る液晶装置の主要な回路構成を示す回路図。 画素が配置された領域の等価回路図。 画素を構成する各構成要素の断面的な位置関係を示す模式断面図。 静電気保護回路の回路図。 静電気保護回路の回路図。 静電気保護回路の概略平面図。 図８のＡ−Ａ'線に沿った概略断面図。 図８のＢ−Ｂ'線に沿った概略断面図。 静電気によって付加された電荷の流れを示す回路図。 静電気によって付加された電荷の流れを示す回路図。 静電気によって付加された電荷の流れを示す回路図。 静電気によって付加された電荷の流れを示す回路図。 実施形態２に係る投射型表示装置の構成を示す概略図。 公知技術に係る静電気保護回路の回路図。

以下、図面を参照して、本発明の実施形態について説明する。かかる実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の各図においては、各層や各部位を図面上で認識可能な程度の大きさとするため、各層や各部位の縮尺を実際とは異ならせしめてある。

（実施形態１）
「液晶装置の概要」
実施形態１に係る液晶装置１００は、電気光学装置の一例であり、薄膜トランジスター（Thin Film Transistor；以降ＴＦＴと称す）３０を備えた透過型の液晶装置である。本実施形態に係る液晶装置１００は、例えば後述する投射型表示装置（液晶プロジェクター）の光変調素子として好適に使用することができるものである。

まず、本実施形態に係る電気光学装置としての液晶装置１００の全体構成について、図１乃至図４を参照して説明する。図１は、液晶装置の構成を示す概略平面図である。図２は、図１のＨ−Ｈ’線に沿った概略断面図である。図３は、液晶装置の主要な回路構成を示す回路図である。図４は、画素が配置された領域の等価回路図である。

図１及び図２に示すように、本実施形態に係る液晶装置１００は、互いに対向配置された素子基板１０及び対向基板２０や、これら一対の基板によって挟持された液晶層５０などを有する。

素子基板１０は対向基板２０よりも大きく、両基板は、額縁状に配置されたシール材５２を介して接着され、その隙間に正または負の誘電異方性を有する液晶が封入されて液晶層５０を構成している。シール材５２は、例えば熱硬化性または紫外線硬化性のエポキシ樹脂などの接着剤であり、一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。

額縁状に配置されたシール材５２の内側には、同じく額縁状に遮光膜５３が設けられている。遮光膜５３は、例えば遮光性の金属あるいは金属化合物などからなり、遮光膜５３の内側が表示領域Ｅとなる。表示領域Ｅには、画素Ｐがマトリックス状に複数配置されている。

素子基板１０の複数の外部回路接続端子１０２が配列された第１の辺と該第１の辺に沿ったシール材５２との間には、データ線駆動回路１０１が設けられている。該第１の辺に沿ったシール材５２と表示領域Ｅとの間には、サンプリング回路７が設けられている。該第１の辺と直交し互いに対向する他の第２の辺、第３の辺に沿ったシール材５２と表示領域Ｅとの間には、走査線駆動回路１０４が設けられている。該第１の辺と対向する他の第４の辺に沿ったシール材５２と表示領域Ｅとの間には、２つの走査線駆動回路１０４を繋ぐ配線１０５が設けられている。さらに、データ線駆動回路１０１、サンプリング回路７、及び走査線駆動回路１０４と、外部回路接続端子１０２とを電気的に接続するための引回配線９０が設けられている。

図２に示すように、素子基板１０は、基板本体１０ａ、並びに基板本体１０ａの液晶層５０側の面に形成されたＴＦＴ３０や画素電極９ａ、及び画素電極９ａを覆う配向膜１８などを有している。基板本体１０ａは、例えば石英やガラスなどの透明材料で構成されている。また、ＴＦＴ３０や画素電極９ａは画素Ｐの構成要素である。画素Ｐの詳細は後述する。

さらに、ここでは図示しないが、素子基板１０上には、データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４の他に、後述する静電気保護回路３００（図３参照）が設けられている。これに加えて、製造途中や出荷時の液晶装置１００の品質、欠陥等を検査するための検査回路などの半導体回路が設けられていてもよい。

対向基板２０は、対向基板本体２０ａ、並びに対向基板本体２０ａの液晶層５０側の面に順に積層された遮光膜５３、絶縁膜２２、対向電極２３、及び配向膜２４などを有している。
対向基板本体２０ａは、例えば石英やガラスなどの透明材料で構成されている。

遮光膜５３は、図１に示すようにサンプリング回路７や走査線駆動回路１０４などと平面的に重なり、対向基板２０側から入射する光を遮蔽して、これら回路の光による誤動作を防止する役割を有している。また、不必要な迷光が表示領域Ｅに入射しないように遮蔽して、表示領域Ｅの表示における高いコントラストを確保している。

絶縁膜２２は、例えばシリコン酸化物などの無機材料からなり、光透過性を有して遮光膜５３を覆うように設けられている。また、絶縁膜２２は、遮光膜５３によって基板上に生じる凹凸を緩和する平坦化層としても機能している。

対向電極２３は、例えばＩＴＯなどの透明導電膜からなり、絶縁膜２２を覆うと共に、表示領域Ｅに亘って形成される。対向電極２３は、図１に示すように対向基板２０の四隅に設けられた上下導通部１０６により、素子基板１０側の配線に電気的に接続されている。

画素電極９ａを覆う配向膜１８及び対向電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて設定されており、本実施形態では、シリコン酸化物などの無機材料の斜め蒸着膜（無機配向膜）で構成されている。また、配向膜１８，２４は、ポリイミドなどの有機配向膜を使用してもよい。

図３に示すように、走査線駆動回路１０４には、外部回路から外部回路接続端子１０２及び走査線駆動回路用電源配線９４を介して、低電位電源ＶＳＳＹの電位及び高電位電源ＶＤＤＹの電位が供給されている。低電位電源ＶＳＳＹの電位は、接地電位（基準電位）、すなわち概略０Ｖである。高電位電源ＶＤＤＹの電位は、低電位電源ＶＳＳＹの電位よりも高く、概略１６Ｖである。さらに、走査線駆動回路１０４には、外部回路から外部回路接続端子１０２及び走査線駆動回路用信号配線９５を介してＹクロック信号ＣＬＹ（及び反転Ｙクロック信号ＣＬＹＢ）、Ｙスタートパルス信号ＤＹが供給される。走査線駆動回路１０４は、これらの信号に基づいて走査信号Ｇ１，・・・，Ｇｍを順次生成して出力する。

データ線駆動回路１０１には、外部回路から外部回路接続端子１０２及びデータ線駆動回路用電源配線９１を介して、低電位電源ＶＳＳＸの電位及び高電位電源ＶＤＤＸの電位が供給されている。低電位電源ＶＳＳＸの電位は、接地電位（基準電位）、すなわち概略０Ｖである。高電位電源ＶＤＤＸの電位は、低電位電源ＶＳＳＸの電位よりも高く、概略１６Ｖである。さらに、データ線駆動回路１０１には、外部回路から外部回路接続端子１０２及びデータ線駆動回路用信号配線９２を介してＸクロック信号ＣＬＸ（及び反転Ｘクロック信号ＣＬＸＢ）、及びＸスタートパルス信号ＤＸが供給される。データ線駆動回路１０１は、Ｘスタートパルス信号ＤＸが入力されると、Ｘクロック信号ＣＬＸ（及び反転Ｘクロック信号ＸＣＬＸＢ）に基づくタイミングで、サンプリング信号Ｓ１，・・・，Ｓｎを順次生成して出力する。

サンプリング回路７は、ｐチャネル型又はｎチャネル型の片チャネル型ＴＦＴ、若しくは相補型のＴＦＴから構成されたサンプリングスイッチ７ｓを複数備えている。サンプリング回路７には、外部回路接続端子１０２及び画像信号線９６を介して、画像信号ＶＩＤ１〜ＶＩＤ６の電位が供給されている。さらに、サンプリング回路７には、データ線駆動回路１０１からサンプリングスイッチ７ｓ毎にサンプリング信号Ｓ１，・・・，Ｓｎが供給される。サンプリング回路７は、サンプリング信号Ｓ１，・・・，Ｓｎが入力されると、サンプリングスイッチ７ｓに対応するデータ線６ａにサンプリング信号Ｓ１，・・・，Ｓｎに応じて画像信号を順次供給する。

図４に示すように、画素Ｐが配置された領域（表示領域Ｅ）には、互いに絶縁されて直交する信号線としての複数の走査線１１ａ及び複数のデータ線６ａと、走査線１１ａに対して平行に延在する容量線６０とが設けられている。走査線１１ａとデータ線６ａとにより区分された領域に、画素電極９ａと、ＴＦＴ３０と、蓄積容量７０とが設けられ、これらが画素Ｐの画素回路を構成している。

画像信号が供給されるデータ線６ａは、ＴＦＴ３０のソース電極に電気的に接続されている。データ線６ａに書き込む画像信号ＶＳ１，ＶＳ２，…，ＶＳｎは、この順に線順次に供給してもよいし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。本実施形態では、画像信号ＶＳ１，ＶＳ２，…，ＶＳｎは、６相にシリアル−パラレル展開された画像信号ＶＩＤ１〜ＶＩＤ６の夫々に対応して、６本のデータ線６ａの組に対してグループ毎に供給される。画像信号の相展開数（即ち、シリアル−パラレル展開される画像信号の系列数）は、６相に限られるものでなく、例えば、９相、１２相、２４相などの複数相に展開された画像信号が、その展開数に対応した数を一組としたデータ線６ａの組に対して供給されるように構成してもよい。

走査信号が供給される走査線１１ａは、ＴＦＴ３０のゲート電極３ａに接続されている。走査線１１ａ及びゲート電極３ａには、走査信号Ｇ１，Ｇ２，…，Ｇｍが、この順に線順次で供給される。画素電極９ａは、ＴＦＴ３０のドレイン電極に電気的に接続されている。

液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号Ｇ１，Ｇ２，…，Ｇｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される画像信号ＶＳ１，ＶＳ２，…，ＶＳｎが所定のタイミングで、ＴＦＴ３０を介して画素電極９ａに書き込まれる構成となっている。そして、画素電極９ａを介して液晶層５０に書き込まれた所定レベルの画像信号ＶＳ１，ＶＳ２，…，ＶＳｎは、画素電極９ａと液晶層５０を介して対向配置された対向電極２３との間で一定期間保持される。

保持された画像信号ＶＳ１，ＶＳ２，…，ＶＳｎがリークするのを防止するために、画素電極９ａと対向電極２３との間に形成される液晶容量と並列に蓄積容量７０が付加されている。蓄積容量７０は、ＴＦＴ３０のドレインと容量線６０との間に設けられている。

このような液晶装置１００は透過型であって、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも大きくて明表示となるノーマリーホワイトモードや、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも小さくて暗表示となるノーマリーブラックモードの光学設計が採用される。光学設計に応じて、光の入射側と射出側とにそれぞれ偏光素子（図示省略）が配置されて用いられる。

「配線及び静電気保護回路」
次に、図３に戻り、液晶装置１００の素子基板１０に配置されている配線の概要や、静電気保護回路３００の配置位置などを説明する。
液晶装置１００は、サンプリング回路７に画像信号ＶＩＤ１〜ＶＩＤ６を供給するための画像信号線９６、走査線駆動回路１０４に電源を供給するための走査線駆動回路用電源配線９４、走査線駆動回路１０４に駆動用の信号を供給するための走査線駆動回路用信号配線９５、データ線駆動回路１０１に電源を供給するためのデータ線駆動回路用電源配線９１、及びデータ線駆動回路１０１に駆動用の信号を供給するためのデータ線駆動回路用信号配線９２などを有している。これら配線で、外部回路接続端子１０２と半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４等）とを接続する引回配線９０（図１参照）が構成されている。

上述したように、走査線駆動回路用電源配線９４には、低電位電源ＶＳＳＹの電位（０Ｖ）と高電位電源ＶＤＤＹの電位（概略１６Ｖ）とが供給されている。データ線駆動回路用電源配線９１には、低電位電源ＶＳＳＸの電位（０Ｖ）と高電位電源ＶＤＤＸの電位（概略１６Ｖ）とが供給されている。その結果、高電位電源ＶＤＤＹの電位が供給されている走査線駆動回路用電源配線９４の電位、及び高電位電源ＶＤＤＸの電位が供給されているデータ線駆動回路用電源配線９１の電位は、低電位電源ＶＳＳＹの電位が供給されている走査線駆動回路用電源配線９４の電位、及び低電位電源ＶＳＳＸの電位が供給されているデータ線駆動回路用電源配線９１の電位よりも高くなっている。

低電位電源ＶＳＳＹの電位（０Ｖ）が供給されている走査線駆動回路用電源配線９４、及び低電位電源ＶＳＳＸの電位（０Ｖ）が供給されているデータ線駆動回路用電源配線９１は、本発明における「第１の電源配線」の一例であり、以降、低電位電源配線ＶＳＳと称す。高電位電源ＶＤＤＹの電位（概略１６Ｖ）が供給されている走査線駆動回路用電源配線９４、及び高電位電源ＶＤＤＸの電位（概略１６Ｖ）が供給されているデータ線駆動回路用電源配線９１は、本発明における「第２の電源配線」の一例であり、以降、高電位電源配線ＶＤＤと称す。

上述したように、走査線駆動回路用信号配線９５には、Ｙクロック信号ＣＬＹ（及び反転Ｙクロック信号ＣＬＹＢ）やＹスタートパルス信号ＤＹなどが供給されている。データ線駆動回路用信号配線９２には、Ｘクロック信号ＣＬＸ（及び反転Ｘクロック信号ＣＬＸＢ）やＸスタートパルス信号ＤＸなどが供給されている。画像信号線９６には画像信号ＶＩＤ１〜ＶＩＤ６が供給されている。これらＹクロック信号ＣＬＹ、反転Ｙクロック信号ＣＬＹＢ、Ｙスタートパルス信号ＤＹ、Ｘクロック信号ＣＬＸ、反転Ｘクロック信号ＣＬＸＢ、Ｘスタートパルス信号ＤＸ、及び画像信号ＶＩＤ１〜ＶＩＤ６の電位は、低電位電源配線ＶＳＳの電位（０Ｖ）から高電位電源配線ＶＤＤの電位（概略１６Ｖ）の範囲にある。

Ｙクロック信号ＣＬＹ（及び反転Ｙクロック信号ＣＬＹＢ）やＹスタートパルス信号ＤＹなどの電位が供給されている走査線駆動回路用信号配線９５、Ｘクロック信号ＣＬＸ（及び反転Ｘクロック信号ＣＬＸＢ）やＸスタートパルス信号ＤＸなどが供給されているデータ線駆動回路用信号配線９２、及び画像信号ＶＩＤ１〜ＶＩＤ６が供給されている画像信号線９６は、本発明における「信号配線」の一例であり、以降、信号配線Ｓと称す。

なお、高電位電源配線ＶＤＤ及び低電位電源配線ＶＳＳには、信号配線Ｓと比べてより大きな電流が流れるので、高電位電源配線ＶＤＤ及び低電位電源配線ＶＳＳの幅は、信号配線Ｓの幅と比べて大きく（広く）なっている。つまり、高電位電源配線ＶＤＤ及び低電位電源配線ＶＳＳの抵抗は、信号配線Ｓの抵抗と比べて低抵抗になっており、さらに高電位電源配線ＶＤＤ及び低電位電源配線ＶＳＳの容量は、信号配線Ｓの容量と比べて大きくなっている。

静電気保護回路３００は、外部回路接続端子１０２と半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４）との間の信号配線Ｓに配置（接続）されている。図３では図示が省略されているが、静電気保護回路３００は、信号配線Ｓの他に、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤにも配置（接続）されている。

「画素の構成」
次に、図５を参照して、表示領域Ｅに配置されている画素Ｐの具体的な構成を説明する。図５は、画素を構成する各構成要素の断面的な位置関係を示す模式断面図であり、明示可能な尺度で表されている。

図５に示すように、画素Ｐは、基板本体１０ａに順に積層された、走査線１１ａ等を含む第１層、ＴＦＴ３０等を含む第２層、データ線６ａ等を含む第３層、蓄積容量７０等を含む第４層、及び画素電極９ａや配向膜１８等を含む第５層（最上層）を有している。第１層と第２層との間には下地絶縁膜１２が、第２層と第３層との間には第１層間絶縁膜４１が、第３層と第４層との間には第２層間絶縁膜４２が、第４層と第５層との間には第３層間絶縁膜４３が、それぞれ設けられており、上述した各要素が短絡することを防止している。

（第１層の構成−走査線等−）
第１層には、タングステンシリサイドからなる走査線１１ａが設けられている。走査線１１ａを構成する材料としては、タングステンシリサイドの他に、例えばチタンナイトライドやタングステンなどを使用することができる。走査線１１ａは、遮光性を有し、ＴＦＴ３０に下側から入射しようとする光を遮り、光によるＴＦＴ３０の誤動作を抑制する。

（第２層の構成−ＴＦＴ等−）
次に、第２層として、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、導電性の多結晶シリコン及びタングステンシリサイドからなるゲート電極３ａ、多結晶シリコンからなる半導体層１ａ、及びゲート電極３ａと半導体層１ａとを絶縁するシリコン酸化物からなるゲート絶縁膜２によって構成されている。半導体層１ａは、高濃度ソース領域１ｄと、チャネル領域１ａ’と、高濃度ドレイン領域１ｅと、高濃度ソース領域１ｄとチャネル領域１ａ’との間に形成された接合領域（低濃度ソース領域１ｂ）と、チャネル領域１ａ’と高濃度ドレイン領域１ｅとの間に形成された接合領域（低濃度ドレイン領域１ｃ）とを有している。ゲート絶縁膜２は、半導体層１ａ及び下地絶縁膜１２を覆うように設けられている。また、ゲート電極３ａは、ゲート絶縁膜２を挟んで半導体層１ａのチャネル領域１ａ’に対向配置されている。

（第１層と第２層との間の構成−下地絶縁膜等−）
走査線１１ａと半導体層１ａとの間には、シリコン酸化物からなる下地絶縁膜１２が設けられている。半導体層１ａと接していない領域の下地絶縁膜１２は、ゲート絶縁膜２で覆われている。走査線１１ａ上の下地絶縁膜１２及びゲート絶縁膜２には、コンタクトホール１２ｃｖが設けられている。このコンタクトホール１２ｃｖを埋めるようにゲート電極３ａが設けられ、ゲート電極３ａと走査線１１ａとは、コンタクトホール１２ｃｖを介して互いに接続され、同電位となっている。

（第３層の構成−データ線等−）
第３層には、データ線６ａ（ソース電極６ａ１）及び中継電極５ａ（ドレイン電極５ａ１）が設けられている。データ線６ａ及び中継電極５ａは、金属等の導電材料で構成され、例えばアルミニウムからなる層と窒化チタンからなる層との二層構造を有している。データ線６ａとソース電極６ａ１とは一体形成されており、ＴＦＴ３０の高濃度ソース領域１ｄと接する部分が、ソース電極６ａ１となる。中継電極５ａとドレイン電極５ａ１とは一体形成されており、ＴＦＴ３０の高濃度ドレイン領域１ｅと接する部分が、ドレイン電極５ａ１となる。

（第２層と第３層との間の構成−第１層間絶縁膜−）
ゲート電極３ａとデータ線６ａとの間には、例えばシリコン酸化物やシリコン窒化物からなる第１層間絶縁膜４１が設けられている。第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄとソース電極６ａ１とが電気的に接続するためのコンタクトホール８１、及びＴＦＴ３０の高濃度ドレイン領域１ｅとドレイン電極５ａ１とが電気的に接続するためのコンタクトホール８３が設けられている。

（第４層の構成−蓄積容量等−）
第４層には、蓄積容量７０が設けられている。蓄積容量７０は、画素電極９ａに接続され画素電位側容量電極としての上部電極７３と、固定電位側容量電極としての下部電極７１と、上部電極７３と下部電極７１とで挟まれた誘電体層７５などで構成されている。この蓄積容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。

上部電極７３は、例えば金属等の導電材料で構成され、画素電極９ａと中継電極５ａとを中継接続する機能をもつ。上部電極７３は、コンタクトホール８９を介して画素電極９ａに接続され、コンタクトホール８５と中継電極５ａとコンタクトホール８３とを介してＴＦＴ３０の高濃度ドレイン領域１ｅに接続されている。
下部電極７１は、金属等の導電材料で構成され、例えばアルミニウムからなる層と窒化チタンからなる層との二層構造を有している。下部電極７１の本線部は、走査線１１ａの配置方向に延在され、容量線６０となる。つまり、下部電極７１と容量線６０とは、同電位（固定電位）になっている。

誘電体層７５としては、例えばシリコン窒化物、酸化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの単層膜や、これら単層膜のうち少なくとも２種以上の単層膜を積層した多層膜を用いることができる。

（第３層と第４層との間の構成−第２層間絶縁膜−）
データ線６ａ及び中継電極５ａと、蓄積容量７０との間には、例えばシリコン窒化物やシリコン酸化物などで構成される第２層間絶縁膜４２が設けられている。第２層間絶縁膜４２には、中継電極５ａと上部電極７３とを電気的に接続するためのコンタクトホール８５が設けられている。

（第５層、及び第４層と第５層との間の構成−画素電極等−）
第５層には、画素電極９ａが設けられている。画素電極９ａは、画素Ｐ毎に島状に形成され、画素電極９ａ上には配向膜１８が設けられている。そして、画素電極９ａと蓄積容量７０との間には、例えばシリコン窒化物やシリコン酸化物などからなる第３層間絶縁膜４３が設けられている。第３層間絶縁膜４３には、画素電極９ａと上部電極７３とを電気的に接続するためのコンタクトホール８９が設けられている。

なお、上述した半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４など）や静電気保護回路３００は、上述した画素Ｐと同じ構造を有し、画素Ｐと同じ工程で（同じ機会に）形成されている。

「静電気保護回路の概要」
図６及び図７は静電気保護回路の回路図である。図６及び図７を参照して、静電気保護回路３００の概要を説明する。

図６に示すように、静電気保護回路３００は、第１のｐ型トランジスター３１０ａと、第１のｎ型トランジスター３３０ａと、第２のｐ型トランジスター３１０ｂと、第２のｎ型トランジスター３３０ｂと、第１の配線３２１と、第２の配線３２２と、第３の配線３２３とを有している。

第１の配線３２１は、低電位電源配線ＶＳＳに電気的に接続され、低電位電源配線ＶＳＳの電位（概略０Ｖ）が供給されている。第２の配線３２２は、信号配線Ｓに電気的に接続され、信号配線Ｓの電位が供給されている。第３の配線３２３は、高電位電源配線ＶＤＤに電気的に接続され、高電位電源配線ＶＤＤの電位（概略１６Ｖ）が供給されている。このため、第３の配線３２３に供給される電位は、第１の配線３２１に供給されるよりも高くなっている。また、第２の配線３２２に供給される信号配線Ｓの電位は、低電位電源配線ＶＳＳの電位（０Ｖ）から高電位電源配線ＶＤＤの電位（概略１６Ｖ）の範囲にあるので、第１の配線３２１の電位、第２の配線３２２の電位、第３の配線３２３の電位の順に、各配線の電位が高くなる。

換言すれば、第１の配線３２１は低電位電源配線ＶＳＳであり、第２の配線３２２は信号配線Ｓであり、第３の配線３２３は高電位電源配線ＶＤＤである。上述したように、高電位電源配線ＶＤＤ及び低電位電源配線ＶＳＳの幅は、信号配線Ｓの幅と比べて大きく、高電位電源配線ＶＤＤ及び低電位電源配線ＶＳＳの容量は、信号配線Ｓの容量と比べて大きくなっている。よって、第１の配線３２１の容量及び第３の配線３２３の容量は、第２の配線３２２の容量に比べて大きくなっている。

静電気保護回路３００では、第１のｐ型トランジスター３１０ａと第２のｎ型トランジスター３３０ｂと第２のｐ型トランジスター３１０ｂと第１のｎ型トランジスター３３０ａとが、矩形状に配置されている（図８参照）。第１のｐ型トランジスター３１０ａと第１のｎ型トランジスター３３０ａとは、第２の配線３２２の延在方向に沿って配置され、第１の配線３２１及び第２の配線３２２に電気的に接続されている。第２のｎ型トランジスター３３０ｂと第２のｐ型トランジスター３１０ｂとは、第２の配線３２２の延在方向に沿って配置され、第２の配線３２２及び第３の配線３２３に電気的に接続されている。また、第２の配線３２２を挟んで、第１のｐ型トランジスター３１０ａと第２のｎ型トランジスター３３０ｂとは互いに対向し、第１のｎ型トランジスター３３０ａと第２のｐ型トランジスター３１０ｂとは互いに対向している。

なお、静電気保護回路３００におけるｐ型トランジスター３１０ａ，３１０ｂ及びｎ型トランジスター３３０ａ，３３０ｂの配置は、図７に示す構成であってもよい。詳しくは、第２の配線３２２を挟んで、第１のｐ型トランジスター３１０ａと第２のｐ型トランジスター３１０ｂとが互いに対向し、第１のｎ型トランジスター３３０ａと第２のｎ型トランジスター３３０ｂとが互いに対向し、第１のｐ型トランジスター３１０ａと第２のｐ型トランジスター３１０ｂと第２のｎ型トランジスター３３０と第１のｎ型トランジスター３３０ａとが矩形状に配置された構成であってもよい。

ｐ型トランジスター３１０ａ，３１０ｂでは、高電位側がソースとなり、低電位側がドレインとなる。静電気によって第２の配線３２２の電位が変動する場合もあるが、以降の説明では、第１のｐ型トランジスター３１０ａにおいて、高電位側の配線（第２の配線３２２）に接続されている側をソース３１４ａ、低電位側の配線（第１の配線３２１）に接続されている側をドレイン３１５ａと称す。第２のｐ型トランジスター３１０ｂにおいて、高電位側の配線（第３の配線３２３）に接続されている側をソース３１４ｂ、低電位側の配線（第２の配線３２２）に接続されている側をドレイン３１５ｂと称す。

ｎ型トランジスター３３０ａ，３３０ｂでは、低電位側がソースとなり、高電位側がドレインとなる。静電気によって第２の配線３２２の電位が変動する場合もあるが、以降の説明では、第１のｎ型トランジスター３３０ａにおいて、低電位側の配線（第１の配線３２１）に接続されている側をソース３３４ａ、高電位側の配線（第２の配線３２２）に接続されている側をドレイン３３５ａと称す。第２のｎ型トランジスター３３０ｂにおいて、低電位側の配線（第２の配線３２２）に接続されている側をソース３３４ｂ、高電位側の配線（第３の配線３２３）に接続されている側をドレイン３３５ｂと称す。

第１の配線３２１には、第１のｐ型トランジスター３１０ａのドレイン３１５ａと、第１のｎ型トランジスター３３０ａのゲート３３３ａと、第１のｎ型トランジスター３３０ａのソース３３４ａとが電気的に接続されている。
なお、第１のｐ型トランジスター３１０ａのドレイン３１５ａは、本発明における「第１のｐ型トランジスターのソース及びドレインのうちの一方」の一例である。第１のｎ型トランジスター３３０ａのソース３３４ａは、本発明における「第１のｎ型トランジスターのソース及びドレインのうちの一方」の一例である。

第２の配線３２２には、第１のｐ型トランジスター３１０ａのゲート３１３ａと、第１のｐ型トランジスター３１０ａのソース３１４ａと、第１のｎ型トランジスター３３０ａのドレイン３３５ａと、第２のｐ型トランジスター３１０ｂのドレイン３１５ｂと、第２のｎ型トランジスター３３０ｂのゲート３３３ｂと、第２のｎ型トランジスター３３０ｂのソース３３４ｂとが電気的に接続されている。
なお、第１のｐ型トランジスター３１０ａのソース３１４ａは、本発明における「第１のｐ型トランジスターのソース及びドレインのうちの他方」の一例である。第１のｎ型トランジスター３３０ａのドレイン３３５ａは、本発明における「第１のｎ型トランジスターのソース及びドレインのうちの他方」の一例である。第２のｐ型トランジスター３１０ｂのドレイン３１５ｂは、本発明における「第２のｐ型トランジスターのソース及びドレインのうちの一方」の一例である。第２のｎ型トランジスター３３０ｂのソース３３４ｂは、本発明における「第２のｎ型トランジスターのソース及びドレインのうちの一方」の一例である。

第３の配線３２３には、第２のｐ型トランジスター３１０ｂのゲート３１３ｂと、第２のｐ型トランジスター３１０ｂのソース３１４ｂと、第２のｎ型トランジスター３３０ｂのドレイン３３５ｂとが電気的に接続されている。
なお、第２のｐ型トランジスター３１０ｂのソース３１４ｂは、本発明における「第２のｐ型トランジスターのソース及びドレインのうちの他方」の一例である。第２のｎ型トランジスター３３０ｂのドレイン３３５ｂは、本発明における「第２のｎ型トランジスターのソース及びドレインのうちの他方」の一例である。

このように、第１のｐ型トランジスター３１０ａでは、ゲート３１３ａとソース３１４ａとが第２の配線３２２に電気的に接続され、同電位となる。第１のｎ型トランジスター３３０ａでは、ゲート３３３ａとソース３３４ａとが第１の配線３２１に電気的に接続され、同電位となる。第２のｐ型トランジスターでは、ゲート３１３ｂとソース３１４ｂとが第３の配線３２３に電気的に接続され、同電位となる。第２のｎ型トランジスター３３０ｂでは、ゲート３３３ｂとソース３３４ｂとが第２の配線３２２に電気的に接続され、同電位となる。その結果、ｐ型トランジスター３１０ａ，３１０ｂでは、ドレイン３１５ａ，３１５ｂに対するゲート３１３ａ，３１３ｂの電位によって、半導体層３１１のチャネル領域３１１ａ（図８参照）の抵抗が変化する。ｎ型トランジスター３３０ａ，３３０ｂでは、ドレイン３３５ａ，３３５ｂに対するゲート３３３ａ，３３３ｂの電位によって、半導体層３３１のチャネル領域３３１ａ（図８参照）の抵抗が変化する。

「静電気保護回路の構成」
図８は静電気保護回路の概略平面図であり、図９は図８のＡ−Ａ'線に沿った概略断面図であり、図１０は図８のＢ−Ｂ'線に沿った概略断面図である。
図８乃至図１０を参照して、静電気保護回路３００の構成を具体的に説明する。
最初に図８を参照して、静電気保護回路３００の平面的な構成を説明する。

図８に示すように、Ａ−Ａ'線に沿って、第１のｎ型トランジスター３３０ａと、第２のｐ型トランジスター３１０ｂとが配置されている。Ｂ−Ｂ'線に沿って、第１のｐ型トランジスター３１０ａと、第２のｎ型トランジスター３３０ｂとが配置されている。

第１のｐ型トランジスター３１０ａにおいて、半導体層３１１は、矩形状であり、高濃度ドレイン領域３１１ｅとチャネル領域３１１ａと高濃度ソース領域３１１ｄとを有し、高濃度ドレイン領域３１１ｅがドレイン３１５ａとなり、高濃度ソース領域３１１ｄがソース３１４ａとなる。高濃度ドレイン領域３１１ｅの一部は第１の配線３２１と重なり、当該重なった部分にコンタクトホールＣＴＤが配置されている。高濃度ソース領域３１１ｄの一部は、第２の配線３２２と重なり、当該重なった部分にコンタクトホールＣＴＳが配置されている。ゲート電極３４３は、第１のｐ型トランジスター３１０ａの半導体層３１１のチャネル領域３１１ａと、第２の配線３２２と、第２のｎ型トランジスター３３０ｂの半導体層３３１のチャネル領域３３１ａとに重なるように配置されている。半導体層３１１のチャネル領域３１１ａと重なった部分のゲート電極３４３が、ゲート３１３ａとなる。ゲート電極３４３は、Ｗ字形状を有し、第１のｐ型トランジスター３１０ａの高濃度ソース領域３１１ｄと、第２のｎ型トランジスター３３０ｂの高濃度ソース領域３３１ｄとに重ならないようになっている。ゲート電極３４３と第２の配線３２２とが重なった部分に、コンタクトホールＣＴＧ２が配置されている。

第１のｎ型トランジスター３３０ａにおいて、半導体層３３１は、矩形状であり、高濃度ドレイン領域３３１ｅとチャネル領域３３１ａと高濃度ソース領域３３１ｄとを有し、高濃度ドレイン領域３３１ｅがドレイン３３５ａとなり、高濃度ソース領域３３１ｄがソース３３４ａとなる。高濃度ソース領域３３１ｄの一部は第１の配線３２１に重なり、当該重なった部分にコンタクトホールＣＴＳが配置されている。高濃度ドレイン領域３３１ｅの一部は第２の配線３２２に重なり、当該重なった部分にコンタクトホールＣＴＤが配置されている。ゲート電極３３３は、半導体層３３１のチャネル領域３３１ａと、第１の配線３２１とに重なるように配置されている。半導体層３３１のチャネル領域３３１ａと重なった部分のゲート電極３３３が、ゲート３３３ａとなる。ゲート電極３３３は、Ｕ字形状を有し、高濃度ソース領域３３１ｄと重ならないようになっている。ゲート電極３３３と第１の配線３２１とが重なった部分に、コンタクトホールＣＴＧ１が配置されている。

第２のｐ型トランジスター３１０ｂにおいて、半導体層３１１は、矩形状であり、高濃度ドレイン領域３１１ｅとチャネル領域３１１ａと高濃度ソース領域３１１ｄとを有し、高濃度ドレイン領域３１１ｅがドレイン３１５ｂとなり、高濃度ソース領域３１１ｄがソース３１４ｂとなる。高濃度ドレイン領域３１１ｅの一部は第２の配線３２２に重なり、当該重なった部分にコンタクトホールＣＴＤが配置されている。高濃度ソース領域３１１ｄの一部は第３の配線３２３に重なり、当該重なった部分にコンタクトホールＣＴＳが配置されている。ゲート電極３１３は、半導体層３１１のチャネル領域３１１ａと、第３の配線３２３とに重なるように配置されている。半導体層３１１のチャネル領域３１１ａと重なった部分のゲート電極３１３が、ゲート３１３ｂとなる。ゲート電極３１３は、Ｕ字形状を有し、高濃度ソース領域３１１ｄと重ならないようになっている。ゲート電極３１３と第３の配線３２３とが重なった部分に、コンタクトホールＣＴＧ３が配置されている。

第２のｎ型トランジスター３３０ｂにおいて、半導体層３３１は、矩形状であり、高濃度ドレイン領域３３１ｅとチャネル領域３３１ａと高濃度ソース領域３３１ｄとを有し、高濃度ドレイン領域３３１ｅがドレイン３３５ｂとなり、高濃度ソース領域３３１ｄがソース３３４ｂとなる。高濃度ソース領域３３１ｄの一部は第２の配線３２２に重なり、当該重なった部分にコンタクトホールＣＴＳが配置されている。高濃度ドレイン領域３３１ｅの一部は第３の配線３２３に重なり、当該重なった部分にコンタクトホールＣＴＤが配置されている。半導体層３３１のチャネル領域３３１ａと重なった部分のゲート電極３４３が、ゲート３３３ｂとなる。

なお、半導体層３１１，３３１の高濃度ソース領域３１１ｄ，３３１ｄとチャネル領域３１１ａ，３３１ａとの間に接合領域（低濃度ソース領域）を設けてもよいし、半導体層３１１，３３１の高濃度ドレイン領域３１１ｅ，３３１ｅとチャネル領域３１１ａ，３３１ａとの間に接合領域（低濃度ドレイン領域）を設けてもよい。
また、図８に示す静電気保護回路３００では、第１の配線３２１が第２の配線３２２の左側に配置され、第３の配線３２３が第２の配線３２２の右側に配置されているが、第１の配線３２１が第２の配線３２２の右側に配置され、第３の配線３２３が第２の配線３２２の左側に配置されている構成であってもよい。

次に、図９及び図１０を参照して、静電気保護回路３００の断面的な構成を説明する。
上述したように、静電気保護回路３００を構成するｐ型トランジスター３１０ａ，３１０ｂやｎ型トランジスター３３０ａ，３３０ｂは、画素Ｐと同じ工程で（同じ機会に）形成され、画素Ｐと同じ材料で構成されている。

図９及び図１０に示すように、基板本体１０ａを覆う下地絶縁膜１２の上に設けられた半導体層３３１，３１１は、ゲート絶縁膜２で覆われている。ゲート絶縁膜２の上には、ゲート電極３ａと同じ工程で形成されたゲート電極３１３，３３３，３４３が設けられている。ゲート絶縁膜２を介して、半導体層３３１，３１１に対向配置された部分のゲート電極３１３，３３３，３４３が、ゲート３１３ａ，３１３ｂ，３３３ａ，３３３ｂとなる。ゲート電極３１３，３３３，３４３及びゲート絶縁膜２は、第１層間絶縁膜４１で覆われている。第１層間絶縁膜４１の上には、データ線６ａや中継電極５ａと同じ工程で形成された配線３２１，３２２，３２３が設けられている。配線３２１，３２２，３２３には、第２層間絶縁膜４２と第３層間絶縁膜４３と配向膜１８とが、順に積層されている。

図９に示すように、Ａ−Ａ’線に沿って、第１のｎ型トランジスター３３０ａと第２のｐ型トランジスター３１０ｂとが配置されている。第１のｎ型トランジスター３３０ａは、半導体層３３１（高濃度ソース領域３３１ｄ、チャネル領域３３１ａ、高濃度ドレイン領域３３１ｅ）と、ゲート絶縁膜２と、チャネル領域３３１ａに対向配置されたゲート電極３３３（ゲート３３３ａ）とで構成される。第２のｐ型トランジスター３１０ｂは、半導体層３１１（高濃度ドレイン領域３１１ｅ、チャネル領域３１１ａ、高濃度ソース領域３１１ｄ）と、ゲート絶縁膜２と、チャネル領域３１１ａに対向配置されたゲート電極３１３（ゲート３１３ｂ）とで構成される。

第１のｎ型トランジスター３３０ａにおいて、第１層間絶縁膜４１には、ゲート電極３３３を露出させるコンタクトホールＣＴＧ１が形成されている、ゲート絶縁膜２及び第１層間絶縁膜４１には、高濃度ソース領域３３１ｄを露出させるコンタクトホールＣＴＳ、及び高濃度ドレイン領域３３１ｅを露出させるコンタクトホールＣＴＤが形成されている。ゲート電極３３３（ゲート３３３ａ）と高濃度ソース領域３３１ｄ（ソース３３４ａ）とは、コンタクトホールＣＴＧ１と、第１の配線３２１と、コンタクトホールＣＴＳとを介して電気的に接続されている。つまり、第１の配線３２１、ゲート３３３ａ、及びソース３３４ａは、同じ電位になっている。

第２のｐ型トランジスター３１０ｂにおいて、第１層間絶縁膜４１には、ゲート電極３１３を露出させるコンタクトホールＣＴＧ３が形成されている、ゲート絶縁膜２及び第１層間絶縁膜４１には、高濃度ドレイン領域３１１ｅを露出させるコンタクトホールＣＴＤ、及び高濃度ソース領域３１１ｄを露出させるコンタクトホールＣＴＳが形成されている。ゲート電極３１３（ゲート３１３ｂ）と高濃度ソース領域３１１ｄ（ソース３１４ｂ）とは、コンタクトホールＣＴＧ３と、第３の配線３２３と、コンタクトホールＣＴＳとを介して電気的に接続されている。つまり、第３の配線３２３、ゲート３１３ｂ、及びソース３１４ｂは、同じ電位になっている。

第１のｎ型トランジスター３３０ａの高濃度ドレイン領域３３１ｅ（ドレイン３３５ａ）と、第２のｐ型トランジスター３１０ｂの高濃度ドレイン領域３１１ｅとは、２個のコンタクトホールＣＴＤと、第２の配線３２２とを介して電気的に接続されている。つまり、第２の配線３２２と、第１のｎ型トランジスター３３０ａのドレイン３３５ａと、第２のｐ型トランジスター３１０ｂのドレイン３１５ｂとは、同じ電位になっている。

図１０に示すように、Ｂ−Ｂ’線に沿って、第１のｐ型トランジスター３１０ａと第２のｎ型トランジスター３３０ｂとが配置されている。第１のｐ型トランジスター３１０ａは、半導体層３１１（高濃度ドレイン領域３１１ｅ、チャネル領域３１１ａ、高濃度ソース領域３１１ｄ）と、ゲート絶縁膜２と、チャネル領域３１１ａに対向配置されたゲート電極３４３（ゲート３１３ａ）とで構成される。第２のｎ型トランジスター３３０ｂは、半導体層３３１（高濃度ソース領域３３１ｄ、チャネル領域３３１ａ、高濃度ドレイン領域３３１ｅ）と、ゲート絶縁膜２と、チャネル領域３３１ａに対向配置されたゲート電極３４３（ゲート３３３ｂ）とで構成される。

第１のｐ型トランジスター３１０ａにおいて、第１層間絶縁膜４１には、ゲート電極３４３を露出させるコンタクトホールＣＴＧ２が形成されている、ゲート絶縁膜２及び第１層間絶縁膜４１には、高濃度ドレイン領域３１１ｅを露出させるコンタクトホールＣＴＤ、及び高濃度ソース領域３１１ｄを露出させるコンタクトホールＣＴＳが形成されている。ゲート電極３４３（ゲート３１３ａ）と高濃度ソース領域３１１ｄ（ソース３１４ａ）とは、コンタクトホールＣＴＧ２と、第２の配線３２２と、コンタクトホールＣＴＳとを介して電気的に接続されている。高濃度ドレイン領域３１１ｅ（ドレイン３１５ａ）と第１の配線３２１とは、コンタクトホールＣＴＤを介して電気的に接続されている。つまり、ドレイン３１５ａと第１の配線３２１とは、同じ電位になっている。

第２のｎ型トランジスター３３０ｂにおいて、ゲート絶縁膜２及び第１層間絶縁膜４１には、高濃度ソース領域３３１ｄを露出させるコンタクトホールＣＴＳ、及び高濃度ドレイン領域３１１ｅを露出させるコンタクトホールＣＴＤが形成されている。ゲート電極３４３（ゲート３３３ｂ）と高濃度ソース領域３３１ｄ（ソース３３４ｂ）とは、コンタクトホールＣＴＧ２と、第２の配線３２２と、コンタクトホールＣＴＳとを介して電気的に接続されている。高濃度ドレイン領域３３１ｅ（ドレイン３３５ｂ）と第３の配線３２３とは、コンタクトホールＣＴＤを介して電気的に接続されている。つまり、ドレイン３３５ｂと第３の配線３２３とは、同じ電位になっている。
さらに、第１のｐ型トランジスター３１０ａのゲート３１３ａ及びソース３１４ａと、第２のｎ型トランジスター３３０ｂのゲート３３３ｂ及びソース３３４ｂとは、第２の配線３２２を介して電気的に接続され、同じ電位になっている。

「静電気保護回路の動作」
図１１乃至図１４は、図６に対応する静電気保護回路の回路図であり、静電気で付加された電荷の流れを示している。図１１乃至図１４では、静電気によって付加された電荷の流れが、破線で示されている。
以下、図１１乃至図１４を参照して、各配線３２１，３２２，３２３に静電気が作用した場合の静電気保護回路３００の動作、及び静電気によって付加された電荷の流れを説明する。

上述したように、液晶装置１００の動作時には、第１の配線３２１には低電電源配線ＶＳＳの電位（概略０Ｖ）が供給され、第２の配線３２２には信号配線Ｓの電位（概略０Ｖ〜１６Ｖ）が供給され、第３の配線３２３には高電位電源配線ＶＤＤの電位（概略１６Ｖ）が供給される。このような電位が供給されると、ゲート３１３ａはドレイン３１５ａに対して正の電位を有するので第１のｐ型トランジスター３１０ａがオフ状態（非導通状態）となり、ゲート３３３ａはドレイン３３５ａに対して負の電位を有するので第１のｎ型トランジスター３３０ａがオフ状態（非導通状態）となり、ゲート３１３ｂはドレイン３１５ｂに対して正の電位を有するので第２のｐ型トランジスター３１０ｂがオフ状態（非導通状態）となり、ゲート３３０ｂはドレイン３３５ｂに対して負の電位を有するので第２のｎ型トランジスター３３０ｂがオフ状態となる。つまり、第１のｐ型トランジスター３１０ａと、第１のｎ型トランジスター３３０ａと、第２のｐ型トランジスター３１０ｂと、第２のｎ型トランジスター３３０ｂとは、全てオフ状態（非導通状態）となるので、第１の配線３２１（低電位信号配線ＶＳＳ）と第２の配線３２２（信号配線Ｓ）と第３の配線３２３（高電位電源配線ＶＤＤ）とは、電気的に干渉することがなく、液晶装置１００は正常に動作する。

このように、第１の配線３２１の電位、第２の配線３２２の電位、及び第３の配線３２３の電位が、この順で高くなると、静電気保護回路３００に配置されているｐ型トランジスター３１０ａ，３１０ｂやｎ型トランジスター３３０ａ，３３０ｂは、全て非導通状態となる。例えば、半導体回路を有する電気光学装置や、半導体回路を有する電子デバイスなどにおいて、このような電位関係にある３本の配線が存在するのであれば、当該３本の配線に静電気保護回路３００を配置（接続）しても、当該３本の配線は電気的に干渉することが無い。すなわち、静電気保護回路３００は電気光学装置や電子デバイスの動作に影響しないので、電気光学装置や電子デバイスは正常に動作する。
以下に詳細を述べるが、静電気保護回路３００によって電気光学装置や電子デバイスへの静電気の影響が小さくなり、電気光学装置や電子デバイスに搭載されている半導体回路に回復不能な静電ダメージ（静電破壊）が生じにくくなる。

液晶装置１００が非動作時には、第１の配線３２１（低電位信号配線ＶＳＳ）と第２の配線３２２（信号配線Ｓ）と第３の配線３２３（高電位電源配線ＶＤＤ）とは、電位が確定しないフローティング状態になる。例えば、静電気によって第２の配線３２２に正の電荷ＰＣが付加されると（正の静電気が作用すると）、第２の配線３２２は、第１の配線３２１の電位及び第３の配線３２３に対して正の電位を有するようになる。静電気によって第２の配線３２２に負の電荷ＮＣが付加されると（負の静電気が作用すると）、第２の配線３２２は、第１の配線３２１及び第３の配線３２３に対して負の電位を有するようになる。

図１１は、液晶装置１００が非動作時に、静電気によって第２の配線３２２（信号配線Ｓ）に付加された正の電荷ＰＣの流れを示している。
図１１において、静電気によって第２の配線３２２（信号配線Ｓ）に正の電荷ＰＣが付加されると、第２の配線３２２に接続されている第１のｐ型トランジスター３１０ａのゲート３１３ａ及びソース３１４ａと、第１のｎ型トランジスター３３０ａのドレイン３３５ａと、第２のｐ型トランジスター３１０ｂのドレイン３１５ｂと、第２のｎ型トランジスター３３０ｂのゲート３３３ｂ及びソース３３４ｂとは、第１の配線３２１及び第３の配線３２３に対して正の電位を有するようになる。

このため、ゲート３１３ａはドレイン３１５ａに対して正の電位を有するので、第１のｐ型トランジスター３１０ａがオフ状態（非導通状態）となる。ゲート３３３ａはドレイン３３５ａに対して負の電位を有するので、第１のｎ型トランジスター３３０ａがオフ状態（非導通状態）となる。ゲート３１３ｂはドレイン３１５ｂに対して負の電位を有するので、第２のｐ型トランジスター３１０ｂがオン状態（導通状態）となる。ゲート３３３ｂはドレイン３３５ｂに対して正の電位を有するので、第２のｎ型トランジスター３３０ｂがオン状態（導通状態）となる。つまり、第１の配線３２１に正の電荷ＰＣが付加されると、第１のｐ型トランジスター３１０ａ及び第１のｎ型トランジスター３３０ａは非導通状態となり、第２のｐ型トランジスター３１０ｂ及び第２のｎ型トランジスター３３０ｂは導通状態となる。その結果、第２の配線３２２（信号配線Ｓ）と第３の配線３２３（高電位電源配線ＶＤＤ）とは導通状態となり、静電気によって第２の配線３２２（信号配線Ｓ）に付加された正の電荷ＰＣは、第２のｐ型トランジスター３１０ｂ及び第２のｎ型トランジスター３３０ｂを介して、第３の配線３２３（高電位電源配線ＶＤＤ）の側に流れる（分配される）。

図１２は、液晶装置１００が非動作時に静電気によって第２の配線３２２（信号配線Ｓ）に付加された負の電荷ＮＣ流れを示している。
図１２において、静電気によって第２の配線３２２（信号配線Ｓ）に負の電荷ＮＣが付加されると、第２の配線３２２に接続されている第１のｐ型トランジスター３１０ａのゲート３１３ａ及びソース３１４ｂと、第１のｎ型トランジスター３３０ａのドレイン３３５ｂと、第２のｐ型トランジスター３１０ｂのドレイン３１５ｂと、第２のｎ型トランジスター３３０ｂのゲート３３３ｂ及びソース３３４ｂとは、第１の配線３２１及び第３の配線３２３に対して負の電位を有するようになる。

このため、ゲート３１３ａはドレイン３１５ａに対して負の電位となるので、第１のｐ型トランジスター３１０ａがオン状態（導通状態）となる。ゲート３３３ａはドレイン３３５ａに対して正の電位となるので、第１のｎ型トランジスター３３０ａがオン状態（導通状態）となる。ゲート３１３ｂはドレイン３１５ｂに対して正の電位となるので、第２のｐ型トランジスター３１０ｂがオフ状態（非導通状態）となる。ゲート３３３ｂはドレイン３３５ｂに対して負の電位となるので、第２のｎ型トランジスター３３０ｂがオフ状態（非導通状態）となる。つまり、第１の配線３２１に負の電荷ＮＣが付加されると、第１のｐ型トランジスター３１０ａ及び第１のｎ型トランジスター３３０ａは導通状態となり、第２のｐ型トランジスター３１０ｂ及び第２のｎ型トランジスター３３０ｂは非導通状態となる。その結果、第１の配線３２１（低電位電源配線ＶＳＳ）と第２の配線３２２（信号配線Ｓ）とは導通状態となり、静電気によって第２の配線３２２（信号配線Ｓ）に付加された負の電荷ＮＣは、第１のｐ型トランジスター３１０ａ及び第１のｎ型トランジスター３３０ａを介して、第１の配線３２１（低電位電源配線ＶＳＳ）の側に流れる（分配される）。

このように、静電気によって第２の配線３２２に正の静電気ＰＣまたは負の静電気ＮＣのいずれかが付加されると、２つのｐ型トランジスター３１０ａ，３１０ｂのうちの１つと、２つのｎ型トランジスター３３０ａ、３３０ｂのうちの１つとが導通状態となる。静電気によって第２の配線に付加された電荷ＰＣ，ＮＣは、導通状態となったｐ型トランジスター３１０ａ，３１０ｂ及びｎ型トランジスター３３０ａ、３３０ｂを介して、第１の配線３２１または第３の配線３２３のいずれかの側に分配（放電）される。

一方、図１６に示す公知技術の静電気保護回路５００では、静電気によって付加された電荷によって、ｐ型トランジスター５０４またはｎ型トランジスター５０５のいずれか一方が導通状態となる。さらに、ｐ型トランジスター５０４とｎ型トランジスター５０５とではキャリアの移動度が異なり、ｐ型トランジスター５０４はｎ型トランジスター５０５と比べて電荷（電流）が流れにくい。このため、静電気保護回路５００では、ｐ型トランジスター５０４が導通状態となった場合と、ｎ型トランジスター５０５が導通状態となった場合とで、静電気によって付加された電荷の流れやすさが異なる。換言すれば、静電気保護回路５００では、静電気によって正の電荷が付加された場合と、負の電荷が付加された場合とで、静電気によって付加された電荷の放電能力（除電能力）に非対称性が生じる。

本実施形態の静電気保護回路３００は、静電気によって付加された電荷の極性に関係なく、２つのｐ型トランジスター３１０ａ，３１０ｂのうちの１つと、２つのｎ型トランジスター３３０ａ、３３０ｂのうちの１つとが導通状態となる。すなわち、ｐ型トランジスター及びｎ型トランジスターの両方が導通状態となるので、公知技術の静電気保護回路５００における放電能力の非対称性が解消され、静電気によって付加された正の電荷または負の電荷を安定して、導通状態となった第１の配線３２１または第３の配線３２３のいずれかの側に分配（放電）することができる。さらに、本実施形態の静電気保護回路３００は、公知技術の静電気保護回路５００と比べて、静電気によって付加された電荷を流す経路が多くなるので、静電気によって付加された電荷を導通状態となった第１の配線３２１または第３の配線３２３のいずれかの側に迅速に分配（放電）することができる。従って、本実施形態の静電気保護回路３００は、公知技術の静電気保護回路５００と比べて、静電気によって付加された電荷の放電能力（除電能力）に優れている。

さらに、第１の配線３２１（低電位電源配線ＶＳＳ）の容量及び第３の配線３２３（高電位電源配線ＶＤＤ）の容量は、第２の配線３２２（信号配線Ｓ）の容量よりも大きくなっているので、第１の配線３２１の容量及び第３の配線３２３の容量が第２の配線３２２の容量よりも小さい場合と比べて、より多くの電荷ＰＣ，ＮＣを第２の配線３２２の側から、導通状態となった第１の配線３２１または第３の配線３２３のいずれかの側に分配（放電）することができる。

よって、本実施形態の静電気保護回路３００では、２つのｐ型トランジスター３１０ａ，３１０ｂのうちの１つと、２つのｎ型トランジスター３３０ａ、３３０ｂのうちの１つとが導通状態となるので、ｐ型トランジスター５０４またはｎ型トランジスター５０５のいずれか一方が導通状態となる公知技術の静電気保護回路５００（図１６）と比べて、静電気によって付加された電荷ＰＣ，ＮＣを第２の配線３２２の側から、導通状態となった第１の配線３２１または第３の配線３２３のいずれかの側に安定して、迅速に分配（放電）し、静電気による第２の配線３２２（信号配線Ｓ）の電位の変化をより小さくすることができる。従って、信号配線Ｓに接続されている半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４など）に回復不能な静電ダメージ（静電破壊）がより生じにくくなる。

図１３は、液晶装置１００が非動作時に静電気によって第１の配線３２１（低電位電源配線ＶＳＳ）に付加された正の電荷ＰＣの流れを示している。
図１３において、第１の配線３２１（低電位電源配線ＶＳＳ）に正の電荷ＰＣが付加されると、第１の配線３２１に接続されている第１のｐ型トランジスター３１０ａのドレイン３１５ａと、第１のｎ型トランジスター３３０ａのゲート３３３ａ及びソース３３４ｂとが、第２の配線３２２に対して正の電位を有するようになる。

このため、ゲート３１３ａはドレイン３１５ａに対して負の電位を有するので、第１のｐ型トランジスター３１０ａがオン状態（導通状態）となる。ゲート３３３ａはドレイン３３５ａに対して正の電位を有するので、第１のｎ型トランジスター３３０ａがオン状態（導通状態）となる。つまり、静電気によって第１の配線３２１（低電位電源配線ＶＳＳ）に正の電荷ＰＣが付加された場合においても、第１の配線３２１（低電位電源配線ＶＳＳ）と第２の配線３２２（信号配線Ｓ）とは導通状態になり、静電気によって第１の配線３２１（低電位電源配線ＶＳＳ）に付加された正の電荷ＰＣは、第１のｐ型トランジスター３１０ａ及び第１のｎ型トランジスター３３０ａを介して、第２の配線３２２（信号配線Ｓ）の側に流れる（分配される）。

本実施形態の静電気保護回路３００では、静電気によって第１のｐ型トランジスター３１０ａ及び第１のｎ型トランジスター３３０ａの両方が導通状態となるので、静電気によってｐ型トランジスター５０４またはｎ型トランジスター５０５のいずれか一方が導通状態となる公知技術の静電気保護回路５００（図１６）と比べて、第１の配線３２１（低電位電源配線ＶＳＳ）に付加された正の電荷ＰＣを、第２の配線３２２（信号配線Ｓ）の側に安定してより迅速に分配（放電）し、静電気による第１の配線３２１（低電位電源配線ＶＳＳ）の電位の変化をより小さくすることができる。従って、低電位電源配線ＶＳＳに接続されている半導体回路（データ線駆動回路１０１、走査線駆動回路１０４など）に回復不能な静電ダメージ（静電破壊）がより生じにくくなる。

図１４では、液晶装置１００が非動作時に静電気によって第３の配線３２３（高電位電源配線ＶＤＤ）に付加された負の電荷ＮＣの流れが示されている。
図１４において、静電気によって第３の配線３２３（高電位電源配線ＶＤＤ）に負の電荷ＮＣが付加されると、第３の配線３２３に接続されている第２のｐ型トランジスター３１０ｂのゲート３１３ｂ及びソース３１４ｂと、第２のｎ型トランジスター３３０ｂのドレイン３３５ｂとが、第２の配線３２２に対して負の電位を有するようになる。

このため、ゲート３１３ｂはドレイン３１５ｂに対して正の電位を有するので、第２のｐ型トランジスター３１０ｂがオン状態（導通状態）となる。ゲート３３３ｂはドレイン３３５ｂに対して正の電位を有するので、第２のｎ型トランジスター３３０ｂがオン状態（導通状態）となる。つまり、静電気によって第３の配線３２３（高電位電源配線ＶＤＤ）に負の電荷ＮＣが付加された場合においても、第３の配線３２３（高電位電源配線ＶＳＳ）と第２の配線３２２（信号配線Ｓ）とは導通状態となり、静電気によって第３の配線３２３（高電位電源配線ＶＤＤ）に付加された負の電荷ＮＣは、第２のｐ型トランジスター３１０ｂ及び第２のｎ型トランジスター３３０ｂを介して、第２の配線３２２（信号配線Ｓ）の側に流れる（分配される）。

本実施形態の静電気保護回路３００では、静電気によって第２のｐ型トランジスター３１０ｂ及び第２のｎ型トランジスター３３０ｂの両方が導通状態となるので、静電気によってｐ型トランジスター５０４またはｎ型トランジスター５０５のいずれか一方が導通状態となる公知技術の静電気保護回路５００（図１６）と比べて、第３の配線３２３（低電位電源配線ＶＳＳ）に付加された負の電荷ＮＣを、第２の配線３２２（信号配線Ｓ）の側に安定してより迅速に分配（放電）し、静電気による第３の配線３２３（高電位電源配線ＶＤＤ）の電位の変化をより小さくすることができる。従って、高電位電源配線ＶＤＤに接続されている半導体回路（データ線駆動回路１０１、走査線駆動回路１０４など）に回復不能な静電ダメージ（静電破壊）がより生じにくくなる。

（実施形態２）
「電子機器」
図１５は電子機器としての投射型表示装置（液晶プロジェクター）の構成を示す概略図である。図１５に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸Ｌに沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。

偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。

ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。

ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。

液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。

液晶ライトバルブ１２１０，１２２０，１２３０には、上述した液晶装置１００が適用されている。液晶装置１００は、静電気保護回路３００を有し、半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４など）は静電気の影響を受けにくくなっている。従って、当該液晶装置が適用された投射型表示装置１０００は、静電気の影響を受けにくく、高い信頼性を有する。

本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う液晶装置及び該液晶装置を適用する電子機器もまた本発明の技術的範囲に含まれるものである。
上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。

（変形例１）
静電気保護回路３００は、液晶装置に適用させることに限定されず、例えば、有機エレクトロルミネッセンス素子を有する発光装置に適用させることができる。静電気保護回路３００によって、静電気の影響を受けにくい高い信頼性の発光装置を提供することができる。
さらに、静電気保護回路３００は、半導体回路を有する電子デバイスに適用させてもよい。例えば、半導体基板に形成したＭＯＳトランジスターによる集積回路の静電気保護回路も本発明の適用範囲である。

（変形例２）
静電気保護回路３００は、第１の配線３２１、第１の配線３２１の電位よりも高い電位の第２の配線３２２、及び第２の配線３２２の電位よりも高い電位の第３の配線３２３に接続すればよく、このような電位が供給されている配線が存在すれば、静電気保護回路３００を液晶装置（電気光学装置）の任意の場所に配置することができる。

具体的には、実施形態１では、静電気保護回路３００は、外部回路接続端子１０２と半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４）との間の配線に配置（接続）されていたが、これに限定されない。例えば、静電気保護回路３００を半導体回路の内部の配線に配置（接続）することができるし、静電気保護回路３００を半導体回路と表示領域Ｅとの間の配線に配置（接続）することもできる。

さらに、実施形態１では、上記第１の配線３２１を低電位電源配線ＶＳＳ、第２の配線３２２を信号配線Ｓ、及び第３の配線３２３を高電位電源配線ＶＤＤとしたが、これに限定されない。例えば、複数の信号配線Ｓのうち、最も低い電位が供給されている信号配線Ｓを上記第１の配線３２１として、最も高い電位が供給されている信号配線Ｓを上記第３の配線３２３とし、他の信号配線Ｓを上記第２の配線３２２としても良い。

（変形例３）
実施形態１に係る液晶装置が適用される電子機器は、実施形態２の投射型表示装置１０００に限定されない。例えば、投射型表示装置１０００の他に、投射型のＨＵＤ（ヘッドアップディスプレイ）、ＨＭＤ（ヘッドマウントディスプレイ）、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、ＰＯＳなどの情報端末機器、及び電子手帳などの電子機器に、実施形態１に係る液晶装置を適用させることができる。
さらに、実施形態１に係る静電気保護回路３００が搭載された電子機器においても、静電気の影響が抑制され、高い信頼性を有するようになる。すなわち、静電気保護回路３００、及び／または静電気保護回路３００を有する電気光学装置を備えている電子機器であれば、静電気の影響が抑制され、高い信頼性を有するようになる。

３００…静電気保護回路、３１０ａ…第１のｐ型トランジスター、３１３ａ…ゲート、３１４ａ…ソース、３１５ａ…ドレイン、３１０ｂ…第２のｐ型トランジスター、３１３ｂ…ゲート、３１４ｂ…ソース、３１５ｂ…ドレイン、３３０ａ…第１のｎ型トランジスター、３３３ａ…ゲート、３３４ａ…ソース、３３５ａ…ドレイン、３３０ｂ…第２のｎ型トランジスター、３３３ｂ…ゲート、３３４ｂ…ソース、３３５ｂ…ドレイン、３１１…ｐ型トランジスターの半導体層、３１１ａ…チャネル領域、３１１ｄ…高濃度ソース領域、３１１ｅ…高濃度ドレイン領域、３３１…ｎ型トランジスターの半導体層、３３１ａ…チャネル領域、３３１ｄ…高濃度ソース領域、３３１ｅ…高濃度ドレイン領域、３２１…第１の配線、３２２…第２の配線、３２３…第３の配線、ＶＳＳ…低電位電源配線、ＶＤＤ…高電位電源配線、Ｓ…信号配線。

Claims (5)

1. 第１のｐ型トランジスターと、
   第１のｎ型トランジスターと、
   第２のｐ型トランジスターと、
   第２のｎ型トランジスターと、
   第１の配線と、
   第２の配線と、
   第３の配線と、
   を含み、
   前記第１の配線には、前記第１のｐ型トランジスターのソース及びドレインのうちの一方と、前記第１のｎ型トランジスターのゲートと、前記第１のｎ型トランジスターのソース及びドレインのうちの一方と、が電気的に接続され、
   前記第２の配線には、前記第１のｐ型トランジスターのゲートと、前記第１のｐ型トランジスターのソース及びドレインのうちの他方と、前記第１のｎ型トランジスターのソース及びドレインのうちの他方と、前記第２のｐ型トランジスターのソース及びドレインのうちの一方と、前記第２のｎ型トランジスターのゲートと、前記第２のｎ型トランジスターのソース及びドレインのうちの一方と、が電気的に接続され、
   前記第３の配線には、前記第２のｐ型トランジスターのゲートと、前記第２のｐ型トランジスターのソース及びドレインのうちの他方と、前記第２のｎ型トランジスターのソース及びドレインのうちの他方と、が電気的に接続されていることを特徴とする静電気保護回路。
2. 前記第１の配線は、第１の電源配線であり、
   前記第２の配線は、信号配線であり、
   前記第３の配線は、第２の電源配線であることを特徴とする請求項１に記載の静電気保護回路。
3. 前記第１の配線及び前記第３の配線の容量は、前記第２の配線の容量よりも大きいことを特徴とする請求項１または２に記載の静電気保護回路。
4. 請求項１乃至３のいずれか１項に記載の静電気保護回路を備えていることを特徴とする電気光学装置。
5. 請求項１乃至３のいずれか１項に記載の静電気保護回路、及び／または請求項４に記載の電気光学装置を備えていることを特徴とする電子機器。

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