JP6107356B2 - 静電保護回路、電気光学装置、及び電子機器 - Google Patents

Description

本発明は、静電保護回路、当該静電保護回路を搭載した電気光学装置、及び当該電気光学装置を搭載した電子機器に関する。

電気光学装置としてのアクティブ駆動型の液晶装置では、光を変調する画素や当該画素を駆動する半導体回路（走査線駆動回路、データ線駆動回路など）などを有している。当該液晶装置では、画素や半導体回路などを構成するトランジスターが静電気によって回復不能な静電ダメージを受けることがあり、静電気の影響を抑制する静電気対策が重要である。例えば、特許文献１では静電保護回路を設けた液晶装置が提案されている。

図１２は、特許文献１に記載の静電保護回路の等価回路である。図１２に示すように、特許文献１に記載の静電保護回路５００は、ｐ型トランジスター５０４、ｎ型トランジスター５０５、及び容量５０６，５０７などを有している。ｐ型トランジスター５０４のソース及びゲートは、高電位配線５０２に接続され、電位ＶＨが供給されている。ｎ型トランジスター５０５のソース及びゲートは、低電位配線５０３に接続され、電位ＶＨよりも低電位の電位ＶＬが供給されている。ｐ型トランジスター５０４のドレイン及びｎ型トランジスター５０５のドレインは、信号配線５０１に接続されている。容量５０６は、高電位配線５０２と信号配線５０１との間に設けられ、容量５０７は、低電位配線５０３と信号配線５０１との間に設けられている。信号配線５０１は、抵抗Ｒを有し、静電気から保護したい半導体回路に接続されている。

信号配線５０１の電位がＶＬ〜ＶＨの範囲にある場合、ｐ型トランジスター５０４及びｎ型トランジスター５０５はオフ状態にあり、信号配線５０１、高電位配線５０２、及び低電位配線５０３は電気的に干渉することはなく、液晶装置は正常に動作する。静電気によって配線５０１の電位がＶＬ〜ＶＨの範囲から逸脱すると、ｐ型トランジスター５０４及びｎ型トランジスター５０５のいずれかがオン状態になる。例えば、静電気によって信号配線５０１の電位がＶＨよりも高くなると、ｐ型トランジスター５０４がオン状態になる。静電気によって信号配線５０１の電位がＶＬよりも低くなると、ｎ型トランジスター５０５がオン状態になる。このように、静電気によって信号配線５０１の電位が変化すると、高電位配線５０２及び低電位配線５０３のいずれかと、信号配線５０１とが導通状態となる。そして、静電気によって信号配線５０１に付加された電荷は、導通状態になった高電位配線５０２及び低電位配線５０３のいずれかに分配され、静電気による信号配線５０１の電位の変化が小さくなる。静電気による信号配線５０１の電位の変化が小さくなるので、信号配線５０１に接続されている半導体回路の回復不能な静電ダメージ（静電破壊）が抑制される。

容量５０６，５０７は、静電保護回路５００を構成するｐ型トランジスター５０４及びｎ型トランジスター５０５に、静電気による回復不能な静電ダメージ（静電破壊）が発生することを抑制する役割を有している。詳しくは、静電気によって信号配線５０１に瞬間的に大きな電位が加わると、抵抗Ｒと容量５０６，５０７との組み合わせによるＣＲ回路が動作し、信号配線５０１の急激な電位変化が抑制される。その結果、静電保護回路５００を構成するｐ型トランジスター５０４及びｎ型トランジスター５０５の静電破壊が抑制される。

特開２００６−１８１６５号公報

しかしながら、特許文献１に記載の静電保護回路５００を実現するための具体的方法が不明確であるという課題があった。さらに、静電保護回路５００に容量５０６，５０７を付加しようとすると、容量５０６，５０７を形成するために工数が増加する恐れがあるという課題もあった。このため、本発明は、工数増を抑制しながら上述の容量５０６，５０７を有する静電保護回路５００を実現し、静電保護回路５００を構成するトランジスターに対する静電気の影響（静電破壊）を抑制すること、並びに当該静電保護回路を適用することによって静電気の影響を受けにくい電気光学装置及び電子機器を提供することを課題とする。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］本適用例に係る静電保護回路は、容量電極と、前記容量電極を覆う容量絶縁膜と、第１のゲート電極と第１の半導体層とを有するｐ型トランジスターと、第２のゲート電極と第２の半導体層とを有するｎ型トランジスターと、を含み、前記ｐ型トランジスター及び／または前記ｎ型トランジスターは前記容量絶縁膜を介して前記容量電極に対向し、前記第１の半導体層のソース領域及びドレイン領域のうちの一方と前記第１のゲート電極とは第１の電源配線に接続され、前記第２の半導体層のソース領域及びドレイン領域のうちの一方と前記第２のゲート電極とは第２の電源配線に接続され、前記第１の半導体層のソース領域及びドレイン領域のうちの他方と前記第２の半導体層のソース領域及びドレイン領域のうちの他方とは信号配線に接続され、前記第１の電源配線の電位は前記第２の電源配線の電位よりも高く、前記容量電極は前記第１の半導体層及び／または前記第２の半導体層に対向配置されていることを特徴とする。

本適用例に係る静電保護回路は、容量電極と、容量電極を覆う容量絶縁膜と、第１のゲート電極と第１の半導体層とを有するｐ型トランジスターと、第２のゲート電極と第２の半導体層とを有するｎ型トランジスターと、を有している。ｐ型トランジスター及び／またはｎ型トランジスターは容量絶縁膜を介して容量電極に対向配置され、第１の半導体層のソース領域及びドレイン領域のうちの一方（以降、第１のソース領域と称す）と第１のゲート電極とは第１の電源配線に接続され、第２の半導体層のソース領域及びドレイン領域のうちの一方（以降、第２のソース領域と称す）と第２のゲート電極とは第２の電源配線に接続され、第１の半導体層のソース領域及びドレイン領域のうちの他方（以降、第１のドレイン領域と称す）と前記第２の半導体層のソース領域及びドレイン領域のうちの他方（以降、第２のドレイン領域と称す）とは信号配線に接続されている。すなわち、ｐ型トランジスターの第１のゲート電極と第１のソース領域とは第１の電源配線に接続され、ｎ型トランジスターの第２のゲート電極と第２のソース領域とは第２の電源配線に接続され、ｐ型トランジスターの第１のドレイン領域とｎ型トランジスターの第２のドレイン領域とは信号配線に接続されている。

第１の電源配線の電位は第２の電源配線の電位よりも高く、信号配線の電位は第２の電源配線の電位から前記第１の電源配線の電位の範囲にある場合、ｐ型トランジスター及びｎ型トランジスターはオフ状態となり、第１の電源配線、第２の電源配線、及び信号配線は電気的に干渉することは無い。

信号配線に静電気が作用し、信号配線の電位が第２の電源配線の電位から前記第１の電源配線の電位の範囲から逸脱すると、ｐ型トランジスター及びｎ型トランジスターのいずれかは、オン状態（導通状態）になる。例えば、静電気によって信号配線の電位が、第１の電源配線の電位よりも高くなると、ｐ型トランジスターがオン状態（導通状態）になる。静電気によって信号配線の電位が、第２の電源配線の電位よりも低くなると、ｎ型トランジスターがオン状態（導通状態）になる。その結果、静電気による電荷は、信号配線と導通状態となったトランジスターに接続されている電源配線とで分配され、静電気による信号配線の電位の変化が小さくなり、信号配線に接続されている半導体回路の静電ダメージ（静電破壊）が抑制される。

また、ｐ型トランジスター及び／またはｎ型トランジスターの半導体層と容量電極との間で容量が形成されている。信号配線に静電気が作用した場合に、当該容量及び信号配線の配線抵抗によるＣＲ回路によって、静電気による信号配線の急激な電位の変化が抑制され、緩やかな電位の変化となる。その結果、ｐ型トランジスター及び／またはｎ型トランジスターは静電気の影響を受けにくくなり、ｐ型トランジスター及び／またはｎ型トランジスターに対する回復不能な静電ダメージ（静電破壊）が抑制される。

［適用例２］上記適用例に記載の静電保護回路において、前記容量電極は、前記第１の半導体層に対向配置された第１の容量電極と、前記第２の半導体層に対向配置された第２の容量電極と、を有し、前記第１の容量電極は、前記第１の半導体層のソース領域及びドレイン領域のうちの一方に接続され、前記第２の容量電極は、前記第２の半導体層のソース領域及びドレイン領域のうちの一方に接続されていることが好ましい。

本適用例によれば、容量電極は、ｐ型トランジスターの第１の半導体層に対向配置された第１の容量電極と、ｎ型トランジスターの第２の半導体層に対向配置された第２の容量電極とを有している。さらに、第１の容量電極は、ｐ型トランジスターの第１の半導体層の第１のソース領域に接続され、第２の容量電極は、ｎ型トランジスターの第１の半導体層の第１のソース領域に接続されている。その結果、ｐ型トランジスターでは第１の容量電極と第１のドレイン領域との間に容量が形成され、ｎ型トランジスターでは第２の容量電極と第２のドレイン領域との間に容量が形成される。従って、信号配線に静電気が作用した場合に、当該容量及び信号配線の配線抵抗によるＣＲ回路によって、静電気による信号配線の急激な電位の変化が抑制され、緩やかな電位の変化となる。その結果、ｐ型トランジスター及びｎ型トランジスターは静電気の影響を受けにくくなり、ｐ型トランジスター及び／またはｎ型トランジスターに対する回復不能な静電ダメージ（静電破壊）が抑制される。

［適用例３］上記適用例に記載の静電保護回路において、前記容量電極は、前記第１の半導体層及び前記第２の半導体層に跨って対向配置され、前記第１の半導体層のソース領域及びドレイン領域のうちの他方、及び前記第２の半導体層のソース領域及びドレイン領域のうちの他方に接続されていることが好ましい。

本適用例によれば、容量電極は、ｐ型トランジスターの第１の半導体層及びｎ型トランジスターの第２の半導体層に跨って対向配置されている。さらに、容量電極は、ｐ型トランジスターの第１のドレイン領域及びｎ型トランジスターの第２のドレイン領域に接続されている。その結果、ｐ型トランジスターでは容量電極と第１のソース領域との間に容量が形成され、ｎ型トランジスターでは容量電極と第２のソース領域との間に容量が形成される。信号配線に静電気が作用した場合に、当該容量及び信号配線の配線抵抗によるＣＲ回路によって、静電気による信号配線の急激な電位の変化が抑制され、緩やかな電位の変化となる。その結果、ｐ型トランジスター及びｎ型トランジスターは静電気の影響を受けにくくなり、ｐ型トランジスター及び／またはｎ型トランジスターに対する回復不能な静電ダメージ（静電破壊）が抑制される。

［適用例４］上記適用例に記載の静電保護回路において、前記第１の半導体層のソース領域及びドレイン領域のうちの他方と前記第１の容量電極とが重なった領域の面積は、前記第１の半導体層のソース領域及びドレイン領域のうちの一方と前記第１の容量電極とが重なった領域の面積よりも大きく、前記第２の半導体層のソース領域及びドレイン領域のうちの他方と前記第２の容量電極とが重なった領域の面積は、前記第２の半導体層のソース領域及びドレイン領域のうちの一方と前記第２の容量電極とが重なった領域の面積よりも大きいことが好ましい。

本適用例によれば、ｐ型トランジスターでは、第１の容量電極は第１のソース領域に接続され、第１の容量電極と第１のドレイン領域との間に容量が形成されている。当該容量の容量値は、第１の容量電極と第１のドレイン領域とが重なる領域の面積に依存する。第１のドレイン領域の面積は、第１のソース領域の面積よりも大きくなっているので、ｐ型トランジスターに形成される容量の容量値を大きくすることができる。ｎ型トランジスターでは、第２の容量電極は第２のソース領域に接続され、第２の容量電極と第２のドレイン領域との間に容量が形成されている。当該容量の容量値は、第２の容量電極と第２のドレイン領域とが重なる領域の面積に依存する。第２のドレイン領域の面積は、第２のソース領域の面積よりも大きくなっているので、ｎ型トランジスターに形成される容量の容量値を大きくすることができる。従って、信号配線に静電気が作用した場合に、静電気による信号配線の電位の変化がより強く抑制され、より緩やかな電位の変化となる。その結果、ｐ型トランジスター及び／またはｎ型トランジスターは静電気の影響をさらに受けにくくなり、ｐ型トランジスター及び／またはｎ型トランジスターに対する回復不能な静電ダメージ（静電破壊）をより強く抑制することができる。

［適用例５］上記適用例に記載の静電保護回路において、前記第１の半導体層のソース領域及びドレイン領域のうちの一方と前記容量電極とが重なった領域の面積は、前記第１の半導体層のソース領域及びドレイン領域のうちの他方と前記容量電極とが重なった領域の面積よりも大きく、前記第２の半導体層のソース領域及びドレイン領域のうちの一方と前記容量電極とが重なった領域の面積は、前記第２の半導体層のソース領域及びドレイン領域のうちの他方と前記容量電極とが重なった領域の面積よりも大きいことが好ましい。

本適用例によれば、ｐ型トランジスターでは、容量電極は第１のドレイン領域に接続され、容量電極と第１のソース領域との間に容量が形成されている。当該容量の容量値は、第１の容量電極と第１のソース領域とが重なる領域の面積に依存する。第１のソース領域の面積は、第１のドレイン領域の面積よりも大きく、ｐ型トランジスターに形成される容量の容量値を大きくすることができる。ｎ型トランジスターでは、容量電極は第２のドレイン領域に接続され、容量電極と第２のソース領域との間に容量が形成されている。当該容量の容量値は、容量電極と第２のソース領域とが重なる領域の面積に依存する。第２のソース領域の面積は、第２のドレイン領域の面積よりも大きく、ｎ型トランジスターに形成される容量の容量値が大きくすることができる。従って、信号配線に静電気が作用した場合に、静電気による信号配線の電位の変化がより強く抑制され、より緩やかな電位の変化となる。その結果、ｐ型トランジスター及びｎ型トランジスターは静電気の影響をさらに受けにくくなり、ｐ型トランジスター及び／またはｎ型トランジスターに対する回復不能な静電ダメージ（静電破壊）をより強く抑制することができる。

［適用例６］本適用例に記載の電気光学装置は、画素トランジスターが配置された画素と、前記画素を駆動する半導体回路と、前記半導体回路に電気信号を供給する配線と、を含み、前記配線には、上記適用例に記載の静電保護回路が接続されていることを特徴とする。

本適用例に係る電気光学装置は、画素トランジスターが配置された画素と、画素を駆動する半導体回路と、半導体回路に電気信号を供給する配線とを有している。さらに、当該配線には、上記適用例に記載の静電保護回路が接続されている。当該静電保護回路によって、静電気による配線の急激な電位変化が抑制されるので、配線に接続されている半導体回路に静電気の影響を受けにくくし、半導体回路における回復不能な静電ダメージ（静電破壊）を抑制することができる。

［適用例７］上記適用例に記載の電気光学装置において、前記画素に走査信号を供給する走査線を有し、前記画素トランジスターは前記容量絶縁膜を介して前記走査線に対向配置され、
前記容量電極及び前記走査線は、同じ材料で構成されていることが好ましい。

本適用例に係る電気光学装置では、画素に走査信号を供給する走査線及び静電保護回路の容量電極は、同じ材料で形成されている。よって、同じ工程で走査線及び容量電極を形成することができる。画素の走査線及び静電保護回路の容量電極は、同じ容量絶縁膜で覆われている。さらに、画素トランジスター及び静電保護回路を構成するトランジスター（ｐ型トランジスター、ｎ型トランジスター）を、同じ材料（同じ工程）で形成することによって、新たな工数の増加を招くことなく、静電保護回路に容量を形成することができる。従って、静電ダメージの影響を受けにくい静電保護回路（容量を有する静電保護回路）を備えた電気光学装置の生産性を、高めることができる。

［適用例８］本適用例に記載の電子機器は、上記適用例に記載の電気光学装置を備えていることを特徴とする。

本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備え、当該電気光学装置は、静電保護回路によって静電気の影響を受けにくくなっている（静電破壊されにくくなっている）。例えば、投射型表示装置、投射型のＨＵＤ（ヘッドアップディスプレイ）、直視型のＨＭＤ（ヘッドマウントディスプレイ）、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、ＰＯＳなどの情報端末機器、及び電子手帳などの電子機器に、上記適用例に記載の電気光学装置を適用させることで、静電気の影響を受けにくい高い信頼性の電子機器を提供することができる。

実施形態１に係る液晶装置の構成を示す概略平面図。 図１のＨ−Ｈ’線で切った概略断面図。 実施形態１に係る液晶装置の主要な回路構成を示す回路図。 画素が配置された領域の等価回路図。 画素の模式断面図。 実施形態１に係る静電保護回路の等価回路図。 実施形態１に係る静電保護回路の概略平面図。 図７のＡ−Ａ'線に沿った概略断面図。 実施形態２に係る静電保護回路の概略平面図。 図９のＤ−Ｄ'線に沿った概略平面図。 投射型表示装置の構成を示す概略図。 特許文献１に係る静電保護回路の等価回路図。

以下、図面を参照して、本発明の実施形態について説明する。かかる実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の各図においては、各層や各部位を図面上で認識可能な程度の大きさとするため、各層や各部位の縮尺を実際とは異ならせしめてある。

（実施形態１）
「液晶装置の概要」
実施形態１に係る液晶装置１００は、電気光学装置の一例であり、薄膜トランジスター（Thin Film Transistor；以降ＴＦＴと称す）３０を備えた透過型の液晶装置である。本実施形態に係る液晶装置１００は、例えば後述する投射型表示装置（液晶プロジェクター）の光変調素子として好適に使用することができるものである。

まず、本実施形態に係る電気光学装置としての液晶装置１００の全体構成について、図１乃至図４を参照して説明する。図１は、液晶装置の構成を示す概略平面図である。図２は、図１のＨ−Ｈ’線で切った概略断面図である。図３は、液晶装置の主要な回路構成を示す回路図である。図４は、画素が配置された領域の等価回路図である。

図１及び図２に示すように、本実施形態に係る液晶装置１００は、互いに対向配置された素子基板１０及び対向基板２０や、これら一対の基板によって挟持された液晶層５０などを有する。

素子基板１０は対向基板２０よりも大きく、両基板は、額縁状に配置されたシール材５２を介して接着され、その隙間に正または負の誘電異方性を有する液晶が封入されて液晶層５０を構成している。シール材５２には、例えば熱硬化性または紫外線硬化性のエポキシ樹脂などの接着剤が採用され、一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。

額縁状に配置されたシール材５２の内側には、同じく額縁状に遮光膜５３が設けられている。遮光膜５３は、例えば遮光性の金属あるいは金属酸化物などからなり、遮光膜５３の内側が表示領域Ｅとなる。表示領域Ｅには、画素Ｐがマトリックス状に複数配置されている。

素子基板１０の複数の外部回路接続端子１０２が配列された第１の辺と該第１の辺に沿ったシール材５２との間には、データ線駆動回路１０１が設けられている。該第１の辺と表示領域Ｅとの間には、サンプリング回路７が設けられている。該第１辺と直交し互いに対向する他の第２の辺、第３の辺に沿ったシール材５２と表示領域Ｅとの間には、走査線駆動回路１０４が設けられている。該第１の辺と対向する他の第４の辺に沿ったシール材５２と表示領域Ｅとの間には、２つの走査線駆動回路１０４を繋ぐ配線１０５が設けられている。さらに、データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４、及び上下導通部１０６と、外部回路接続端子１０２とを電気的に接続するための引回配線９０が設けられている。
なお、データ線駆動回路１０１、サンプリング回路７、及び走査線駆動回路１０４は、本発明における「半導体回路」の一例である。

図２に示すように、素子基板１０は、素子基板本体１０ａ、並びに素子基板本体１０ａの液晶層５０側の面に形成されたＴＦＴ３０や画素電極９ａ、及び画素電極９ａを覆う配向膜１８などを有している。素子基板本体１０ａは、例えば石英やガラスなどの透明材料で構成されている。また、ＴＦＴ３０や画素電極９ａは画素Ｐの構成要素である。画素Ｐの詳細は後述する。
なお、ＴＦＴ３０は、本発明における「画素トランジスター」の一例である。

さらに、ここでは図示しないが、素子基板１０上には、データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４の他に、後述する静電保護回路３００（図３参照）が設けられている。これに加えて、製造途中や出荷時の液晶装置１００の品質、欠陥等を検査するための検査回路などの半導体回路が設けられていてもよい。

対向基板２０は、対向基板本体２０ａ、並びに対向基板本体２０ａの液晶層５０側の面に順に積層された遮光膜５３、絶縁膜２２、対向電極２３、及び配向膜２４などを有している。
対向基板本体２０ａは、例えば石英やガラスなどの透明材料で構成されている。

遮光膜５３は、図１に示すようにサンプリング回路７や走査線駆動回路１０４などと平面的に重なり、対向基板２０側から入射する光を遮蔽して、これら回路の光による誤動作を防止する役割を有している。また、不必要な迷光が表示領域Ｅに入射しないように遮蔽して、表示領域Ｅの表示における高いコントラストを確保している。

絶縁膜２２は、例えばシリコン酸化物などの無機材料からなり、光透過性を有して遮光膜５３を覆うように設けられている。また、絶縁膜２２は、遮光膜５３によって基板上に生じる凹凸を緩和する平坦化層としても機能している。

対向電極２３は、例えばＩＴＯなどの透明導電膜からなり、絶縁膜２２を覆うと共に、表示領域Ｅに亘って形成される。対向電極２３は、図１に示すように対向基板２０の四隅に設けられた上下導通部１０６により、素子基板１０側の配線に電気的に接続されている。

画素電極９ａを覆う配向膜１８及び対向電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて設定されており、本実施形態では、シリコン酸化物などの無機材料の斜め蒸着膜（無機配向膜）で構成されている。また、配向膜１８，２４は、ポリイミドなどの有機配向膜を使用してもよい。

図３に示すように、走査線駆動回路１０４には、外部回路から外部回路接続端子１０２及び走査線駆動回路用電源配線９４を介して、低電位電源ＶＳＳＹの電位及び高電位電源ＶＤＤＹの電位が供給されている。低電位電源ＶＳＳＹの電位は、接地電位（基準電位）、すなわち概略０Ｖである。高電位電源ＶＤＤＹの電位は、低電位電源ＶＳＳＹの電位よりも高く、概略１５．５Ｖである。さらに、走査線駆動回路１０４には、外部回路から外部回路接続端子１０２及び走査線駆動回路用信号配線９５を介してＹクロック信号ＣＬＹ（及び反転Ｙクロック信号ＣＬＹＢ）、Ｙスタートパルス信号ＤＹが供給される。走査線駆動回路１０４は、これらの信号に基づいて走査信号Ｇ１，・・・，Ｇｍを順次生成して出力する。

データ線駆動回路１０１には、外部回路から外部回路接続端子１０２及びデータ線駆動回路用電源配線９１を介して、低電位電源ＶＳＳＸの電位及び高電位電源ＶＤＤＸの電位が供給されている。低電位電源ＶＳＳＸの電位は、接地電位（基準電位）、すなわち概略０Ｖである。高電位電源ＶＤＤＸの電位は、低電位電源ＶＳＳＸの電位よりも高く、概略１５．５Ｖである。さらに、データ線駆動回路１０１には、外部回路から外部回路接続端子１０２及びデータ線駆動回路用信号配線９２を介してＸクロック信号ＣＬＸ（及び反転Ｘクロック信号ＣＬＸＢ）、及びＸスタートパルス信号ＤＸが供給される。データ線駆動回路１０１は、Ｘスタートパルス信号ＤＸが入力されると、Ｘクロック信号ＣＬＸ（及び反転Ｘクロック信号ＸＣＬＸＢ）に基づくタイミングで、サンプリング信号Ｓ１，・・・，Ｓｎを順次生成して出力する。

サンプリング回路７は、Ｐチャネル型又はＮチャネル型の片チャネル型ＴＦＴ、若しくは相補型のＴＦＴから構成されたサンプリングスイッチ７ｓを複数備えている。サンプリング回路７には、外部回路接続端子１０２及び画像信号線９６を介して、画像信号ＶＩＤ１〜ＶＩＤ６の電位が供給されている。さらに、サンプリング回路７には、データ線駆動回路１０１からサンプリングスイッチ７ｓ毎にサンプリング信号Ｓ１，・・・，Ｓｎが供給される。サンプリング回路７は、サンプリング信号Ｓ１，・・・，Ｓｎが入力されると、サンプリングスイッチ７ｓに対応するデータ線６ａにサンプリング信号Ｓ１，・・・，Ｓｎに応じて画像信号を順次供給する。

図４に示すように、画素が配置された領域（表示領域Ｅ）には、互いに絶縁されて直交する信号線としての複数の走査線１１ａ及び複数のデータ線６ａと、走査線１１ａに対して平行に延在する容量線６０が設けられている。走査線１１ａとデータ線６ａとにより区分された領域に、画素電極９ａと、ＴＦＴ３０と、蓄積容量７０とが設けられ、これらが画素Ｐの画素回路を構成している。

画像信号が供給されるデータ線６ａは、ＴＦＴ３０のソース電極に電気的に接続されている。データ線６ａに書き込む画像信号ＶＳ１，ＶＳ２，…，ＶＳｎは、この順に線順次に供給してもよいし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。本実施形態では、画像信号ＶＳ１，ＶＳ２，…，ＶＳｎは、６相にシリアル−パラレル展開された画像信号ＶＩＤ１〜ＶＩＤ６の夫々に対応して、６本のデータ線６ａの組に対してグループ毎に供給される。画像信号の相展開数（即ち、シリアル−パラレル展開される画像信号の系列数）は、６相に限られるものでなく、例えば、９相、１２相、２４相など、複数相に展開された画像信号が、その展開数に対応した数を一組としたデータ線６ａの組に対して供給されるように構成してもよい。

走査信号が供給される走査線１１ａは、ＴＦＴ３０のゲート電極３ａに接続されている。走査線１１ａ及びゲート電極３ａには、走査信号Ｇ１，Ｇ２，…，Ｇｍが、この順に線順次で供給される。画素電極９ａは、ＴＦＴ３０のドレイン電極に電気的に接続されている。

液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号Ｇ１，Ｇ２，…，Ｇｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される画像信号ＶＳ１，ＶＳ２，…，ＶＳｎが所定のタイミングで、ＴＦＴ３０を介して画素電極９ａに書き込まれる構成となっている。そして、画素電極９ａを介して液晶層５０に書き込まれた所定レベルの画像信号ＶＳ１，ＶＳ２，…，ＶＳｎは、画素電極９ａと液晶層５０を介して対向配置された対向電極２３との間で一定期間保持される。

保持された画像信号ＶＳ１，ＶＳ２，…，ＶＳｎがリークするのを防止するために、画素電極９ａと対向電極２３との間に形成される液晶容量と並列に蓄積容量７０が付加されている。蓄積容量７０は、ＴＦＴ３０のドレインと容量線６０との間に設けられている。

このような液晶装置１００は透過型であって、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも大きくて明表示となるノーマリーホワイトモードや、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも小さくて暗表示となるノーマリーブラックモードの光学設計が採用される。光学設計に応じて、光の入射側と射出側とにそれぞれ偏光素子（図示省略）が配置されて用いられる。

「配線及び静電保護回路」
次に、図３に戻り、液晶装置１００の素子基板１０に配置されている配線の概要や、静電保護回路３００の配置位置などを説明する。
液晶装置１００は、サンプリング回路７に画像信号ＶＩＤ１〜ＶＩＤ６を供給するための画像信号線９６、走査線駆動回路１０４に電源を供給するための走査線駆動回路用電源配線９４、走査線駆動回路１０４に駆動用の信号を供給するための走査線駆動回路用信号配線９５、データ線駆動回路１０１に電源を供給するためのデータ線駆動回路用電源配線９１、及びデータ線駆動回路１０１に駆動用の信号を供給するためのデータ線駆動回路用信号配線９２などを有している。これら配線で、外部回路接続端子１０２と半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４等）とを接続する引回配線９０（図１参照）が構成されている。

上述したように、走査線駆動回路用電源配線９４には、低電位電源ＶＳＳＹの電位（０Ｖ）及び高電位電源ＶＤＤＹの電位（概略１５．５Ｖ）が供給されている。データ線駆動回路用電源配線９１には、低電位電源ＶＳＳＸの電位（０Ｖ）及び高電位電源ＶＤＤＸの電位（概略１５．５Ｖ）が供給されている。その結果、高電位電源ＶＤＤＹの電位が供給されている走査線駆動回路用電源配線９４の電位、及び高電位電源ＶＤＤＸの電位が供給されているデータ線駆動回路用電源配線９１の電位は、低電位電源ＶＳＳＹの電位が供給されている走査線駆動回路用電源配線９４の電位、及び低電位電源ＶＳＳＸの電位が供給されているデータ線駆動回路用電源配線９１も高くなっている。
高電位電源ＶＤＤＹの電位（概略１５．５Ｖ）が供給されている走査線駆動回路用電源配線９４、及び高電位電源ＶＤＤＸの電位（概略１５．５Ｖ）が供給されているデータ線駆動回路用電源配線９１は、本発明における「第１の電源配線」の一例であり、以降、高電位電源配線ＶＤＤと称す。低電位電源ＶＳＳＹの電位（０Ｖ）が供給されている走査線駆動回路用電源配線９４、及び低電位電源ＶＳＳＸの電位（０Ｖ）が供給されているデータ線駆動回路用電源配線９１は、本発明における「第２の電源配線」の一例であり、以降、低電位電源配線ＶＳＳと称す。

上述したように、走査線駆動回路用信号配線９５には、Ｙクロック信号ＣＬＹ（及び反転Ｙクロック信号ＣＬＹＢ）やＹスタートパルス信号ＤＹなどが供給されている。データ線駆動回路用信号配線９２には、Ｘクロック信号ＣＬＸ（及び反転Ｘクロック信号ＣＬＸＢ）やＸスタートパルス信号ＤＸなどが供給されている。画像信号線９６には画像信号ＶＩＤ１〜ＶＩＤ６が供給されている。これらＹクロック信号ＣＬＹ、反転Ｙクロック信号ＣＬＹＢ、Ｙスタートパルス信号ＤＹ、Ｘクロック信号ＣＬＸ、反転Ｘクロック信号ＣＬＸＢ、Ｘスタートパルス信号ＤＸ、及び画像信号ＶＩＤ１〜ＶＩＤ６の電位は、低電位電源配線ＶＳＳの電位（０Ｖ）から高電位電源配線ＶＤＤの電位（概略１５．５Ｖ）の範囲にある。

Ｙクロック信号ＣＬＹ（及び反転Ｙクロック信号ＣＬＹＢ）やＹスタートパルス信号ＤＹなどの電位が供給されている走査線駆動回路用信号配線９５、Ｘクロック信号ＣＬＸ（及び反転Ｘクロック信号ＣＬＸＢ）やＸスタートパルス信号ＤＸなどが供給されているデータ線駆動回路用信号配線９２、及び画像信号ＶＩＤ１〜ＶＩＤ６が供給されている画像信号線９６は、本発明における「信号配線」の一例であり、以降、信号配線Ｓと称す。
さらに、高電位電源配線ＶＤＤ、低電位電源配線ＶＳＳ、及び信号配線Ｓは、本発明における「配線」の一例である。

静電保護回路３００は、外部回路接続端子１０２と半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４）との間に配置されている。すなわち、静電保護回路３００は、画像信号線９６、走査線駆動回路用電源配線９４、データ線駆動回路用電源配線９１、走査線駆動回路用信号配線９５及びデータ線駆動回路用信号配線９２の各々の途中に形成されている。静電保護回路３００は、これら配線に静電気が印加された場合に静電気の影響を抑制する役割を有している。

詳細は後述するが、静電保護回路３００は、信号配線Ｓ、低電位電源配線ＶＳＳ、及び高電位電源配線ＶＤＤに接続されている。静電保護回路３００の配置の状態を分かりやすくするために、図３では、静電保護回路３００は静電気から保護したい配線（信号配線Ｓ）に配置され、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤと静電保護回路３００との配線の状態は図示されていない。また、信号配線Ｓの電位は、低電位電源配線ＶＳＳから高電位電源配線ＶＤＤの範囲にあればよく、例えば高電位電源配線ＶＤＤの電位が供給されている走査線駆動回路用電源配線９４やデータ線駆動回路用電源配線９１も、静電気から保護したい信号配線Ｓとすることができる。本実施形態では、走査線駆動回路用電源配線９４及びデータ線駆動回路用電源配線９１にも、静電保護回路３００が配置され、走査線駆動回路用電源配線９４及びデータ線駆動回路用電源配線９１に対する静電気の影響が抑制されている。

「画素の構成」
次に、図５を参照して、表示領域Ｅに配置されている画素Ｐの具体的な構成を説明する。図５は、画素を構成する各構成要素の断面的な位置関係を示す模式断面図であり、明示可能な尺度で表されている。

図５に示すように、画素Ｐは、素子基板本体１０ａに順に積層された、走査線１１ａ等を含む第１層、ＴＦＴ３０等を含む第２層、データ線６ａ等を含む第３層、蓄積容量７０等を含む第４層、及び画素電極９ａや配向膜１８等を含む第５層（最上層）を有している。第１層と第２層との間には容量絶縁膜１２が、第２層と第３層との間には第１層間絶縁膜４１が、第３層と第４層との間には第２層間絶縁膜４２が、第４層と第５層との間には第３層間絶縁膜４３が、それぞれ設けられており、上述した各要素が短絡することを防止している。

（第１層の構成−走査線等−）
第１層には、タングステンシリサイドからなる走査線１１ａが設けられている。走査線１１ａを構成する材料としては、タングステンシリサイドの他に、例えばチタンナイトライドやタングステンなどを使用することができる。走査線１１ａは、遮光性を有し、ＴＦＴ３０に下側から入射しようとする光を遮り、光によるＴＦＴ３０の誤動作を抑制する。

（第２層の構成−ＴＦＴ等−）
次に、第２層として、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、導電性の多結晶シリコン及びタングステンシリサイドからなるゲート電極３ａ、多結晶シリコンからなる半導体層１ａ、及びゲート電極３ａと半導体層１ａとを絶縁するシリコン酸化物からなるゲート絶縁膜２によって構成されている。半導体層１ａは、高濃度ソース領域１ｄと、チャネル領域１ａ’と、高濃度ドレイン領域１ｅと、高濃度ソース領域１ｄとチャネル領域１ａ’との間に形成された接合領域（低濃度ソース領域１ｂ）と、チャネル領域１ａ’と高濃度ドレイン領域１ｅとの間に形成された接合領域（低濃度ドレイン領域１ｃ）とを有している。ゲート絶縁膜２は、半導体層１ａ及び容量絶縁膜１２を覆うように設けられている。また、ゲート電極３ａは、ゲート絶縁膜２を挟んで半導体層１ａのチャネル領域１ａ’に対向配置されている。

（第１層と第２層との間の構成−容量絶縁膜等−）
走査線１１ａと半導体層１ａとの間には、シリコン酸化物からなる容量絶縁膜１２が設けられている。半導体層１ａと接していない領域の容量絶縁膜１２は、ゲート絶縁膜２で覆われている。走査線１１ａ上の容量絶縁膜１２及びゲート絶縁膜２には、コンタクトホール１２ｃｖが設けられている。このコンタクトホール１２ｃｖを埋めるようにゲート電極３ａが設けられ、ゲート電極３ａと走査線１１ａとは、コンタクトホール１２ｃｖを介して互いに接続され、同電位となっている。

（第３層の構成−データ線等−）
第３層には、データ線６ａ（ソース電極６ａ１）及び中継電極５ａ（ドレイン電極５ａ１）が設けられている。データ線６ａ及び中継電極５ａは、金属等の導電材料で構成され、例えばアルミニウムからなる層と窒化チタンからなる層との二層構造を有している。データ線６ａとソース電極６ａ１とは一体形成されており、ＴＦＴ３０の高濃度ソース領域１ｄと接する部分が、ソース電極６ａ１となる。中継電極５ａとドレイン電極５ａ１とは一体形成されており、ＴＦＴ３０の高濃度ドレイン領域１ｅと接する部分が、ドレイン電極５ａ１となる。

（第２層と第３層との間の構成−第１層間絶縁膜−）
ゲート電極３ａとデータ線６ａとの間には、例えばシリコン酸化物やシリコン窒化物からなる第１層間絶縁膜４１が設けられている。第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄとソース電極６ａ１とが電気的に接続するためのコンタクトホール８１、及びＴＦＴ３０の高濃度ドレイン領域１ｅとドレイン電極５ａ１とが電気的に接続するためのコンタクトホール８３が設けられている。

（第４層の構成−蓄積容量等−）
第４層には、蓄積容量７０が設けられている。蓄積容量７０は、画素電極９ａに接続され画素電位側容量電極としての上部電極７３と、固定電位側容量電極としての下部電極７１と、上部電極７３と下部電極７１とで挟まれた誘電体層７５などで構成されている。この蓄積容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。

上部電極７３は、例えば金属等の導電材料で構成され、画素電極９ａと中継電極５ａとを中継接続する機能をもつ。上部電極７３は、コンタクトホール８９を介して画素電極９ａに接続され、コンタクトホール８５と中継電極５ａとコンタクトホール８３とを介してＴＦＴ３０の高濃度ドレイン領域１ｅに接続されている。
下部電極７１は、金属等の導電材料で構成され、例えばアルミニウムからなる層と窒化チタンからなる層との二層構造を有している。下部電極７１の本線部は、走査線１１ａの配置方向に延在され、容量線６０となる。つまり、下部電極７１と容量線６０とは、同電位（固定電位）になっている。

誘電体層７５としては、例えばシリコン窒化物、酸化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの単層膜や、これら単層膜のうち少なくとも２種以上の単層膜を積層した多層膜を用いることができる。

（第３層と第４層との間の構成−第２層間絶縁膜−）
データ線６ａ及び中継電極５ａと、蓄積容量７０との間には、例えばシリコン窒化物やシリコン酸化物などで構成される第２層間絶縁膜４２が設けられている。第２層間絶縁膜４２には、中継電極５ａと上部電極７３とを電気的に接続するためのコンタクトホール８５が設けられている。

（第５層、及び第４層と第５層との間の構成−画素電極等−）
第５層には、画素電極９ａが設けられている。画素電極９ａは、画素Ｐ毎に島状に形成され、画素電極９ａ上には配向膜１８が設けられている。そして、画素電極９ａと蓄積容量７０との間には、例えばシリコン窒化物やシリコン酸化物などからなる第３層間絶縁膜４３が設けられている。第３層間絶縁膜４３には、画素電極９ａと上部電極７３とを電気的に接続するためのコンタクトホール８９が設けられている。

なお、上述した半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４など）は、上述した画素Ｐと同じ構造を有し、画素Ｐと同じ工程で（同じ機会に）形成されている。

「静電保護回路の構成」
次に図６乃至図８を参照して、静電保護回路３００の具体的な構成を説明する。
図６は静電保護回路の等価回路図であり、図７は静電保護回路の概略平面図であり、図８は図７のＡ−Ａ'線に沿った概略断面図である。図８は、静電保護回路を構成する各構成要素の断面的な位置関係を示しており、明示可能な尺度で表されている。

図６に示すように、静電保護回路３００は、ｐ型トランジスター３１０、ｎ型トランジスター３３０、容量３２１、及び容量３２３を有している。
ｐ型トランジスター３１０では、高電位側がソースとなり、低電位側がドレインとなる。静電気によって信号配線Ｓの電位が変化し、高電位電源配線ＶＤＤに接続されている側が低電位側（ドレイン）となり、信号配線Ｓが接続されている側が高電位側（ソース）となる場合もあるが、以降の説明では、ｐ型トランジスター３１０における高電位電源配線ＶＤＤに接続されている側をソース、信号配線Ｓ側に接続されている側をドレインと称す。
例えば、図７及び図８に示すように、ｐ型トランジスター３１０の半導体層３１１ａは、不純物が高濃度に添加された領域（高濃度ソース領域３１１ｄ、高濃度ドレイン領域３１１ｅ）を有し、配線３４１（高電位電源配線ＶＤＤ）に接続されている側を高濃度ソース領域３１１ｄ、及び配線３４２（信号配線Ｓ）に接続されている側を高濃度ドレイン領域３１１ｅと称す。

ｎ型トランジスター３３０では、低電位側がソースとなり、高電位側がドレインとなる。静電気によって信号配線Ｓの電位が変化し、低電位電源配線ＶＳＳに接続されている側が高電位側（ドレイン）となり、信号配線Ｓが接続されている側が低電位側（ソース）となる場合もあるが、以降の説明では、ｎ型トランジスター３３０における低電位電源配線ＶＳＳに接続されている側をソース、信号配線Ｓ側に接続されている側をドレインと称す。
例えば、図７及び図８に示すように、ｎ型トランジスター３３０の半導体層３３１ａは、不純物が高濃度に添加された領域（高濃度ソース領域３３１ｄ、高濃度ドレイン領域３３１ｅ）を有し、配線３４３（低電位電源配線ＶＳＳ）に接続されている側を高濃度ソース領域３３１ｄ、及び配線３４２（信号配線Ｓ）に接続されている側を高濃度ドレイン領域３３１ｅと称す。

図６において、ｐ型トランジスター３１０のゲート電極３１３及びソース電極３１４（高濃度ソース領域３１１ｄ）は互いに接続されている。ｎ型トランジスター３３０のゲート電極３３３及びソース電極３３４（高濃度ソース領域３３１ｄ）は互いに接続されている。ｐ型トランジスター３１０のドレイン電極３１５（高濃度ドレイン領域３１１ｅ）及びｎ型トランジスター３３０のドレイン電極３３５（高濃度ドレイン領域３３１ｅ）は互いに接続されている。

ｐ型トランジスター３１０のゲート電極３１３及びソース電極３１４は、配線３４１に接続され、高電位電源配線ＶＤＤの電位が供給されている。ｎ型トランジスター３３０のゲート電極３３３及びソース電極３３４は、配線３４３に接続され、低電位電源配線ＶＳＳの電位が供給されている。ｐ型トランジスター３１０のドレイン電極３１５及びｎ型トランジスター３３０のドレイン電極３３５は、配線３４２に接続され、信号配線Ｓの電位が供給されている。換言すれば、ｐ型トランジスター３１０のドレイン電極３１５及びｎ型トランジスター３３０のドレイン電極３３５は、配線３４２を介して静電気から保護したい信号配線Ｓに接続されている。

さらに、ｐ型トランジスター３１０のソース電極３１４（高濃度ソース領域３１１ｄ）とドレイン電極３１５（高濃度ドレイン領域３１１ｅ）との間には、容量３２１が接続されている。ｎ型トランジスター３３０のソース電極３３４（高濃度ソース領域３３１ｄ）とドレイン電極３３５（高濃度ドレイン領域３３１ｅ）との間には、容量３２３が接続されている。

かかる構成において、静電気の影響がない場合は、ｐ型トランジスター３１０及びｎ型トランジスター３３０はオフ状態となり、配線３４２（信号線Ｓ）、配線３４１（高電位電源配線ＶＤＤ）、及び配線３４３（低電位電源配線ＶＳＳ）は電気的に干渉することはなく、液晶装置１００は正常に動作する。静電気によって、例えば配線３４２（信号配線Ｓ）の電位が高くなると（正の電位側に変化すると）、ｐ型トランジスター３１０がオン状態となり、静電気による電荷は配線３４２（信号配線Ｓ）と配線３４１（高電位電源配線ＶＤＤ）との間で分配され、静電気による配線３４２（信号配線Ｓ）の電位変化が小さくなる。静電気によって、例えば配線３４２（信号配線Ｓ）の電位が低くなると（負の電位側に変化すると）、ｎ型トランジスター３３０がオン状態となり、静電気による電荷は配線３４２（信号配線Ｓ）と配線３４３（低電位電源配線ＶＳＳ）との間で分配され、静電気による配線３４２（信号配線Ｓ）の電位変化が小さくなる。その結果、信号配線Ｓに接続されている半導体回路は静電気の影響を受けにくくなり、半導体回路の静電破壊が抑制される。

図示を省略するが、配線３４２は配線抵抗を有しており、当該配線抵抗と容量３２１，３２３とによるＣＲ回路が、配線３４２に形成される。静電気が配線３４２（信号配線Ｓ）に作用した場合に、当該ＣＲ回路によって静電気による急激な配線３４２の電位変化が抑制される。その結果、配線３４２に接続されているｐ型トランジスター３１０及びｎ型トランジスター３３０は静電気の影響を受けにくくなり、ｐ型トランジスター３１０及びｎ型トランジスター３３０の静電破壊が抑制される。

なお、ｐ型トランジスター３１０のゲート電極３１３は、本発明における「第１のゲート電極」の一例である。ｐ型トランジスター３１０の半導体層３１１ａは、本発明における「第１の半導体層」の一例である。ｐ型トランジスター３１０の半導体層３１１ａの高濃度ソース領域３１１ｄは、本発明における「第１の半導体層のソース領域及びドレイン領域のうちの一方」の一例である。ｐ型トランジスター３１０の半導体層３１１ａの高濃度ドレイン領域３１１ｅは、本発明における「第１の半導体層のソース領域及びドレイン領域のうちの他方」の一例である。

ｎ型トランジスター３３０のゲート電極３３３は、本発明における「第２のゲート電極」の一例である。ｎ型トランジスター３３０の半導体層３３１ａは、本発明における「第２の半導体層」の一例である。ｎ型トランジスター３３０の半導体層３３１ａの高濃度ソース領域３３１ｄは、本発明における「第２の半導体層のソース領域及びドレイン領域のうちの一方」の一例である。ｎ型トランジスター３３０の半導体層３３１ａの高濃度ドレイン領域３３１ｅ（図８）は、本発明における「第２の半導体層のソース領域及びドレイン領域のうちの他方」の一例である。

図７及び図８に示すように、静電保護回路３００は、素子基板本体１０ａに順に積層された、容量電極３２５等を含む第１層、ｐ型トランジスター３１０やｎ型トランジスター３３０等を含む第２層、配線３４１，３４２，３４３等を含む第３層を有している。第１層と第２層との間には容量絶縁膜１２が、第２層と第３層との間には第１層間絶縁膜４１が、それぞれ設けられており、上述した各要素が短絡することを防止している。さらに、第３層に設けられている配線３４１，３４２，３４３は、第２層間絶縁膜４２、第３層間絶縁膜４３、及び配向膜１８で覆われている。

（第１層の構成−容量電極等−）
第１層には、容量電極３２５が設けられている。容量電極３２５は、第１の容量電極３２５ａと第２の容量電極３２５ｂとで構成される。第１の容量電極３２５ａは、ｐ型トランジスター３１０の半導体層３１１ａに対向配置され、第２の容量電極３２５ｂは、ｎ型トランジスター３３０の半導体層３３１ａに対向配置されている。第１の容量電極３２５ａが配置された領域は、ｐ型トランジスター３１０の半導体層３１１ａよりも広く、第２の容量電極３２５ｂが配置された領域は、ｎ型トランジスター３３０の半導体層３３１ａよりも広くなっている。
容量電極３２５とＴＦＴ３０の走査線１１ａとは同じ材料（タングステンシリサイド）で構成されている。すなわち、容量電極３２５と走査線１１ａとは、同じ工程で（同じ機会に）形成されている。容量電極３２５を構成する材料としては、タングステンシリサイドの他に、例えばチタンナイトライドやタングステンなどを使用することができる。

（第２層の構成−ｐ型トランジスター及びｎ型トランジスター等−）
次に、第２層として、ゲート電極３１３を含むｐ型トランジスター３１０、及びゲート電極３３３を含むｎ型トランジスター３３０が設けられている。さらに、第２層には、第１中継電極３１７及び第２中継電極３３７が設けられている。
ｐ型トランジスター３１０とｎ型トランジスター３３０とは、ＴＦＴ３０と同じ工程で形成されている。さらに、第１中継電極３１７及び第２中継電極３２７は、ＴＦＴ３０のゲート電極３ａと同じ工程で形成されている。

ｐ型トランジスター３１０及びｎ型トランジスター３３０は、導電性の多結晶シリコンからなるゲート電極３１３，３３３と、多結晶シリコンからなる半導体層３１１ａ，３３１ａと、ゲート電極３１３，３３３と半導体層３１１ａ，３３１ａとを絶縁するシリコン酸化物からなるゲート絶縁膜２によって構成されている。ゲート絶縁膜２は、半導体層３１１ａ，３３１ａ及び容量絶縁膜１２を覆うように設けられている。また、半導体層３１１ａ，３３１ａのチャネル領域３１１ａ’，３３１ａ’は、ゲート絶縁膜２を挟んでゲート電極３１３，３３３に対向配置されている。

ｐ型トランジスター３１０の半導体層３１１ａは、高濃度ソース領域３１１ｄ、チャネル領域３１１ａ’、及び高濃度ドレイン領域３１１ｅを有している。ｎ型トランジスター３３０の半導体層３３１ａは、高濃度ソース領域３３１ｄ、チャネル領域３３１ａ’、及び高濃度ドレイン領域３３１ｅを有している。ｐ型トランジスター３１０において、高濃度ドレイン領域３１１ｅの面積は高濃度ソース領域３１１ｄの面積よりも広くなっている。ｎ型トランジスター３３０において、高濃度ドレイン領域３３１ｅの面積は高濃度ソース領域３３１ｄの面積よりも広くなっている。

（第１層と第２層との間の構成−容量絶縁膜等−）
容量電極３２５と半導体層３１１ａ，３３１ａとの間には、画素Ｐと同じ工程で形成された容量絶縁膜１２が設けられている。容量絶縁膜１２は、ゲート絶縁膜２で覆われ、容量絶縁膜１２及びゲート絶縁膜２には、コンタクトホール３５３及びコンタクトホール３６３が設けられている。第１中継電極３１７は、コンタクトホール３５３を介して第１の容量電極３２５ａに接続されている。第２中継電極３３７は、コンタクトホール３６３を介して第２の容量電極３２５ｂに接続されている。

（第３層の構成−配線等−）
第３層には、配線３４１，３４２，３４３が設けられている。図示を省略するが、配線３４１は、高電位電源配線ＶＤＤが設けられた側に延在し、高電位電源配線ＶＤＤに接続され、高電位電源配線ＶＤＤの電位が供給されている。配線３４２は、信号配線Ｓが設けられた側に延在し、信号配線Ｓに接続され、信号配線Ｓの電位が供給されている。配線３４３は、低電位電源配線ＶＳＳが設けられた側に延在し、低電位電源配線ＶＳＳに接続され、低電位電源配線ＶＳＳの電位が供給されている。
配線３４１，３４２，３４３は、画素Ｐのデータ線６ａと同じ工程で形成されている。すなわち、配線３４１，３４２，３４３は、データ線６ａと同じ構造（アルミニウムからなる層と窒化チタンからなる層との二層構造）を有している。

（第２層と第３層との間の構成−第１層間絶縁膜−）
ｐ型トランジスター３１０及びｎ型トランジスター３３０と、配線３４１，３４２，３４３との間には、画素Ｐと同じ工程で形成された第１層間絶縁膜４１が設けられている。第１層間絶縁膜４１には、コンタクトホール３５１、コンタクトホール３５２、コンタクトホール３５４、コンタクトホール３５５、コンタクトホール３６１、コンタクトホール３６２、コンタクトホール３６４、及びコンタクトホール３６５が形成されている。

ｐ型トランジスター３１０のゲート電極３１３はコンタクトホール３５１を介して、第１中継電極３１７はコンタクトホール３５２を介して、ｐ型トランジスター３１０の高濃度ソース領域３１１ｄはコンタクトホール３５４を介して、それぞれ配線３４１に接続されている。その結果、ｐ型トランジスター３１０のゲート電極３１３及び高濃度ソース領域３１１ｄには、高電位電源配線ＶＤＤの電位が供給されている。第１の容量電極３２５ａは、コンタクトホール３５３を介して第１中継電極３１７に接続されているので、第１の容量電極３２５ａにも、第１中継電極３１７を経由して高電位電源配線ＶＤＤの電位が供給されている。なお、ｐ型トランジスター３１０の高濃度ソース領域３１１ｄと接する部分の配線３４１が、ｐ型トランジスター３１０のソース電極３１４となる。

ｐ型トランジスター３１０の高濃度ドレイン領域３１１ｅはコンタクトホール３５５を介して、ｎ型トランジスター３３０の高濃度ドレイン領域３３１ｅはコンタクトホール３６５を介して、それぞれ配線３４２に接続されている。その結果、ｐ型トランジスター３１０の高濃度ドレイン領域３１１ｅ及びｎ型トランジスター３３０の高濃度ドレイン領域３３１ｅには、信号配線Ｓの電位が供給されている。なお、ｐ型トランジスター３１０の高濃度ドレイン領域３１１ｅと接する部分の配線３４２がｐ型トランジスター３１０のドレイン電極３１５となり、ｎ型トランジスター３３０の高濃度ドレイン領域３３１ｅと接する部分の配線３４２がｎ型トランジスター３３０のドレイン電極３３５となる。

ｎ型トランジスター３３０のゲート電極３３３はコンタクトホール３６１を介して、第２中継電極３３７はコンタクトホール３６２を介して、ｎ型トランジスター３３０の高濃度ソース領域３３１ｄはコンタクトホール３６４を介して、それぞれ配線３４３に接続されている。その結果、ｎ型トランジスター３３０のゲート電極３３３及び高濃度ソース領域３３１ｄには、低電位電源配線ＶＳＳの電位が供給されている。第２の容量電極３２５ｂは、コンタクトホール３６３を介して第２中継電極３３７に接続されているので、第２の容量電極３２５ｂにも、第２中継電極３３７を経由して低電位電源配線ＶＳＳの電位が供給されている。なお、ｎ型トランジスター３３０の高濃度ソース領域３３１ｄと接する部分の配線３４３が、ｎ型トランジスター３３０のソース電極３３４となる。

第３層に形成された配線３４１，３４２，３４３は、画素Ｐと同じ工程で形成された第２層間絶縁膜４２、第３層間絶縁膜４３、及び配向膜１８で覆われている。

かかる構成において、図８の一点鎖線で囲まれた領域Ｂに容量３２１が形成されている。詳しくは、容量３２１は、第１の容量電極３２５ａと、容量絶縁膜１２及びゲート絶縁膜２と、ｐ型トランジスター３１０の高濃度ドレイン領域３１１ｅとで構成されている。容量３２１の容量値は、第１の容量電極３２５ａと高濃度ドレイン領域３１１ｅとが重なった領域の面積に依存する。容量３２１の容量値を大きくするために、高濃度ドレイン領域３１１ｅの面積は、高濃度ソース領域３１１ｄの面積よりも広くなっている。

さらに、図８の一点鎖線で囲まれた領域Ｃに容量３２３が形成されている。詳しくは、容量３２３は、第２の容量電極３２５ｂと、容量絶縁膜１２及びゲート絶縁膜２と、ｎ型トランジスター３３０の高濃度ドレイン領域３３１ｅとで構成されている。容量３２３の容量値は、第２の容量電極３２５ｂと高濃度ドレイン領域３３１ｅとが重なった領域の面積に依存する。容量３２３の容量値を大きくするために、高濃度ドレイン領域３３１ｅの面積は、高濃度ソース領域３３１ｄの面積よりも広くなっている。

容量３２１，３２３の容量値を大きくすることで、上述した配線抵抗及び容量３２１，３２３によるＣＲ回路の時定数を大きくすることができる。その結果、静電気による配線３４２（信号配線Ｓ）の電位変化が緩やかになるので、信号配線Ｓに接続されているｐ型トランジスター３１０及びｎ型トランジスター３３０に回復不能な静電ダメージ（静電破壊）を起こりにくくすることができる。

このように、ｐ型トランジスター３１０における高濃度ドレイン領域３１１ｅの面積は、高濃度ソース領域３１１ｄの面積よりも広くなっていることが好ましく、ｎ型トランジスター３３０の高濃度ドレイン領域３３１ｅの面積は、高濃度ソース領域３３１ｄの面積よりも広くなっていることが好ましい。

なお、容量３２１，３２３が形成されている部分の、容量絶縁膜１２の膜厚を局所的に薄くすることでも、容量３２１，３２３の容量値を大きくすることができる。この場合、容量絶縁膜１２の膜厚を局所的に薄くするために、新たな工程が必要なる。上述した、高濃度ドレイン領域３１１ｅ，３３１ｅの面積を、高濃度ソース領域３１１ｄ，３３１ｄの面積よりも広くするという方法では、新たな工数増を招くことなしに容量３２１，３２３の容量値を大きくすることができるので、容量絶縁膜１２の膜厚を局所的に薄くする方法よりも優れている。

以上述べたように、本実施形態に係る液晶装置１００では、容量３２１，３２３を有する静電保護回路３００が、画素Ｐ及び半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４など）と同じ工程で（同じ機会に）形成されている。すなわち、工数の増加を招くことなく、静電保護回路３００に容量３２１，３２３が形成されている。従って、これらを別々に形成する態様に比べて、製造工程の簡略化や省略化等を図ることができる。さらに、容量３２１，３２３によって静電気による急激な電位変化が抑制される（電位変化が緩やかになる）ので、静電保護回路３００に配置されているｐ型トランジスター３１０及びｎ型トランジスター３３０に対する回復不能な静電ダメージ（静電破壊）を抑制することができる。

（実施形態２）
「液晶装置の概要」
図９は、実施形態２に係る液晶装置の静電保護回路の概略平面図であり、図７に対応する図である。図１０は、図９のＤ─Ｄ’線に沿った概略断面図であり、図８に対応する図である。

本実施形態に係る液晶装置は、静電保護回路３０１の容量３２１，３２３の形成場所が実施形態１と異なり、他の構成は実施形態１に係る液晶装置１００と同じである。詳しくは、本実施形態に係る静電保護回路３０１では、容量３２１は容量電極３２５とｐ型トランジスター３１０の高濃度ソース領域３１１ｄとの間に形成され、容量３２３は容量電極３２５とｎ型トランジスター３３０の高濃度ソース領域３３１ｄとの間に形成されている。これに対して、実施形態１に係る静電保護回路３００では、容量３２１は第１の容量電極３２５ａとｐ型トランジスター３１０の高濃度ドレイン領域３１１ｅとの間に形成され、容量３２３は第２の容量電極３２５ｂとｎ型トランジスター３３０の高濃度ドレイン領域３３１ｅとの間に形成されている。この点が本実施形態に係る液晶装置と、実施形態１に係る液晶装置１００との相違点である。
以下、図９及び図１０を参照して、本実施形態に係る液晶装置を、実施形態１との相違点を中心に説明する。また、実施形態１と同一の構成部位については、同一の符号を附し、重複する説明を省略する。

（第１層及び第２層の構成−容量電極等−）
第１層には、容量電極３２５が設けられている。第２層には、ゲート電極３１３を含むｐ型トランジスター３１０、及びゲート電極３３３を含むｎ型トランジスター３３０が設けられている。ｐ型トランジスター３１０の半導体層３１１ａと、ｎ型トランジスター３３０の半導体層３３１ａとの間に、ＴＦＴ３０のゲート電極３ａと同じ工程で形成された中継電極３２７が設けられている。

図９及び図１０に示すように、容量電極３２５は、ｐ型トランジスター３１０の半導体層３１１ａ及びｎ型トランジスター３３０の半導体層３３１ａに跨って対向配置されている。詳しくは、容量電極３２５は、半導体層３１１ａ、中継電極３２７、及び半導体層３３１ａに対向配置され、容量電極３２５が配置された領域の面積は、半導体層３１１ａと中継電極３２７と半導体層３３１ａとが配置された領域の面積よりも広くなっている。
さらに、ｐ型トランジスター３１０において、高濃度ソース領域３１１ｄの面積は高濃度ドレイン領域３１１ｅの面積よりも広く、ｎ型トランジスター３３０において、高濃度ソース領域３３１ｄの面積はドレイン領域３３１ｅの面積よりも広くなっている。

（第１層と第２層との間の構成−容量絶縁膜等−）
容量電極３２５と半導体層３１１ａ，３３１ａとの間には、画素Ｐと同じ工程で形成された容量絶縁膜１２が設けられている。容量絶縁膜１２は、ゲート絶縁膜２で覆われ、容量絶縁膜１２及びゲート絶縁膜２には、コンタクトホール３７２が設けられている。中継電極３２７は、コンタクトホール３７２を介して容量電極３２５に接続されている。

（第２層と第３層との間の構成−第１層間絶縁膜−）
ｐ型トランジスター３１０及びｎ型トランジスター３３０と、配線３４１，３４２，３４３との間には、画素Ｐと同じ工程で形成された第１層間絶縁膜４１が設けられている。第１層間絶縁膜４１には、コンタクトホール３５１、コンタクトホール３５４、コンタクトホール３５５、コンタクトホール３７１、コンタクトホール３６５、コンタクトホール３６４、及びコンタクトホール３６１が形成されている。

ｐ型トランジスター３１０のゲート電極３１３はコンタクトホール３５１を介して、ｐ型トランジスター３１０の高濃度ソース領域３１１ｄはコンタクトホール３５４を介して、それぞれ配線３４１に接続され、高電位電配線ＶＤＤの電位が供給されている。ｎ型トランジスター３３０のゲート電極３３３はコンタクトホール３６１を介して、ｎ型トランジスター３３０の高濃度ソース領域３３１ｄはコンタクトホール３６４を介して、それぞれ配線３４３に接続され、低電位電源配線ＶＳＳの電位が供給されている。

ｐ型トランジスター３１０の高濃度ドレイン領域３１１ｅはコンタクトホール３５５を介して、中継電極３２７はコンタクトホール３７１を介して、ｎ型トランジスター３３０の高濃度ドレイン領域３３１ｅはコンタクトホール３６５を介して、それぞれ配線３４２に接続され、信号配線Ｓの電位が供給されている。

かかる構成において、図１０の一点鎖線で囲まれた領域Ｅに容量３２１が形成されている。詳しくは、容量３２１は、容量電極３２５と、容量絶縁膜１２及びゲート絶縁膜２と、ｐ型トランジスター３１０の高濃度ソース領域３１１ｄとで形成されている。容量３２１の容量値は、容量電極３２５と高濃度ソース領域３１１ｄとが重なった領域の面積に依存する。容量３２１の容量値を大きくするために、高濃度ソース領域３１１ｄの面積は、高濃度ドレイン領域３１１ｅの面積よりも広くなっている。

さらに、図１０の一点鎖線で囲まれた領域Ｆに容量３２３が形成されている。詳しくは、容量３２３は、容量電極３２５と、容量絶縁膜１２及びゲート絶縁膜２と、ｎ型トランジスター３３０の高濃度ソース領域３３１ｄとで形成されている。容量３２３の容量値は、容量電極３２５と高濃度ソース領域３３１ｄとが重なった領域の面積に依存する。容量３２３の容量値を大きくするために、高濃度ソース領域３３１ｄの面積は、高濃度ドレイン領域３３１ｅの面積よりも広くなっている。

容量３２１，３２３の容量値を大きくすることで、上述した配線抵抗及び容量３２１，３２３で構成されるＣＲ回路の時定数が大きくなる。その結果、静電気による信号配線Ｓの電位変化が緩やかになるので、信号配線Ｓに接続されているｐ型トランジスター３１０及びｎ型トランジスター３３０に対する回復不能な静電ダメージ（静電破壊）をより起こりにくくすることができる。

従って、ｐ型トランジスター３１０における高濃度ソース領域３１１ｄの面積は、高濃度ドレイン領域３１１ｅの面積よりも広くなっていることが好ましく、ｎ型トランジスター３３０の高濃度ソース領域３３１ｄの面積は、高濃度ドレイン領域３３１ｅの面積よりも広くなっていることが好ましい。

実施形態２の静電保護回路３０１における容量電極３２５及び中継電極３２７の数は、実施形態１の静電保護回路３００における容量電極３２５ａ，３２５ｂ及び中継電極３１７，３３７の数よりも少ない。さらに、実施形態２の静電保護回路３０１におけるコンタクトホール３５１，３５４，３５５，３７１，３７２，３６１，３６４，３６５の数は、実施形態１の静電保護回路３００におけるコンタクトホール３５１，３５２，３５３，３５４，３５５，３６１，３６２，３６３，３６４，３６５の数よりも少ない。従って、実施形態２では、実施形態１の静電保護回路３００と比べて、よりコンパクトな静電保護回路３０１を実現することができる。

（実施形態３）
「電子機器」
図１１は電子機器としての投射型表示装置（液晶プロジェクター）の構成を示す概略図である。図１１に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸Ｌに沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。

偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。

ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。

ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。

液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。

液晶ライトバルブ１２１０，１２２０，１２３０には、上述した実施形態１の液晶装置１００や実施形態２の液晶装置が適用されている。実施形態１の液晶装置１００及び実施形態２の液晶装置は、静電保護回路３００，３０１を有し、半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４など）及び静電保護回路３００，３０１に配置されているトランジスター（ｐ型トランジスター３１０、ｎ型トランジスター３３０）に静電気の影響を受けにくくなっている。従って、当該液晶装置が適用された投射型表示装置１０００は、静電気の影響を受けにくく、高い信頼性を有する。

本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う液晶装置及び該液晶装置を適用する電子機器もまた本発明の技術的範囲に含まれるものである。
上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。

（変形例１）
静電保護回路３００，３０１は、液晶装置に適用させることに限定されず、例えば、有機エレクトロルミネッセンス素子を有する発光装置にも適用させることができる。静電保護回路３００，３０１によって、静電気の影響を受けにくい高い信頼性の発光装置を提供することができる。

（変形例２）
実施形態１及び実施形態２に係る静電保護回路３００，３０１は、第１の配線、第１の配線の電位よりも低い電位の第２の配線、及び第１の配線の電位と第２の配線の電位との間の電位の第３の配線に接続すればよく、このような配線に接続が可能であれば、静電保護回路３００，３０１を液晶装置の任意の場所に配置することができる。

このため、実施形態１及び実施形態２では、静電保護回路３００，３０１が外部回路接続端子１０２と半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４）との間に配置されていたが、これに限定されない。例えば、静電保護回路３００，３０１を半導体回路の内部に配置することができる。さらに、静電保護回路３００，３０１を半導体回路と表示領域Ｅとの間の配線に配置することもできる。

さらに、実施形態１及び実施形態２では、上記第１の配線を高電位電源配線ＶＤＤ、第２の配線を低電位電配線ＶＳＳ、及び第３の配線を信号配線Ｓとしたが、これに限定されない。例えば、複数の信号配線Ｓのうち、最も高い電位が供給されている信号配線Ｓを上記第１の配線として、最も低い電位が供給されている信号配線Ｓを上記第２の配線とし、他の信号配線Ｓを上記第３の配線としても良い。

（変形例３）
実施形態１及び実施形態２に係る液晶装置が適用される電子機器は、実施形態３の投射型表示装置１０００に限定されない。投射型表示装置１０００の他に、投射型のＨＵＤ（ヘッドアップディスプレイ）や直視型のＨＭＤ（ヘッドマウントディスプレイ）、または電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、ＰＯＳなどの情報端末機器、及び電子手帳などの電子機器に、実施形態１及び実施形態２に係る液晶装置を適用させることができる。

Ｅ…表示領域、ＶＳＳ…低電位電源配線、ＶＤＤ…高電位電源配線、Ｓ…信号配線、１ａ…半導体層、１ａ’…チャネル領域、１ｂ…低濃度ソース領域、１ｃ…低濃度ドレイン領域、１ｄ…高濃度ソース領域、１ｅ…高濃度ドレイン領域、２…ゲート絶縁膜、３ａ…ゲート電極、５ａ…中継電極、５ａ１…ドレイン電極、６ａ…データ線、６ａ１…ソース電極、７…サンプリング回路、７ｓ…サンプリングスイッチ、９ａ…画素電極、１０…素子基板、１０ａ…基板本体、１１ａ…走査線、１２…容量絶縁膜、１２ｃｖ…コンタクトホール、１８…配向膜、２０…対向基板、２０ａ…対向基板本体、２２…絶縁膜、２３…対向電極、２４…配向膜、３０…ＴＦＴ、４１…第１層間絶縁膜、４２…第２層間絶縁膜、４３…第３層間絶縁膜、４４…第４層間絶縁膜、５０…液晶層、５２…シール材、５３…遮光膜、６０…容量線、７０…蓄積容量、７１…下部電極、７３…上部電極、７５…誘電体層、８１，８３，８５，８９…コンタクトホール、９０…引回配線、９１…データ線駆動回路用電源配線、９２…データ線駆動回路用信号配線、９４…走査線駆動回路用電源配線、９５…走査線駆動回路用信号配線、９６…画像信号線、１００…液晶装置、１０１…データ線駆動回路、１０２…外部回路接続端子、１０４…走査線駆動回路、１０５…複数の配線、１０６…上下導通端子、３００，３０１…静電保護回路、３１０…Ｐ型トランジスター、３３０…ｎ型トランジスター、３２１，３２３…容量、３１７…第１中継電極、３３７…第２中継電極、３２７…中継電極、３２５…容量電極、３２５ａ…第１の容量電極、３２５ｂ…第２の容量電極、３５１，３５２，３５３，３５４，３５５，３６１，３６２，３６３，３６４，３６５，３７１，３７２…コンタクトホール、３１１ａ，３３１ａ…半導体層、３１１ａ’，３３１ａ’…チャネル領域、３１１ｄ，３３１ｄ…高濃度ソース領域、３１１ｅ，３３１ｅ…高濃度ドレイン領域、３１３，３３３…ゲート電極、３１４，３３４…ソース電極、３１５，３３５…ドレイン電極、３４１，３４２，３４３…配線。

Claims (8)

1. 容量電極と、
   前記容量電極を覆う容量絶縁膜と、
   第１のゲート電極と第１の半導体層とを有するｐ型トランジスターと、
   第２のゲート電極と第２の半導体層とを有するｎ型トランジスターと、
   を含み、
   前記ｐ型トランジスター及び／または前記ｎ型トランジスターは、前記容量絶縁膜を介して前記容量電極に対向し、
   前記第１の半導体層のソース領域及びドレイン領域のうちの一方と、前記第１のゲート電極とは、第１の電源配線に接続され、
   前記第２の半導体層のソース領域及びドレイン領域のうちの一方と、前記第２のゲート電極とは、第２の電源配線に接続され、
   前記第１の半導体層のソース領域及びドレイン領域のうちの他方と、前記第２の半導体層のソース領域及びドレイン領域のうちの他方とは、信号配線に接続され、
   前記第１の電源配線の電位は、前記第２の電源配線の電位よりも高く、
   前記容量電極は、前記第１の半導体層及び／または前記第２の半導体層に対向配置されていることを特徴とする静電保護回路。
2. 前記容量電極は、前記第１の半導体層に対向配置された第１の容量電極と、前記第２の半導体層に対向配置された第２の容量電極と、を有し、
   前記第１の容量電極は、前記第１の半導体層のソース領域及びドレイン領域のうちの一方に接続され、前記第２の容量電極は、前記第２の半導体層のソース領域及びドレイン領域のうちの一方に接続されていることを特徴とする請求項１に記載の静電保護回路。
3. 前記容量電極は、前記第１の半導体層及び前記第２の半導体層に跨って対向配置され、前記第１の半導体層のソース領域及びドレイン領域のうちの他方、及び前記第２の半導体層のソース領域及びドレイン領域のうちの他方に接続されていることを特徴とする請求項１に記載の静電保護回路。
4. 前記第１の半導体層のソース領域及びドレイン領域のうちの他方と前記第１の容量電極とが重なった領域の面積は、前記第１の半導体層のソース領域及びドレイン領域のうちの一方と前記第１の容量電極とが重なった領域の面積よりも大きく、
   前記第２の半導体層のソース領域及びドレイン領域のうちの他方と前記第２の容量電極とが重なった領域の面積は、前記第２の半導体層のソース領域及びドレイン領域のうちの一方と前記第２の容量電極とが重なった領域の面積よりも大きいことを特徴とする請求項２に記載の静電保護回路。
5. 前記第１の半導体層のソース領域及びドレイン領域のうちの一方と前記容量電極とが重なった領域の面積は、前記第１の半導体層のソース領域及びドレイン領域のうちの他方と前記容量電極とが重なった領域の面積よりも大きく、
   前記第２の半導体層のソース領域及びドレイン領域のうちの一方と前記容量電極とが重なった領域の面積は、前記第２の半導体層のソース領域及びドレイン領域のうちの他方と前記容量電極とが重なった領域の面積よりも大きいことを特徴とする請求項３に記載の静電保護回路。
6. 画素トランジスターが配置された画素と、
   前記画素を駆動する半導体回路と、
   前記半導体回路に電気信号を供給する配線と、
   を含み、
   前記配線には、請求項１乃至請求項５のいずれか１項に記載の静電保護回路が接続されていることを特徴とする電気光学装置。
7. 前記画素に走査信号を供給する走査線を有し、
   前記画素トランジスターは、前記容量絶縁膜を介して前記走査線に対向配置され、
   前記容量電極及び前記走査線は、同じ材料で構成されていることを特徴とする請求項６に記載の電気光学装置。
8. 請求項６または請求項７に記載の電気光学装置を備えていることを特徴とする電子機器。

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