JP6079548B2 - 静電気保護回路、電気光学装置、及び電子機器 - Google Patents

Description

本発明は、静電気保護回路、当該静電気保護回路を搭載した電気光学装置、及び電子機器に関する。

電気光学装置としてのアクティブ駆動型の液晶装置は、光を変調する画素や当該画素を駆動する半導体回路（走査線駆動回路、データ線駆動回路など）などを有している。当該液晶装置では、画素や半導体回路などを構成するトランジスターが静電気によって回復不能な静電ダメージを受ける恐れがあり、静電気の影響を抑制する静電気対策が重要である。例えば、特許文献１では静電保護回路（静電気保護回路）を設けた液晶装置が提案されている。

図１６は、特許文献１に記載の静電気保護回路の回路図である。図１６に示すように、特許文献１に記載の静電気保護回路５００は、ｐ型トランジスター５０４とｎ型トランジスター５０５とを有している。ｐ型トランジスター５０４のソース及びゲートは、高電位配線５０２に接続され、電位ＶＨが供給されている。ｎ型トランジスター５０５のソース及びゲートは、低電位配線５０３に接続され、電位ＶＨよりも低電位の電位ＶＬが供給されている。ｐ型トランジスター５０４のドレイン及びｎ型トランジスター５０５のドレインは、信号配線５０１に接続されている。

信号配線５０１の電位がＶＬ〜ＶＨの範囲にある場合、ｐ型トランジスター５０４及びｎ型トランジスター５０５はオフ状態にあり、信号配線５０１、高電位配線５０２、及び低電位配線５０３は電気的に干渉することはなく、液晶装置は正常に動作する。静電気によって信号配線５０１の電位がＶＬ〜ＶＨの範囲から逸脱すると、ｐ型トランジスター５０４及びｎ型トランジスター５０５のいずれかがオン状態（導通状態）になる。例えば、静電気によって信号配線５０１の電位がＶＨよりも高くなると、ｐ型トランジスター５０４がオン状態になる。静電気によって信号配線５０１の電位がＶＬよりも低くなると、ｎ型トランジスター５０５がオン状態になる。このように、静電気によって信号配線５０１の電位が変化すると、高電位配線５０２及び低電位配線５０３のいずれかと、信号配線５０１とが導通状態となる。そして、静電気によって信号配線５０１に付加された電荷は、導通状態となった高電位配線５０２または低電位配線５０３のいずれかに分配（放電）され、静電気による信号配線５０１の電位の変化が小さくなる。静電気による信号配線５０１の電位の変化が小さくなるので、信号配線５０１に接続されている半導体回路に回復不能な静電ダメージ（例えば、静電破壊）が生じにくくなる。

特開２００６−１８１６５号公報

上述したように、特許文献１に記載の液晶装置は、静電気によって信号配線５０１に付加された電荷を、高電位配線５０２または低電位配線５０３のいずれかに放電させる静電気保護回路５００を有している。
ところが、上記静電気保護回路５００では、高電位配線５０２または低電位配線５０３のいずれかに静電気による電荷が付加された場合、当該電荷を放電することが難しい。このため、高電位配線５０２に静電気による電荷が付加されると、高電位配線５０２の電位が変動し、高電位配線５０２に電気的に接続されているトランジスター（例えば、ｐ型トランジスター５０４）に回復不能な静電ダメージが生じる恐れがある。低電位配線５０３に静電気による電荷が付加されると、低電位配線５０３の電位が変動し、低電位配線５０３に電気的に接続されているトランジスター（例えば、ｎ型トランジスター５０５）に回復不能な静電ダメージが生じる恐れがある。
このように、特許文献１に記載の液晶装置では、高電位配線５０２または低電位配線５０３に対する静電気の影響を抑制することが難しいという課題があった。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］本適用例に係る静電気保護回路は、第１の電源配線と第２の電源配線と信号配線とに電気的に接続された静電気保護回路であって、前記静電気保護回路は、第１の静電気保護回路と第２の静電気保護回路とを備え、前記第１の静電気保護回路は、第１のｎ型トランジスターと第１のｐ型トランジスターとを備え、前記第２の静電気保護回路は、第２のｎ型トランジスター及び第２のｐ型トランジスターの少なくとも一方を備え、前記第１のｎ型トランジスター、前記第１のｐ型トランジスター、並びに前記第２のｎ型トランジスター及び前記第２のｐ型トランジスターの少なくとも一方の各々は、ソース及びドレインのうちの一方がゲートに接続され、前記第１のｎ型トランジスターのゲートは、前記第１の電源配線に電気的に接続され、前記第１のｎ型トランジスターのソース及びドレインのうちの他方は、前記信号配線に電気的に接続され、前記第１のｐ型トランジスターのゲートは、前記第２の電源配線に電気的に接続され、前記第１のｐ型トランジスターのソース及びドレインのうちの他方は、前記信号配線に電気的に接続され、前記第２のｎ型トランジスター及び前記第２のｐ型トランジスターの少なくとも一方において、ソース及びドレインのうちの他方は前記第１の電源配線または前記第２の電源配線に電気的に接続されることを特徴とする。

第１の静電気保護回路は、第１のｎ型トランジスターと第１のｐ型トランジスターとを備えている。静電気によって信号配線に正の電荷が付加されると、第１のｎ型トランジスターのゲートはソース及びドレインのうちの他方に対して負の電位を有し、第１のｎ型トランジスターは非導通状態となり、第１のｐ型トランジスターのゲートはソース及びドレインのうちの他方に対して負の電位を有し、第１のｐ型トランジスターは導通状態となる。このため、静電気によって信号配線に付加された正の電荷は、導通状態となった第１のｐ型トランジスターを介して第２の電源配線に放電される。静電気によって信号配線に負の電荷が付加されると、第１のｎ型トランジスターのゲートはソース及びドレインのうちの他方に対して正の電位を有し、第１のｎ型トランジスターは導通状態となり、第１のｐ型トランジスターのゲートはソース及びドレインのうちの他方に対して正の電位を有し、第１のｐ型トランジスターは非導通状態となる。このため、静電気によって信号配線に付加された負の電荷は、導通状態となった第１のｎ型トランジスターを介して第１の電源配線に放電される。すなわち、第１の静電気保護回路は、静電気によって付加された電荷を第１の電源配線または第２の電源配線のいずれかに放電し、当該電荷の影響を抑制する役割を有している。

第２の静電気保護回路は、第２のｎ型トランジスター及び第２のｐ型トランジスターの少なくとも一方を備え、ソース及びドレインのうちの他方は第１の電源配線または第２の電源配線に電気的に接続されている。静電気によって第１の電源配線または第２の電源配線に付加された静電気は、第１の電源配線または第２の電源配線に電気的に接続されたソース及びドレインのうちの他方を経由して、ソース及びドレインのうちの一方が接続された配線の側に放電される。すなわち、第２の静電気保護回路は、静電気によって第１の電源配線または第２の電源配線に付加された電荷を放電し、第１の電源配線または第２の電源配線に対する静電気の影響を抑制する役割を有している。

このように、本適用例に係る静電気保護回路は、信号配線に対する静電気の影響を抑制する静電気保護回路（第１の静電気保護回路）と、第１の電源配線または第２の電源配線に対する静電気の影響を抑制する静電気保護回路（第２の静電気保護回路）とを有している。なお、公知技術（特開２００６−１８１６５号公報）における高電位配線または低電位配線は、本適用例における第１の電源配線または第２の電源配線に対応する。従って、高電位配線または低電位配線（第１の電源配線または第２の電源配線）に対する静電気の影響を抑制することが難しいという公知技術の課題を克服し、信号配線に加えて、第１の電源配線及び第２の電源配線に対する静電気の影響を抑制し、信号配線、第１の電源配線、及び第２の電源配線に電気的に接続されている素子（例えば、トランジスター）に回復不能な静電ダメージが生じにくくなる。

［適用例２］上記適用例に記載の静電気保護回路において、前記第２の静電気保護回路は、前記第２のｎ型トランジスターと前記第２のｐ型トランジスターとを備え、前記第２のｎ型トランジスターのゲート、及び前記第２のｐ型トランジスターのソース及びドレインのうちの他方は、前記第１の電源配線に電気的に接続され、前記第２のｐ型トランジスターのゲート、及び前記第２のｎ型トランジスターのソース及びドレインのうちの他方は、前記第２の電源配線に電気的に接続されていることが好ましい。

第２の静電気保護回路は、第２のｎ型トランジスターと第２のｐ型トランジスターとを備えている。静電気によって第１の電源配線に正の電荷が付加されると、第２のｎ型トランジスターのゲートはソース及びドレインのうちの他方に対して正の電位を有し、第２のｎ型トランジスターは導通状態となり、第２のｐ型トランジスターのゲートはソース及びドレインのうちの他方に対して負の電位を有し、第２のｐ型トランジスターも導通状態となる。よって、静電気によって第１の電源配線に付加された正の電荷を、導通状態となった第２のｎ型トランジスター及び第２のｐ型トランジスターを介して、第２の電源配線に放電することができる。

静電気によって第２の電源配線に負の電荷が付加されると、第２のｎ型トランジスターのゲートはソース及びドレインのうちの他方に対して正の電位を有し、第２のｎ型トランジスターは導通状態となり、第２のｐ型トランジスターのゲートはソース及びドレインのうちの他方に対して負の電位を有し、第２のｐ型トランジスターも導通状態となる。よって、静電気によって第２の電源配線に付加された負の電荷を、導通状態となった第２のｎ型トランジスター及び第２のｐ型トランジスターを介して、第１の電源配線に放電することができる。

［適用例３］上記適用例に記載の静電気保護回路において、前記第２の静電気保護回路は、前記第１の静電気保護回路よりも高抵抗であることが好ましい。

信号配線は、電気光学装置を駆動するための信号を供給する配線となる。第１の電源配線及び第２の電源配線は、電気光学装置の構成要素（例えば、ドライバー）に電力を供給する配線であり、信号配線と比べて大きな電流が流れる。このため、第１の電源配線及び第２の電源配線は、信号配線よりも配線容量を大きくし、信号配線よりも大きな電流を流しやすくする必要がある。このため、第１の電源配線及び第２の電源配線の面積は、信号配線の面積よりも大きくなる。

仮に、静電気の発生源が存在した場合、大きな面積の第１の電源配線及び第２の電源配線は、小さな面積の信号配線よりも帯電しやすい（静電気の影響を受けやすい）。さらに、小さな面積の信号配線と比べて、大きな面積の第１の電源配線及び第２の電源配線では静電気による帯電量（電荷の蓄積量）が大きくなる。このため、信号配線と比べて、第１の電源配線及び第２の電源配線では、静電気によって付加される電荷の量が大きくなるので、当該静電気によって付加された電荷を第２の静電気保護回路で放電する場合、第２の静電気保護回路に大きな電流（過剰な電流）が流れ、第２の静電気保護回路を構成するトランジスターが壊れる恐れがある。第２の静電気保護回路は、第１の静電気保護回路よりも高抵抗であるので、上記過剰な電流が抑制され、第２の静電気保護回路が壊れにくくなる。従って、第２の静電気保護回路を安定して長期間動作させることができる。

［適用例４］上記適用例に記載の静電気保護回路において、前記第１のｎ型トランジスター及び前記第２のｎ型トランジスターは、略同じチャネル幅を有し、前記第１のｐ型トランジスター及び前記第２のｐ型トランジスターは、略同じチャネル幅を有し、前記第２のｎ型トランジスターのチャネル長は、前記第１のｎ型トランジスターのチャネル長の１２０％を含み、または前記１２０％よりも大きく、前記第２のｐ型トランジスターのチャネル長は、前記第１のｐ型トランジスターのチャネル長の１２０％を含み、または前記１２０％よりも大きいことが好ましい。

第１のｎ型トランジスター及び第２のｎ型トランジスターは略同じチャネル幅を有し、第２のｎ型トランジスターのチャネル長は、第１のｎ型トランジスターのチャネル長の１２０％を含み、または第１のｎ型トランジスターのチャネル長の１２０％よりも大きくなっている。よって、第２のｎ型トランジスターは、第１のｎ型トランジスターよりも高抵抗となる。同様に、第１のｐ型トランジスター及び第２のｐ型トランジスターは略同じチャネル幅を有し、第２のｐ型トランジスターのチャネル長は、第１のｐ型トランジスターのチャネル長の１２０％を含み、または第１のｐ型トランジスターのチャネル長の１２０％よりも大きくなっている。よって、第２のｐ型トランジスターは、第１のｐ型トランジスターよりも高抵抗となる。
従って、第２のｎ型トランジスター及び第２のｐ型トランジスターで構成される第２の静電気保護回路は、第１のｎ型トランジスター及び第１のｐ型トランジスターで構成される第１の静電気保護回路よりも高抵抗となる。

［適用例５］本適用例に係る電気光学装置は、上記適用例に記載の静電気保護回路を備えていることを特徴とする。

本適用例に係る電気光学装置は、上記適用例に記載の静電気保護回路を備えているので、静電気の影響が抑制され、静電気に対する耐性、すなわち電気光学装置の信頼性を高めることができる。

［適用例６］本適用例に係る電子機器は、上記適用例に記載の静電気保護回路、及び／または上記適用例に記載の電気光学装置を備えていることを特徴とする。

本適用例に係る電子機器は、上記適用例に記載の静電気保護回路、及び／または上記適用例に記載の静電気保護回路を有する電気光学装置を備えているので、静電気の影響が抑制され、静電気に対する耐性、すなわち電子機器の信頼性を高めることができる。

実施形態１に係る液晶装置の構造を示す概略平面図。 図１のＨ−Ｈ’線に沿った概略断面図。 実施形態１に係る液晶装置の主要な回路構成を示す回路図。 画素を構成する各構成要素の位置関係を示す模式断面図。 静電気保護回路の回路図。 静電気保護回路の各構成の配置を示す概略平面図。 図６のＡ−Ａ’線に沿った第１の静電気保護回路の構造を示す概略断面図。 （ａ）図６のＢ−Ｂ’線に沿った第２の静電気保護回路の構造を示す概略断面図。（ｂ）は図６のＣ−Ｃ’線に沿った第２の静電気保護回路の構造を示す概略断面図。 （ａ）は低電位電源配線ＶＳＳに付加された負の電荷ＮＣの流れを示す回路図。（ｂ）は高電位電源配線ＶＤＤに付加された負の電荷ＮＣの流れを示す回路図。 （ａ）は低電位電源配線ＶＳＳに付加された正の電荷ＰＣの流れを示す回路図。（ｂ）は高電位電源配線ＶＤＤに付加された正の電荷ＰＣの流れを示す回路図。 （ａ）は信号配線ＳＬに付加された負の電荷ＮＣの流れを示す回路図。（ｂ）は信号配線ＳＬに付加された正の電荷ＰＣの流れを示す回路図。 実施形態２に係る投射型表示装置の構成を示す概略図。 変形例１に係る第１の静電気保護回路の構造を示す概略断面図。 （ａ）は変形例１に係る第２のｐ型トランジスターの構造を示す概略断面図。（ｂ）は変形例１に係る第２のｎ型トランジスターの概略断面図。 （ａ）は変形例２に係る静電気保護回路の構成を示す回路図。（ｂ）は変形例２に係る他の静電気保護回路の構成を示す回路図。 公知技術に係る静電気保護回路の回路図。

以下、図面を参照して、本発明の実施形態について説明する。かかる実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の各図においては、各層や各部位を図面上で認識可能な程度の大きさとするため、各層や各部位の縮尺を実際とは異ならせしめてある。

（実施形態１）
「液晶装置の概要」
実施形態１に係る液晶装置１００は、電気光学装置の一例であり、薄膜トランジスター（Thin Film Transistor；以降ＴＦＴと称す）３０を備えた透過型の液晶装置である。本実施形態に係る液晶装置１００は、例えば後述する投射型表示装置（液晶プロジェクター）の光変調素子（ライトバルブ）として好適に使用することができるものである。

まず、本実施形態に係る電気光学装置としての液晶装置１００の全体構成について、図１乃至図３を参照して説明する。図１は、液晶装置の構成を示す概略平面図である。図２は、図１のＨ−Ｈ’線に沿った概略断面図である。図３（ａ）は液晶装置の回路図であり、同図（ｂ）は画素の等価回路である。

図１及び図２に示すように、本実施形態に係る液晶装置１００は、互いに対向配置された素子基板１０及び対向基板２０や、これら一対の基板によって挟持された液晶層５０などを有する。

素子基板１０は対向基板２０よりも大きく、両基板は、額縁状に配置されたシール材５２を介して接着され、その隙間に正または負の誘電異方性を有する液晶が封入されて液晶層５０を構成している。シール材５２は、例えば熱硬化性または紫外線硬化性のエポキシ樹脂などの接着剤であり、一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。

額縁状に配置されたシール材５２の内側には、同じく額縁状に遮光膜５３が設けられている。遮光膜５３は、例えば遮光性の金属あるいは金属化合物などからなり、遮光膜５３の内側が表示領域Ｅとなる。表示領域Ｅには、画素Ｐがマトリックス状に複数配置されている。

素子基板１０の複数の外部回路接続端子１０２が配列された第１の辺と該第１の辺に沿ったシール材５２との間には、データ線駆動回路１０１が設けられている。該第１の辺に沿ったシール材５２と表示領域Ｅとの間には、サンプリング回路７が設けられている。該第１の辺と直交し互いに対向する他の第２の辺、第３の辺に沿ったシール材５２と表示領域Ｅとの間には、走査線駆動回路１０４が設けられている。該第１の辺と対向する他の第４の辺に沿ったシール材５２と表示領域Ｅとの間には、２つの走査線駆動回路１０４を繋ぐ配線１０５が設けられている。さらに、データ線駆動回路１０１、サンプリング回路７、及び走査線駆動回路１０４と、外部回路接続端子１０２とを電気的に接続するための引回配線９０が設けられている。
データ線駆動回路１０１は、プリチャージ回路を含んでいる。

図２に示すように、素子基板１０は、基板本体１０ａ、並びに基板本体１０ａの液晶層５０側の面に形成されたＴＦＴ３０や画素電極９ａ、及び画素電極９ａを覆う配向膜１８などを有している。基板本体１０ａは、例えば石英やガラスなどの透明材料で構成されている。また、ＴＦＴ３０や画素電極９ａは画素Ｐの構成要素である。画素Ｐの詳細は後述する。

さらに、ここでは図示しないが、素子基板１０上には、データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４の他に、後述する静電気保護回路３００（図３参照）が設けられている。これに加えて、製造途中や出荷時の液晶装置１００の品質、欠陥等を検査するための検査回路などの半導体回路が設けられていてもよい。

対向基板２０は、対向基板本体２０ａ、並びに対向基板本体２０ａの液晶層５０側の面に順に積層された遮光膜５３、絶縁膜２２、対向電極２３、及び配向膜２４などを有している。対向基板本体２０ａは、例えば石英やガラスなどの透明材料で構成されている。

遮光膜５３は、図１に示すようにサンプリング回路７や走査線駆動回路１０４などと平面的に重なり、対向基板２０側から入射する光を遮蔽して、これら回路の光による誤動作を防止する役割を有している。また、不必要な迷光が表示領域Ｅに入射しないように遮蔽して、表示領域Ｅの表示における高いコントラストを確保している。

絶縁膜２２は、例えばシリコン酸化物などの無機材料からなり、光透過性を有して遮光膜５３を覆うように設けられている。また、絶縁膜２２は、遮光膜５３によって基板上に生じる凹凸を緩和する平坦化層としても機能している。

対向電極２３は、例えばＩＴＯなどの透明導電膜からなり、絶縁膜２２を覆うと共に、表示領域Ｅに亘って形成される。対向電極２３は、図１に示すように対向基板２０の四隅に設けられた上下導通部１０６により、素子基板１０側の配線に電気的に接続されている。

画素電極９ａを覆う配向膜１８及び対向電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて設定されており、本実施形態では、シリコン酸化物などの無機材料の斜め蒸着膜（無機配向膜）で構成されている。また、配向膜１８，２４は、ポリイミドなどの有機配向膜を使用してもよい。

図３（ａ）に示すように、走査線駆動回路１０４には、外部回路から外部回路接続端子１０２及び走査線駆動回路用電源配線９４を介して、低電位電源ＶＳＳＹの電位及び高電位電源ＶＤＤＹの電位が供給されている。低電位電源ＶＳＳＹの電位は、接地電位（基準電位）、すなわち走査線駆動回路１０４に供給される電位の中で最も低い電位となっている。高電位電源ＶＤＤＹの電位は、低電位電源ＶＳＳＹの電位よりも高く、走査線駆動回路１０４に供給される電位の中で最も高い電位となっている。さらに、走査線駆動回路１０４には、外部回路から外部回路接続端子１０２及び走査線駆動回路用信号配線９５を介してＹクロック信号ＣＬＹ、反転Ｙクロック信号ＣＬＹＢ、及びＹスタートパルス信号ＤＹが供給される。走査線駆動回路１０４は、これらの信号に基づいて走査信号Ｇ１〜Ｇｍを順次生成して、走査線１１ａに出力する。

データ線駆動回路１０１には、外部回路から外部回路接続端子１０２及びデータ線駆動回路用電源配線９１を介して、低電位電源ＶＳＳＸの電位及び高電位電源ＶＤＤＸの電位が供給されている。低電位電源ＶＳＳＸの電位は、接地電位（基準電位）、すなわちデータ線駆動回路１０１に供給される電位の中で最も低い電位となっている。高電位電源ＶＤＤＸの電位は、低電位電源ＶＳＳＸの電位よりも高く、データ線駆動回路１０１に供給される電位の中で最も高い電位となっている。さらに、データ線駆動回路１０１には、外部回路から外部回路接続端子１０２及びデータ線駆動回路用信号配線９２を介してＸクロック信号ＣＬＸ、反転Ｘクロック信号ＣＬＸＢ、Ｘスタートパルス信号ＤＸ、データイネーブル信号ＥＮＢＸ１，ＥＮＢＸ２，ＥＮＢＸ３，ＥＮＢＸ４、及びプリチャージ信号ＮＲＧが供給される。データ線駆動回路１０１は、Ｘスタートパルス信号ＤＸが入力されると、Ｘクロック信号ＣＬＸ（及び反転Ｘクロック信号ＣＬＸＢ）に基づくタイミングで、サンプリング信号Ｓ１〜Ｓｎを順次生成して出力する。

対向電極２３には、外部回路から外部回路接続端子１０２及び共通電極配線９７を介して共通電位ＬＣＣＯＭが供給される。さらに、共通電位ＬＣＣＯＭは、共通電極配線９７及び容量線６０を経由して、付加容量７０を形成する一方の電極（下部電極７１）に供給される（図３（ｂ）参照）。

サンプリング回路７は、映像信号ＶＩＤ１〜ＶＩＤ６をサンプリングしてデータ線６ａに供給するサンプリング用トランジスター７ｓを備えている。データ線６ａは、サンプリング用トランジスター７ｓを介して、映像信号線９６に接続されている。サンプリング回路７には、外部回路接続端子１０２及び映像信号線９６を介して、映像信号ＶＩＤ１〜ＶＩＤ６の電位が供給されている。さらに、サンプリング回路７には、データ線駆動回路１０１からサンプリング用トランジスター７ｓ毎にサンプリング信号Ｓ１〜Ｓｎが供給される。サンプリング回路７は、サンプリング信号Ｓ１〜Ｓｎが入力されると、サンプリング用トランジスター７ｓに対応するデータ線６ａにサンプリング信号Ｓ１〜Ｓｎに応じて映像信号ＶＳ１〜ＶＳｎを順次供給する。

図３（ａ）及び図３（ｂ）に示すように、表示領域Ｅには互いに絶縁されて直交する信号線としての複数の走査線１１ａ及び複数のデータ線６ａと、走査線１１ａに対して平行に延在する容量線６０とが設けられている。走査線１１ａ及びデータ線６ａで区分された領域に、画素電極９ａと、ＴＦＴ３０と、付加容量７０とが設けられ、これらが画素Ｐの画素回路を構成している。

映像信号ＶＳ１〜ＶＳｎが供給されるデータ線６ａは、ＴＦＴ３０のソース電極に電気的に接続されている。データ線６ａに書き込む映像信号ＶＳ１〜ＶＳｎは、この順に線順次に供給してもよいし、隣り合う複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。本実施形態では、映像信号ＶＳ１〜ＶＳｎは、６相にシリアル−パラレル展開された映像信号ＶＩＤ１〜ＶＩＤ６の夫々に対応して、６本のデータ線６ａの組に対してグループ毎に供給される。映像信号の相展開数（即ち、シリアル−パラレル展開される映像信号の系列数）は、６相に限られるものでなく、例えば、９相、１２相、２４相などの複数相に展開された映像信号が、その相展開数に対応した数を一組としたデータ線６ａの組に対して供給されるように構成してもよい。

走査信号が供給される走査線１１ａは、ＴＦＴ３０のゲート電極３ａ（図４参照）に接続されている。走査線１１ａ及びゲート電極３ａには、走査信号Ｇ１〜Ｇｍが、この順に線順次で供給される。画素電極９ａは、ＴＦＴ３０のドレイン電極に電気的に接続されている。

液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号Ｇ１〜Ｇｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される映像信号ＶＳ１〜ＶＳｎが所定のタイミングで、ＴＦＴ３０を介して画素電極９ａに書き込まれる構成となっている。そして、画素電極９ａを介して液晶層５０に書き込まれた所定レベルの映像信号ＶＳ１〜ＶＳｎは、画素電極９ａと液晶層５０を介して対向配置された対向電極２３との間で一定期間保持される。

保持された映像信号ＶＳ１〜ＶＳｎがリークするのを防止するために、画素電極９ａと対向電極２３との間に形成される液晶容量と並列に付加容量７０が付加されている。付加容量７０は、ＴＦＴ３０のドレインと容量線６０との間に設けられている。付加容量７０は、画素電極９ａに接続された上部電極７３と、容量線６０に接続された下部電極７１とを有している。上述したように、下部電極７１には、共通電極配線９７及び容量線６０を介して共通電位ＬＣＣＯＭが供給されている。

このような液晶装置１００は透過型であって、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも大きくて明表示となるノーマリーホワイトモードや、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも小さくて暗表示となるノーマリーブラックモードの光学設計が採用される。光学設計に応じて、光の入射側と射出側とにそれぞれ偏光素子（図示省略）が配置されて用いられる。

「配線の概要と静電気保護回路の配置」
次に、図３（ａ）を参照して、液晶装置１００に設けられている配線の概要と、本発明の特徴をなす静電気保護回路３００の配置位置を説明する。

上述したように、液晶装置１００は、データ線駆動回路１０１に電源を供給するためのデータ線駆動回路用電源配線９１、データ線駆動回路１０１に駆動用の信号を供給するためのデータ線駆動回路用信号配線９２、走査線駆動回路１０４に電源を供給するための走査線駆動回路用電源配線９４、走査線駆動回路１０４に駆動用の信号を供給するための走査線駆動回路用信号配線９５、サンプリング回路７に映像信号ＶＩＤ１〜ＶＩＤ６を供給するための映像信号線９６、及び共通電極（対向電極２３、下部電極７１）に共通電位ＬＣＣＯＭを供給するための共通電極配線９７などを有している。
さらに、液晶装置１００は、本発明の特徴をなす静電気保護回路３００を有している。

一方のデータ線駆動回路用電源配線９１には、低電位電源ＶＳＳＸの電位が供給され、他方のデータ線駆動回路用電源配線９１には、高電位電源ＶＤＤＸの電位（高い電位）が供給されている。さらに、一方の走査線駆動回路用電源配線９４には、低電位電源ＶＳＳＹの電位が供給され、他方の走査線駆動回路用電源配線９４には、高電位電源ＶＤＤＹの電位が供給されている。

低電位電源ＶＳＳＸの電位が供給されているデータ線駆動回路用電源配線９１、及び低電位電源ＶＳＳＹの電位が供給されている走査線駆動回路用電源配線９４は、本発明における「第１の電源配線」の一例であり、以降、低電位電源配線ＶＳＳと称す。

高電位電源ＶＤＤＸの電位が供給されているデータ線駆動回路用電源配線９１、及び高電位電源ＶＤＤＹの電位が供給されている走査線駆動回路用電源配線９４は、本発明における「第２の電源配線」の一例であり、以降、高電位電源配線ＶＤＤと称す。

走査線駆動回路用信号配線９５には、Ｙクロック信号ＣＬＹ、反転Ｙクロック信号ＣＬＹＢ、Ｙスタートパルス信号ＤＹなどが供給されている。データ線駆動回路用信号配線９２には、Ｘクロック信号ＣＬＸ、反転Ｘクロック信号ＣＬＸＢ、Ｘスタートパルス信号ＤＸ、データイネーブル信号ＥＮＢＸ１，ＥＮＢＸ２，ＥＮＢＸ３，ＥＮＢＸ４、及びプリチャージ信号ＮＲＧが供給されている。映像信号線９６には映像信号ＶＩＤ１〜ＶＩＤ６が供給されている。共通電極配線９７には、共通電位ＬＣＣＯＭが供給されている。

これらＹクロック信号ＣＬＹ、反転Ｙクロック信号ＣＬＹＢ、Ｙスタートパルス信号ＤＹ、Ｘクロック信号ＣＬＸ、反転Ｘクロック信号ＣＬＸＢ、Ｘスタートパルス信号ＤＸ、データイネーブル信号ＥＮＢＸ１，ＥＮＢＸ２，ＥＮＢＸ３，ＥＮＢＸ４、プリチャージ信号ＮＲＧ、映像信号ＶＩＤ１〜ＶＩＤ６、及び共通電位ＬＣＣＯＭの電位は、低電位電源配線ＶＳＳの電位と高電位電源配線ＶＤＤの電位との間にある。
つまり、データ線駆動回路用信号配線９２、走査線駆動回路用信号配線９５、映像信号線９６、及び共通電極配線９７の電位は、低電位電源配線ＶＳＳの電位と高電位電源配線ＶＤＤとの間にある。
なお、データ線駆動回路用信号配線９２、走査線駆動回路用信号配線９５、映像信号線９６、及び共通電極配線９７は、本発明における「信号配線」の一例であり、以降、信号配線ＳＬと称す。

図３に示すように、静電気保護回路３００は、外部回路接続端子１０２と半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４）との間に配置されている。静電気保護回路３００は、低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ及び信号配線ＳＬのそれぞれに配置されている。

詳細は後述するが、静電気保護回路３００は、低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ、及び信号配線ＳＬに電気的に接続されている。例えば、図中で低電位電源配線ＶＳＳに配置された静電気保護回路３００は、高電位電源配線ＶＤＤ及び信号配線ＳＬにも電気的に接続されている（図示省略）。図中で高電位電源配線ＶＤＤに配置された静電気保護回路３００は、低電位電源配線ＶＳＳ及び信号配線ＳＬにも電気的に接続されている（図示省略）。図中で信号配線ＳＬに配置された静電気保護回路３００は、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤにも電気的に接続されている（図示省略）。

「画素の構成」
図４は、画素を構成する各構成要素の位置関係を示す模式断面図であり、明示可能な尺度で表されている。次に、図４を参照して、画素Ｐの具体的な構成を説明する。

図４に示すように、画素Ｐは、基板本体１０ａに順に積層された、走査線１１ａ等を含む第１層、ＴＦＴ３０等を含む第２層、データ線６ａ等を含む第３層、付加容量７０等を含む第４層、及び画素電極９ａや配向膜１８等を含む第５層（最上層）を有している。第１層と第２層との間には下地絶縁膜１２が、第２層と第３層との間には第１層間絶縁膜４１が、第３層と第４層との間には第２層間絶縁膜４２が、第４層と第５層との間には第３層間絶縁膜４３が、それぞれ設けられており、上述した各要素が短絡することを防止している。

（第１層の構成−走査線等−）
第１層には、タングステンシリサイドからなる走査線１１ａが設けられている。走査線１１ａを構成する材料としては、タングステンシリサイドの他に、例えばチタンナイトライドやタングステンなどを使用することができる。走査線１１ａは、遮光性を有し、ＴＦＴ３０に下側から入射しようとする光を遮り、光によるＴＦＴ３０の誤動作を抑制する。

（第２層の構成−ＴＦＴ等−）
次に、第２層として、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、導電性の多結晶シリコン及びタングステンシリサイドからなるゲート電極３ａ、多結晶シリコンからなる半導体層１ａ、及びゲート電極３ａと半導体層１ａとを絶縁するシリコン酸化物からなるゲート絶縁膜２によって構成されている。半導体層１ａは、高濃度ソース領域１ｄと、チャネル領域１ａ’と、高濃度ドレイン領域１ｅと、高濃度ソース領域１ｄとチャネル領域１ａ’との間に形成された接合領域（低濃度ソース領域１ｂ）と、チャネル領域１ａ’と高濃度ドレイン領域１ｅとの間に形成された接合領域（低濃度ドレイン領域１ｃ）とを有している。ゲート絶縁膜２は、半導体層１ａ及び下地絶縁膜１２を覆うように設けられている。また、ゲート電極３ａは、ゲート絶縁膜２を挟んで半導体層１ａのチャネル領域１ａ’に対向配置されている。

（第１層と第２層との間の構成−下地絶縁膜等−）
走査線１１ａと半導体層１ａとの間には、シリコン酸化物からなる下地絶縁膜１２が設けられている。半導体層１ａと接していない領域の下地絶縁膜１２は、ゲート絶縁膜２で覆われている。走査線１１ａ上の下地絶縁膜１２及びゲート絶縁膜２には、コンタクトホール１２ｃｖが設けられている。このコンタクトホール１２ｃｖを埋めるようにゲート電極３ａが設けられ、ゲート電極３ａと走査線１１ａとは、コンタクトホール１２ｃｖを介して互いに接続され、同電位となっている。

（第３層の構成−データ線等−）
第３層には、データ線６ａ（ソース電極６ａ１）及び中継電極５ａ（ドレイン電極５ａ１）が設けられている。データ線６ａ及び中継電極５ａは、金属等の導電材料で構成され、例えばアルミニウムからなる層と窒化チタンからなる層との二層構造を有している。データ線６ａとソース電極６ａ１とは一体形成されており、ＴＦＴ３０の高濃度ソース領域１ｄと接する部分が、ソース電極６ａ１となる。中継電極５ａとドレイン電極５ａ１とは一体形成されており、ＴＦＴ３０の高濃度ドレイン領域１ｅと接する部分が、ドレイン電極５ａ１となる。

（第２層と第３層との間の構成−第１層間絶縁膜−）
ゲート電極３ａとデータ線６ａとの間には、例えばシリコン酸化物やシリコン窒化物からなる第１層間絶縁膜４１が設けられている。第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄとソース電極６ａ１とが電気的に接続するためのコンタクトホール８１、及びＴＦＴ３０の高濃度ドレイン領域１ｅとドレイン電極５ａ１とが電気的に接続するためのコンタクトホール８３が設けられている。

（第４層の構成−付加容量等−）
第４層には、付加容量７０が設けられている。付加容量７０は、画素電極９ａに接続され画素電位側容量電極としての上部電極７３と、固定電位側容量電極としての下部電極７１と、上部電極７３と下部電極７１とで挟まれた誘電体層７２などで構成されている。この付加容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。

上部電極７３は、例えば金属等の導電材料で構成され、画素電極９ａと中継電極５ａとを中継接続する機能をもつ。上部電極７３は、コンタクトホール８９を介して画素電極９ａに接続され、コンタクトホール８５と中継電極５ａとコンタクトホール８３とを介してＴＦＴ３０の高濃度ドレイン領域１ｅに接続されている。
下部電極７１は、金属等の導電材料で構成され、例えばアルミニウムからなる層と窒化チタンからなる層との二層構造を有している。下部電極７１の本線部は、走査線１１ａの配置方向に延在され、容量線６０となる。つまり、下部電極７１と容量線６０とは、同電位（固定電位）になっている。

誘電体層７２としては、例えばシリコン窒化物、酸化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの単層膜や、これら単層膜のうち少なくとも２種以上の単層膜を積層した多層膜を用いることができる。

（第３層と第４層との間の構成−第２層間絶縁膜−）
データ線６ａ及び中継電極５ａと、付加容量７０との間には、例えばシリコン窒化物やシリコン酸化物などで構成される第２層間絶縁膜４２が設けられている。第２層間絶縁膜４２には、中継電極５ａと上部電極７３とを電気的に接続するためのコンタクトホール８５が設けられている。

（第５層、及び第４層と第５層との間の構成−画素電極等−）
第５層には、画素電極９ａが設けられている。画素電極９ａは、画素Ｐ毎に島状に形成され、画素電極９ａ上には配向膜１８が設けられている。そして、画素電極９ａと付加容量７０との間には、例えばシリコン窒化物やシリコン酸化物などからなる第３層間絶縁膜４３が設けられている。第３層間絶縁膜４３には、画素電極９ａと上部電極７３とを電気的に接続するためのコンタクトホール８９が設けられている。

なお、上述した半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４など）や静電気保護回路３００は、上述した画素Ｐと同じ配線層の構造を有し、画素Ｐと同じ工程で（同じ機会に）形成されている。

「静電気保護回路の概要」
図５は、静電気保護回路の回路図である。以下に、図５を参照して、本実施形態に係る静電気保護回路３００の概要を説明する。

図５に示すように、静電気保護回路３００は、第１の静電気保護回路３０１と、第２の静電気保護回路３０２とを備えている。さらに、第１の静電気保護回路３０１は、第１のｐ型トランジスター３１０−１と、第１のｎ型トランジスター３３０−１とを備えている。第２の静電気保護回路３０２は、第２のｐ型トランジスター３１０−２と、第２のｎ型トランジスター３３０−２とを備えている。

第１の静電気保護回路３０１を構成する第１のｐ型トランジスター３１０−１及び第１のｎ型トランジスター３３０−１は、低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ及び信号配線ＳＬに電気的に接続されている。詳しくは、第１のｐ型トランジスター３１０−１は、信号配線ＳＬ及び高電位電源配線ＶＤＤに電気的に接続されている。第１のｎ型トランジスター３３０−１は、低電位電源配線ＶＳＳ及び信号配線ＳＬに電気的に接続されている。

第２の静電気保護回路３０２を構成する第２のｐ型トランジスター３１０−２及び第２のｎ型トランジスター３３０−２は、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤに電気的に接続されている。

ｎ型トランジスター３３０−１，３３０−２では、低電位側がソースとなり、高電位側がドレインとなる。以降の説明では、ｎ型トランジスター３３０−１，３３０−２のソース及びドレインのうち、低電位電源配線ＶＳＳに電気的に接続されている側をソース３３４−１，３３４−２と称す。ｎ型トランジスター３３０−１，３３０−２のソース及びドレインのうち、低電位電源配線ＶＳＳに電気的に接続されていない側をドレイン３３５−１，３３５−２と称す。

ｐ型トランジスター３１０−１，３１０−２では、高電位側がソースとなり、低電位側がドレインとなる。以降の説明では、ｐ型トランジスター３１０−１，３１０−２のソース及びドレインのうち、高電位電源配線ＶＤＤに電気的に接続されている側をソース３１４−１，３１４−２と称す。ｐ型トランジスター３１０−１，３１０−２のソース及びドレインのうち、高電位電源配線ＶＤＤに電気的に接続されていない側をドレイン３１５−１，３１５−２と称す。

ｎ型トランジスター３３０−１，３３０−２では、ソース３３４−１，３３４−２がゲート３３３−１ａ，３３３−２ａに接続され、ソース３３４−１，３３４−２及びゲート３３３−１ａ，３３３−２ａが同電位となる。ｎ型トランジスター３３０−１，３３０−２では、ドレイン３３５−１，３３５−２に対するゲート３３３−１ａ，３３３−２ａの電位によって抵抗が変化する。すなわち、ドレイン３３５−１，３３５−２に対してゲート３３３−１ａ，３３３−２ａが正の電位になると、ｎ型トランジスター３３０−１，３３０−２は導通状態（オン状態）になる。ドレイン３３５−１，３３５−２に対してゲート３３３−１ａ，３３３−２ａが負の電位になると、ｎ型トランジスター３３０−１，３３０−２は非導通状態（オフ状態）になる。
なお、ｎ型トランジスター３３０−１，３３０−２のソース３３４−１，３３４−２は、本発明における「ソース及びドレインのうちの一方」の一例である。

ｐ型トランジスター３１０−１，３１０−２では、ソース３１４−１，３１４−２がゲート３１３−１ａ，３１３−２ａに接続され、ソース３１４−１，３１４−２及びゲート３１３−１ａ，３１３−２ａが同電位となる。ｐ型トランジスター３１０−１，３１０−２では、ドレイン３１５−１，３１５−２に対するゲート３１３−１ａ，３１３−２ａの電位によって抵抗が変化する。すなわち、ドレイン３１５−１，３１５−２に対してゲート３１３−１ａ，３１３−２ａが負の電位になると、ｐ型トランジスター３１０−１，３１０−２は導通状態（オン状態）になる。ドレイン３１５−１，３１５−２に対してゲート３１３−１ａ，３１３−２ａが正の電位になると、ｐ型トランジスター３１０−１，３１０−２は非導通状態（オフ状態）になる。
なお、ｐ型トランジスター３１０−１，３１０−２のソース３１４−１，３１４−２は、本発明における「ソース及びドレインのうちの一方」の一例である。

第１のｎ型トランジスター３３０−１のゲート３３３−１ａ（ソース３３４−１）は、低電位電源配線ＶＳＳに電気的に接続されている。第１のｎ型トランジスター３３０−１のドレイン３３５−１は、信号配線ＳＬに電気的に接続されている。
なお、第１のｎ型トランジスター３３０−１のドレイン３３５−１は、本発明における「ソース及びドレインのうちの他方」の一例である。

第１のｐ型トランジスター３１０−１のゲート３１３−１ａ（ソース３１４−１）は、高電位電源配線ＶＤＤに電気的に接続されている。第１のｐ型トランジスター３１０−１のドレイン３１５−１は、信号配線ＳＬに電気的に接続されている。
なお、第１のｐ型トランジスター３１０−１のドレイン３１５−１は、本発明における「ソース及びドレインのうちの他方」の一例である。

第２のｎ型トランジスター３３０−２のゲート３３３−２ａ（ソース３３４−２）は、低電位電源配線ＶＳＳに電気的に接続されている。第２のｎ型トランジスター３３０−２のドレイン３３５−２は、高電位電源配線ＶＤＤに電気的に接続されている。
なお、第２のｎ型トランジスター３３０−２のドレイン３３５−２は、本発明における「ソース及びドレインのうちの他方」の一例である。

第２のｐ型トランジスター３１０−２のゲート３１３−２ａ（ソース３１４−２）は、高電位電源配線ＶＤＤに電気的に接続されている。第２のｐ型トランジスター３１０−２のドレイン３１５−２は、低電位電源配線ＶＳＳに電気的に接続されている。
なお、第２のｐ型トランジスター３１０−２のドレイン３１５−２は、本発明における「ソース及びドレインのうちの他方」の一例である。

「静電気保護回路の構成」
図６は静電気保護回路の各構成の配置を示す概略平面図である。図７は、図６のＡ−Ａ’線に沿った第１の静電気保護回路の構造を示す概略断面図である。図８（ａ）は、図６のＢ−Ｂ’線に沿った第２の静電気保護回路（第２のｐ型トランジスターが形成された領域）の構造を示す概略断面図である。図８（ｂ）は、図６のＣ−Ｃ’線に沿った第２の静電気保護回路（第２のｎ型トランジスターが形成された領域）の構造を示す概略断面図である。
最初に、図６を参照して、静電気保護回路３００の平面的な構成を説明する。

図６に示すように、静電気保護回路３００は、第１の静電気保護回路３０１と第２の静電気保護回路３０２とで構成される。第１の静電気保護回路３０１では、第１のｎ型トランジスター３３０−１と第１のｐ型トランジスター３１０−１とは、信号配線ＳＬを挟んで略線対称に配置されている。第２の静電気保護回路３０２では、第２のｎ型トランジスター３３０−２及び第２のｐ型トランジスター３１０−２は、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤに沿って配置されている。
なお、第１の静電気保護回路３０１は公知技術（特開２００６−１８１６５号公報）の静電気保護回路５００（図１６）と同じ構成を有し、第２の静電気保護回路３０２は公知技術の静電気保護回路５００と異なる構成を有している。

第１の静電気保護回路３０１の第１のｎ型トランジスター３３０−１において、半導体層３３１−１は、矩形状であり、高濃度ドレイン領域３３１−１ｅとチャネル領域３３１−１ａと高濃度ソース領域３３１−１ｄとを有している。半導体層３３１−１（チャネル領域３３１−１ａ）とゲート電極３３３−１（ゲート３３３−１ａ）とが重なった領域に、第１のｎ型トランジスター３３０−１のチャネルが形成される。第１のｎ型トランジスター３３０−１のチャネル幅はＷ１であり、チャネル長はＬ１である。

高濃度ソース領域３３１−１ｄの一部は低電位電源配線ＶＳＳと重なり、当該重なった部分にコンタクトホールＣＴＳ−１ａが配置されている。高濃度ドレイン領域３３１−１ｅの一部は信号配線ＳＬと重なり、当該重なった部分にコンタクトホールＣＴＤ−１ａが配置されている。ゲート電極３３３−１は、半導体層３３１−１のチャネル領域３３１−１ａと、低電位電源配線ＶＳＳとに重なるように配置されている。半導体層３３１−１のチャネル領域３３１−１ａと重なった部分のゲート電極３３３−１が、ゲート３３３−１ａとなる。ゲート電極３３３−１は、Ｕ字形状を有し、高濃度ソース領域３３１−１ｄに重ならないようになっている。ゲート電極３３３−１と低電位電源配線ＶＳＳとが重なった部分に、コンタクトホールＣＴＧ−１ａが配置されている。

第１の静電気保護回路３０１の第１のｐ型トランジスター３１０−１において、半導体層３１１−１は、矩形状であり、高濃度ドレイン領域３１１−１ｅとチャネル領域３１１−１ａと高濃度ソース領域３１１−１ｄとを有している。半導体層３１１−１（チャネル領域３１１−１ａ）とゲート電極３１３−１（ゲート３１３−１ａ）とが重なった領域に、第１のｐ型トランジスター３１０−１のチャネルが形成される。第１のｐ型トランジスター３１０−１のチャネル幅はＷ１であり、チャネル長はＬ１である。

高濃度ドレイン領域３１１−１ｅの一部は信号配線ＳＬに重なり、当該重なった部分にコンタクトホールＣＴＤ−１ｂが配置されている。高濃度ソース領域３１１−１ｄの一部は高電位電源配線ＶＤＤに重なり、当該重なった部分にコンタクトホールＣＴＳ−１ｂが配置されている。ゲート電極３１３−１は、半導体層３１１−１のチャネル領域３１１−１ａと、高電位電源配線ＶＤＤとに重なるように配置されている。半導体層３１１−１のチャネル領域３１１−１ａと重なった部分のゲート電極３１３−１が、ゲート３１３−１ａとなる。ゲート電極３１３−１は、Ｕ字形状を有し、高濃度ソース領域３１１−１ｄと重ならないようになっている。ゲート電極３１３−１と高電位電源配線ＶＤＤとが重なった部分に、コンタクトホールＣＴＧ−１ｂが配置されている。

第２の静電気保護回路３０２の第２のｎ型トランジスター３３０−２において、半導体層３３１−２は、矩形状であり、高濃度ドレイン領域３３１−２ｅとチャネル領域３３１−２ａと高濃度ソース領域３３１−２ｄとを有している。半導体層３３１−２（チャネル領域３３１−２ａ）とゲート電極３３３−２（ゲート３３３−２ａ）とが重なった領域に、第２のｎ型トランジスター３３０−２のチャネルが形成される。第２のｎ型トランジスター３３０−２のチャネル幅はＷ１であり、チャネル長はＬ２である。

第２のｎ型トランジスター３３０−２及び第１のｎ型トランジスター３３０−１は、同じチャネル幅Ｗ１を有している。第２のｎ型トランジスター３３０−２のチャネル長Ｌ２は、第１のｎ型トランジスター３３０−１のチャネル長Ｌ１よりも大きい。具体的には、第２のｎ型トランジスター３３０−２のチャネル長Ｌ２は、第１のｎ型トランジスター３３０−１のチャネル長Ｌ１の１２０％を含み、または第１のｎ型トランジスター３３０−１のチャネル長Ｌ１の１２０％よりも大きくなっている。チャネル幅が同じであれば、ｎ型トランジスターの抵抗値は、チャネル長に比例して大きくなる（高抵抗になる）。従って、第２のｎ型トランジスター３３０−２は、第１のｎ型トランジスター３３０−１よりも高抵抗になっている。

第２のｎ型トランジスター３３０−２の高濃度ドレイン領域３３１−２ｅの一部は高電位電源配線ＶＤＤに重なり、当該重なった部分にコンタクトホールＣＴＤ−２ａが配置されている。高濃度ソース領域３３１−２ｄの一部は低電位電源配線ＶＳＳと重なり、当該重なった部分にコンタクトホールＣＴＳ−２ａが配置されている。ゲート電極３３３−２は、半導体層３３１−２のチャネル領域３３１−２ａと低電位電源配線ＶＳＳとに重なるように配置されている。半導体層３３１−２のチャネル領域３３１−２ａと重なった部分のゲート電極３３３−２が、ゲート３３３−２ａとなる。低電位電源配線ＶＳＳは、平面視で半導体層３３１−２の高濃度ソース領域３３１−２ｄとゲート電極３３３−２とに重なった部分を有するように、半導体層３３１−２の側に張り出している。低電位電源配線ＶＳＳとゲート電極３３３−２とが重なった部分に、コンタクトホールＣＴＧ−２ａが配置されている。

第２の静電気保護回路３０２の第２のｐ型トランジスター３１０−２において、半導体層３１１−２は、矩形状であり、高濃度ドレイン領域３１１−２ｅとチャネル領域３１１−２ａと高濃度ソース領域３１１−２ｄとを有している。半導体層３１１−２（チャネル領域３１１−２ａ）とゲート電極３１３−２（ゲート３１３−２ａ）とが重なった領域に、第２のｐ型トランジスター３１０−２のチャネルが形成される。第２のｐ型トランジスター３１０−２のチャネル幅はＷ１であり、チャネル長はＬ２である。

第２のｐ型トランジスター３１０−２及び第１のｐ型トランジスター３１０−１は、同じチャネル幅Ｗ１を有している。第２のｐ型トランジスター３１０−２のチャネル長Ｌ２は、第１のｐ型トランジスター３１０−１のチャネル長Ｌ１よりも大きい。具体的には、第２のｐ型トランジスター３１０−２のチャネル長Ｌ２は、第１のｐ型トランジスター３１０−１のチャネル長Ｌ１の１２０％を含み、または第１のｐ型トランジスター３１０−１のチャネル長Ｌ１の１２０％よりも大きくなっている。チャネル幅が同じであれば、ｐ型トランジスターの抵抗値は、チャネル長に比例して大きくなる（高抵抗になる）。従って、第２のｐ型トランジスター３１０−２は、第１のｐ型トランジスター３１０−１よりも高抵抗になっている。

高濃度ドレイン領域３１１−２ｅの一部は低電位電源配線ＶＳＳに重なり、当該重なった部分にコンタクトホールＣＴＤ−２ｂが配置されている。高濃度ソース領域３１１−２ｄの一部は高電位電源配線ＶＤＤと重なり、当該重なった部分にコンタクトホールＣＴＳ−２ｂが配置されている。ゲート電極３１３−２は、半導体層３１１−２のチャネル領域３１１−２ａと高電位電源配線ＶＤＤとに重なるように配置されている。半導体層３１１−２のチャネル領域３１１−２ａと重なった部分のゲート電極３１３−２が、ゲート３１３−２ａとなる。高電位電源配線ＶＤＤは、平面視で半導体層３１１−２の高濃度ソース領域３１１−２ｄとゲート電極３１３−２とに重なった部分を有するように、半導体層３１１−２の側に張り出している。高電位電源配線ＶＤＤとゲート電極３１３−２とが重なった部分に、コンタクトホールＣＴＧ−２ｂが配置されている。

上述したように、第２のｎ型トランジスター３３０−２は、第１のｎ型トランジスター３３０−１よりも高抵抗になっている。第２のｐ型トランジスター３１０−２は、第１のｐ型トランジスター３１０−１よりも高抵抗になっている。
従って、第２の静電気保護回路３０２は、第１の静電気保護回路３０１よりも高抵抗になっている。

なお、第１のｎ型トランジスター３３０−１、第１のｐ型トランジスター３１０−１、第２のｎ型トランジスター３３０−２、及び第２のｐ型トランジスター３１０−２は、同等のチャネル幅Ｗ１を有しているが、これに限定されない。例えば、ｎ型トランジスター３３０−１，３３０−２やｐ型トランジスターの３１０−１，３１０−２において、チャネル幅やチャネル長がそれぞれ異なる構成であっても良い。

要は、第２のｎ型トランジスター３３０−２の抵抗値が、第１のｎ型トランジスター３３０−１の抵抗値よりも高くなるように、各トランジスターのチャネル幅及びチャネル長を設定すれば良い。同様に、第２のｐ型トランジスター３１０−２の抵抗値が、第１のｐ型トランジスター３１０−１の抵抗値よりも高くなるように、各トランジスターのチャネル幅及びチャネル長を設定すれば良い。
換言すれば、第２の静電気保護回路３０２が第１の静電気保護回路３０１よりも高抵抗になるように、第２の静電気保護回路３０２及び第１の静電気保護回路３０１を構成するトランジスターのチャネル長やチャネル幅を設定すれば良い。

次に、図７を参照して、第１の静電気保護回路３０１の構造を説明する。
図７に示すように、基板本体１０ａを覆う下地絶縁膜１２の上に設けられた半導体層３１１−１，３３１−１は、ゲート絶縁膜２で覆われている。ゲート絶縁膜２の上には、ゲート電極３ａと同じ工程で形成されたゲート電極３１３−１，３３３−１が設けられている。ゲート絶縁膜２を介して、半導体層３１１−１，３３１−１に対向配置された部分のゲート電極３１３−１，３３３−１が、ゲート３１３−１ａ，３３３−１ａとなる。ゲート電極３１３−１，３３３−１及びゲート絶縁膜２は、第１層間絶縁膜４１で覆われている。第１層間絶縁膜４１の上には、データ線６ａや中継電極５ａと同じ工程で形成された低電位電源配線ＶＳＳと高電位電源配線ＶＤＤと信号配線ＳＬとが設けられている。低電位電源配線ＶＳＳと高電位電源配線ＶＤＤと信号配線ＳＬとには、第２層間絶縁膜４２と第３層間絶縁膜４３とが、順に積層されている。

次に、図８（ａ）を参照して、第２の静電気保護回路３０２における第２のｐ型トランジスター３１０−２が設けられた領域の構造を説明する。

図８（ａ）に示すように、基板本体１０ａを覆う下地絶縁膜１２の上に設けられた半導体層３１１−２は、ゲート絶縁膜２で覆われている。ゲート絶縁膜２の上には、ゲート電極３ａと同じ工程で形成されたゲート電極３１３−２が設けられている。ゲート絶縁膜２を介して、半導体層３１１−２に対向配置された部分のゲート電極３１３−２が、ゲート３１３−２ａとなる。ゲート電極３１３−２及びゲート絶縁膜２は、第１層間絶縁膜４１で覆われている。第１層間絶縁膜４１の上には、データ線６ａや中継電極５ａと同じ工程で形成された低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤが設けられている。低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤには、第２層間絶縁膜４２と第３層間絶縁膜４３とが、順に積層されている。

次に、図８（ｂ）を参照して、第２の静電気保護回路３０２における第２のｎ型トランジスター３３０−２が設けられた領域の構造を説明する。

図８（ｂ）に示すように、基板本体１０ａを覆う下地絶縁膜１２の上に設けられた半導体層３３１−２は、ゲート絶縁膜２で覆われている。ゲート絶縁膜２の上には、ゲート電極３ａと同じ工程で形成されたゲート電極３３３−２が設けられている。ゲート絶縁膜２を介して、半導体層３３１−２に対向配置された部分のゲート電極３３３−２が、ゲート３３３−２ａとなる。ゲート電極３３３−２及びゲート絶縁膜２は、第１層間絶縁膜４１で覆われている。第１層間絶縁膜４１の上には、データ線６ａや中継電極５ａと同じ工程で形成された低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤが設けられている。低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤには、第２層間絶縁膜４２と第３層間絶縁膜４３とが、順に積層されている。

なお、低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ、及び信号配線ＳＬは、半導体回路（データ線駆動回路１０１、走査線駆動回路１０４、サンプリング回路７など）と電気的に接続される本線部と、静電気保護回路３００と電気的に接続される支線部とで構成される（図示省略）。例えば、複数の静電気保護回路３００のうちの一の静電気保護回路３００と電気的に接続される支線部と、複数の静電気保護回路３００のうちの他の静電気保護回路３００と電気的に接続される他の支線部とが、平面視で交差した場合に、両者が電気的に短絡しないように、低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ、及び信号配線ＳＬの支線部に対応する部分は、画素Ｐと同じ工程で形成された多層の配線構造を有している（図示省略）。同様に、低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ、及び信号配線ＳＬの本線部に対応する部分も、画素Ｐと同じ工程で形成された多層の配線構造を有している（図示省略）。

さらに、第１のｎ型トランジスター３３０−１において、低電位電源配線ＶＳＳは、ゲート３３３−１ａ（ゲート電極３３３−１）とソース３３４−１（高濃度ソース領域３３１−１ｄ）とを電気的に接続する中継電極となり、第１のｐ型トランジスター３１０−１において、高電位電源配線ＶＤＤは、ゲート３１３−１ａ（ゲート電極３１３−１）とソース３１４−１（高濃度ソース領域３１１−１ｄ）とを電気的に接続する中継電極となる（図７参照）。第２のｎ型トランジスター３３０−２において、低電位電源配線ＶＳＳは、ゲート３３３−２ａ（ゲート電極３３３−２）とソース３３４−２（高濃度ソース領域３３１−２ｄ）とを電気的に接続する中継電極となる（図８（ｂ）参照）。第２のｐ型トランジスター３１０−２において、高電位電源配線ＶＤＤは、ゲート３１３−２ａ（ゲート電極３１３−２）とソース３１４−２（高濃度ソース領域３１１−２ｄ）とを電気的に接続する中継電極となる（図８（ａ）参照）。

「静電気保護回路の動作と効果」
図９乃至図１１は、図５に対応する静電気保護回路の回路図であり、静電気によって付加された電荷の流れが破線で示されている。詳しくは、図９（ａ）では、低電位電源配線ＶＳＳに付加された負の電荷ＮＣの流れが、破線で示されている。図９（ｂ）では、高電位電源配線ＶＤＤに付加された負の電荷ＮＣの流れが、破線で示されている。図１０（ａ）では、低電位電源配線ＶＳＳに付加された正の電荷ＰＣの流れが、破線でされている。図１０（ｂ）では、高電位電源配線ＶＤＤに付加された正の電荷ＰＣの流れが、破線で示されている。図１１（ａ）では、信号配線ＳＬに付加された負の電荷ＮＣの流れが、破線で示されている。図１１（ｂ）では、信号配線ＳＬに付加された正の電荷ＰＣの流れが、配線で示されている。

液晶装置１００の動作時において、低電位電源配線ＶＳＳの電位、信号配線ＳＬの電位、高電位電源配線ＶＤＤの電位の順に、各配線の電位が高くなっている。

その結果、第１のｎ型トランジスター３３０−１において、ゲート３３３−１ａはドレイン３３５−１に対して負の電位を有するので、第１のｎ型トランジスター３３０−１は非導通状態となる。第１のｐ型トランジスター３１０−１において、ゲート３１３−１ａはドレイン３１５−１に対して正の電位を有するので、第１のｐ型トランジスター３１０−１は非導通状態となる。第２のｎ型トランジスター３３０−２において、ゲート３３３−２ａはドレイン３３５−２に対して負の電位を有するので、第２のｎ型トランジスター３３０−２は非導通状態となる。第２のｐ型トランジスター３１０−２において、ゲート３１３−２ａはドレイン３１５−２に対して正の電位を有するので、第２のｐ型トランジスター３１０−２は非導通状態となる。

つまり液晶装置１００の動作時において、第１の静電気保護回路３０１及び第２の静電気保護回路３０２を構成するトランジスターは、全て非導通状態になる。このため、第１の静電気保護回路３０１及び第２の静電気保護回路３０２を構成するトランジスターに電気的に接続されている低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ、及び信号配線ＳＬは、互いに電気的に干渉することがなく、液晶装置１００は正常に動作する。

液晶装置１００の非動作時において、低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ、及び信号配線ＳＬは、電位が確定しないフローティング状態となる。例えば、低電位電源配線ＶＳＳに正の静電気が作用すると、低電位電源配線ＶＳＳは正の電位を有するようになり、低電位電源配線ＶＳＳに負の静電気が作用すると、低電位電源配線ＶＳＳは負の電位を有するようになる。同様に、高電位電源配線ＶＤＤ及び信号配線ＳＬの電位も、高電位電源配線ＶＤＤ及び信号配線ＳＬに作用する静電気によって変化する。

液晶装置１００の非動作時において、静電気が配線（低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ、信号配線ＳＬ）に作用すると、当該配線の電位が大きく変動し、当該配線に電気的に接続されている半導体回路（サンプリング回路７、データ線駆動回路１０１、走査線駆動回路１０４）に、回復不能な静電ダメージ（例えば、静電破壊）が生じる恐れがある。液晶装置１００は、静電気保護回路３００を備えているので、液晶装置１００の非動作時における静電気の影響が小さくなり（抑制され）、半導体回路（サンプリング回路７、データ線駆動回路１０１、走査線駆動回路１０４）に回復不能な静電ダメージ（例えば、静電破壊）が生じにくくなる。

上述したように、本実施形態に係る静電気保護回路３００は、公知技術の静電気保護回路５００（図１６参照）と同じ構成の第１の静電気保護回路３０１と、公知技術の静電気保護回路５００と異なる構成の第２の静電気保護回路３０２とを有している。従って、本実施形態に係る静電気保護回路３００は、公知技術に係る静電気保護回路５００だけを設けた場合と比べて、静電気の影響をより強く抑制することができ。
以下に、その詳細を説明する。以降の説明では、第１の静電気保護回路３０１だけで構成された静電気保護回路、すなわち第２の静電気保護回路３０２を備えていない静電気保護回路３００を、公知技術の静電気保護回路と称す。

液晶装置１００の非動作時において、静電気によって負の電荷ＮＣが低電位電源配線ＶＳＳに付加されると、第１のｎ型トランジスター３３０−１のゲート３３３−１ａはドレイン３３５−１に対して負の電位を有し、第１のｎ型トランジスター３３０−１は非導通状態になる。第２のｎ型トランジスター３３０−２のゲート３３３−２ａは、ドレイン３３５−２に対して負の電位を有し、第２のｎ型トランジスター３３０−２は非導通状態になる。第２のｐ型トランジスター３１０−２のゲート３１３−２ａは、ドレイン３１５−２に対して正の電位を有し、第２のｐ型トランジスター３１０−２は非導通状態になる。

このため、図９（ａ）に示すように、静電気によって低電位電源配線ＶＳＳに付加された負の電荷ＮＣは、第１のｎ型トランジスター３３０−１、第２のｎ型トランジスター３３０−２、及び第２のｐ型トランジスター３１０−２の三つのトランジスターに分散して作用する。公知技術の静電気保護回路を使用した場合、上記負の電荷ＮＣは、第１のｎ型トランジスター３３０−１だけに局所的に作用することになる。負の電荷ＮＣが、第１のｎ型トランジスター３３０−１だけに局所的に作用すると、三つのトランジスターに分散して作用する場合と比べて、第１のｎ型トランジスター３３０−１に回復不能な静電ダメージ（例えば、静電破壊）が生じやすくなる。つまり、本実施形態に係る静電気保護回路３００では、静電気によって低電位電源配線ＶＳＳに付加された負の電荷ＮＣの影響が三つのトランジスターに分散されるので、公知技術の静電気保護回路を使用した場合と比べて、第１のｎ型トランジスター３３０−１、第２のｎ型トランジスター３３０−２、及び第２のｐ型トランジスター３３０−２に回復不能な静電ダメージが生じにくくなる。よって、静電気によって低電位電源配線ＶＳＳに付加された負の電荷ＮＣによって、第１の静電気保護回路３０１及び第２の静電気保護回路３０２を壊れにくくし、第１の静電気保護回路３０１及び第２の静電気保護回路３０２を安定して長期間動作させ、安定して静電気の影響を抑制することができる。

静電気によって負の電荷ＮＣが高電位電源配線ＶＤＤに付加されると、第２のｎ型トランジスター３３０−２のゲート３３３−２ａはドレイン３３５−２に対して正の電位を有し、第２のｎ型トランジスター３３０−２は導通状態になる。第１のｐ型トランジスター３１０−１のゲート３１３−１ａは、ドレイン３１５−１に対して負の電位を有し、第１のｐ型トランジスター３１０−１は導通状態になる。第２のｐ型トランジスター３１０−２のゲート３１３−２ａは、ドレイン３１５−２に対して負の電位を有し、第２のｐ型トランジスター３１０−２は導通状態になる。

このため、図９（ｂ）に示すように、静電気によって高電位電源配線ＶＤＤに付加された負の電荷ＮＣは、導通状態となった第１のｐ型トランジスター３１０−１を介して信号配線ＳＬに放電され、さらに導通状態となった第２のｎ型トランジスター３３０−２及び第２のｐ型トランジスター３１０−２を介して低電位電源配線ＶＳＳに放電される。公知技術の静電気保護回路を使用した場合、上記負の電荷ＮＣは信号配線ＳＬだけに放電されることになる。静電気保護回路３００では、高電位電源配線ＶＤＤに付加された負の電荷ＮＣは、信号配線ＳＬ及び低電位電源配線ＶＳＳの両方に放電されるので、公知技術の静電気保護回路を使用した場合と比べて、負の電荷ＮＣによる高電位電源配線ＶＤＤの電位変動を強く抑制し、高電位電源配線ＶＤＤに電気的に接続されている半導体回路（サンプリング回路７、データ線駆動回路１０１、走査線駆動回路１０４）に回復不能な静電ダメージが生じにくくなる。

なお、詳細は後述するが、高電位電源配線ＶＤＤに付加された負の電荷ＮＣを信号配線ＳＬだけに放電すると、信号配線ＳＬの電位変動が大きくなり、信号配線ＳＬに接続されている半導体回路（サンプリング回路７、データ線駆動回路１０１、走査線駆動回路１０４）などに回復不能な静電ダメージが生じる恐れがある。本実施形態では、高電位電源配線ＶＤＤに付加された負の電荷ＮＣを信号配線ＳＬ及び低電位電源配線ＶＳＳの両方に分散して放電するので、信号配線ＳＬだけに放電する場合と比べて、負の電荷ＮＣが放電された側の配線（低電位電源配線ＶＳＳ、信号配線ＳＬ）の電位変動が小さくなり、半導体回路（サンプリング回路７、データ線駆動回路１０１、走査線駆動回路１０４）などに回復不能な静電ダメージが生じにくくなる。

静電気によって正の電荷ＰＣが低電位電源配線ＶＳＳに付加されると、第１のｎ型トランジスター３３０−１のゲート３３３−１ａはドレイン３３５−１に対して正の電位を有し、第１のｎ型トランジスター３３０−１は導通状態になる。第２のｎ型トランジスター３３０−２のゲート３３３−２ａは、ドレイン３３５−２に対して正の電位を有し、第２のｎ型トランジスター３３０−２は導通状態になる。第２のｐ型トランジスター３１０−２のゲート３１３−２ａは、ドレイン３１５−２に対して負の電位を有し、第２のｐ型トランジスター３１０−２は導通状態になる。

このため、図１０（ａ）に示すように、静電気によって低電位電源配線ＶＳＳに付加された正の電荷ＰＣは、導通状態となった第１のｎ型トランジスター３３０−１を介して信号配線ＳＬに放電され、さらに導通状態となった第２のｎ型トランジスター３３０−２及び第２のｐ型トランジスター３１０−２を介して高電位電源配線ＶＤＤに放電される。公知技術の静電気保護回路を使用した場合、上記正の電荷ＰＣは信号配線ＳＬだけに放電されることになる。静電気保護回路３００では、低電位電源配線ＶＳＳに付加された正の電荷ＰＣは、信号配線ＳＬ及び高電位電源配線ＶＤＤの両方に放電されるので、公知技術の静電気保護回路を使用した場合と比べて、正の静電気（正の電荷ＰＣ）による低電位電源配線ＶＳＳの電位変動を強く抑制し、低電位電源配線ＶＳＳに電気的に接続されている半導体回路（サンプリング回路７、データ線駆動回路１０１、走査線駆動回路１０４）に回復不能な静電ダメージが生じにくくなる。

なお、詳細は後述するが、低電位電源配線ＶＳＳに付加された正の電荷ＰＣを信号配線ＳＬだけに放電すると、信号配線ＳＬの電位変動が大きくなり、信号配線ＳＬに接続されている半導体回路（サンプリング回路７、データ線駆動回路１０１、走査線駆動回路１０４）などに回復不能な静電ダメージが生じる恐れがある。本実施形態では、低電位電源配線ＶＳＳに付加された正の電荷ＰＣを信号配線ＳＬ及び高電位電源配線ＶＤＤの両方に分散して放電するので、信号配線ＳＬだけに放電する場合と比べて、正の電荷ＰＣが放電された側の配線（高電位電源配線ＶＤＤ、信号配線ＳＬ）の電位変動が小さくなり、半導体回路（サンプリング回路７、データ線駆動回路１０１、走査線駆動回路１０４）などに回復不能な静電ダメージが生じにくくなる。

静電気によって正の電荷ＰＣが高電位電源配線ＶＤＤに付加されると、第１のｐ型トランジスター３１０−１のゲート３１３−１ａはドレイン３１５−１に対して正の電位を有し、第１のｐ型トランジスター３１０−１は非導通状態になる。第２のｎ型トランジスター３３０−２のゲート３３３−２ａは、ドレイン３３５−２に対して負の電位を有し、第２のｎ型トランジスター３３０−２は非導通状態になる。第２のｐ型トランジスター３１０−２のゲート３１３−２ａは、ドレイン３１５−２に対して正の電位を有し、第２のｐ型トランジスター３１０−２は非導通状態になる。

このため、図１０（ｂ）に示すように、静電気によって高電位電源配線ＶＤＤに付加された正の電荷ＰＣは、第１のｐ型トランジスター３１０−１、第２のｎ型トランジスター３３０−２、及び第２のｐ型トランジスター３１０−２の三つのトランジスターに分散して作用する。公知技術の静電気保護回路を使用した場合、上記正の電荷ＰＣは、第１のｐ型トランジスター３１０−１だけに局所的に作用することになる。正の電荷ＰＣが、第１のｐ型トランジスター３１０−１だけに局所的に作用すると、三つのトランジスターに分散して作用する場合と比べて、第１のｐ型トランジスター３１０−１に回復不能な静電ダメージが生じやすくなる。静電気保護回路３００では、静電気によって高電位電源配線ＶＤＤに付加された正の電荷ＰＣの影響が三つのトランジスターに分散されるので、公知技術の静電気保護回路を使用した場合、第１のｐ型トランジスター３１０−１、第２のｎ型トランジスター３３０−２、及び第２のｐ型トランジスター３１０−２に回復不能な静電ダメージが生じにくくなる。

よって、静電気によって高電位電源配線ＶＤＤに付加された正の電荷ＰＣによって、第１の静電気保護回路３０１及び第２の静電気保護回路３０２を壊れにくくし、第１の静電気保護回路３０１及び第２の静電気保護回路３０２を安定して長期間動作させ、安定して静電気の影響を抑制することができる。

静電気によって負の電荷ＮＣが信号配線ＳＬに付加されると、第１のｎ型トランジスター３３０−１のゲート３３３−１ａはドレイン３３５−１に対して正の電位を有し、第１のｎ型トランジスター３３０−１は導通状態になる。第１のｐ型トランジスター３１０−１のゲート３１３−１ａは、ドレイン３１５−１に対して正の電位を有し、第１のｐ型トランジスター３１０−１は非導通状態になる。

このため、図１１（ａ）に示すように、静電気によって信号配線ＳＬに付加された負の電荷ＮＣは、導通状態となった第１のｎ型トランジスター３３０−１を介して低電位電源配線ＶＳＳに放電される。よって、信号配線ＳＬに付加された負の電荷ＮＣは、導通状態となった第１のｎ型トランジスター３３０−１を介して低電位電源配線ＶＳＳに放電されるので、負の電荷ＮＣによる信号配線ＳＬの電位変動を抑制し、信号配線ＳＬに電気的に接続されている半導体回路（サンプリング回路７、データ線駆動回路１０１、走査線駆動回路１０４）などに回復不能な静電ダメージ（例えば、静電破壊）が生じにくくなる。

静電気によって正の電荷ＰＣが信号配線ＳＬに付加されると、第１のｎ型トランジスター３３０−１のゲート３３３−１ａはドレイン３３５−１に対して負の電位を有し、第１のｎ型トランジスター３３０−１は非導通状態になる。第１のｐ型トランジスター３１０−１のゲート３１３−１ａは、ドレイン３１５−１に対して負の電位を有し、第１のｐ型トランジスター３１０−１は導通状態になる。

このため、図１１（ｂ）に示すように、静電気によって信号配線ＳＬに付加された正の電荷ＰＣは、導通状態となった第１のｐ型トランジスター３１０−１を介して高電位電源配線ＶＤＤに放電される。信号配線ＳＬに付加された正の電荷ＰＣは、導通状態となった第１のｐ型トランジスター３１０−１を介して高電位電源配線ＶＤＤに放電されるので、正の電荷ＰＣによる信号配線ＳＬの電位変動を抑制し、信号配線ＳＬに電気的に接続されている半導体回路（サンプリング回路７、データ線駆動回路１０１、走査線駆動回路１０４）などに回復不能な静電ダメージが生じにくくなる。

低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤは、半導体回路（サンプリング回路７、データ線駆動回路１０１、走査線駆動回路１０４）に電力を供給する配線であり、信号配線ＳＬは、液晶装置１００を駆動する信号を供給する配線であり、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤには、信号配線ＳＬと比べて大きな電流が流れる。このため、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤの面積は、信号配線ＳＬの面積よりも大きい、すなわち低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤの配線容量は、信号配線ＳＬの配線容量よりも大きく、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤは、信号配線ＳＬと比べて大きな電流が流れやすくなっている。

仮に、低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ、及び信号配線ＳＬに、静電気によって同じ量の電荷が付加された場合、小さい面積（配線容量）の信号配線ＳＬは、大きい面積（配線容量）の低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤと比べて、大きな電位変動が生じる。また、大きい配線容量の低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤは、小さい配線容量の信号配線ＳＬと比べて、小さい電位変動が生じる。このように、低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ、及び信号配線ＳＬでは、静電気の影響が異なる。

図１１（ａ）及び図１１（ｂ）に示すように、静電気によって信号配線ＳＬに付加された負の電荷ＮＣまたは正の電荷ＰＣは、低電位電源配線ＶＳＳまたは高電位電源配線ＶＤＤのいずれかに放電され、静電気による信号配線ＳＬの電位変動を小さくしている。電荷が放電された側の配線（低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ）は、電荷が付加された側の配線（信号配線ＳＬ）と比べて大きな配線容量を有しているので、電荷を放電しても、電荷が放電された側の配線（低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ）の電位変動は、電荷が付加された側の配線（信号配線ＳＬ）の電位変動よりも小さくなる。よって、電荷が付加された側の配線（信号配線ＳＬ）と同様に、電荷が放電された側の配線（低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ）においても、静電気による不具合（回復不能な静電ダメージ）が抑制される。
このように、静電気による電荷が放電される側の配線は、小さい配線容量の配線（信号配線ＳＬ）よりも、大きい配線容量の配線（低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ）のほうが好ましい。

図９（ｂ）及び図１０（ａ）に示すように、静電気によって低電位電源配線ＶＳＳまたは高電位電源配線ＶＤＤに付加された負の電荷ＮＣまたは正の電荷ＰＣを、信号配線ＳＬと電源配線（低電位電源配線ＶＳＳまたは高電位電源配線ＶＤＤのいずれか）との両方に分散して放電し、静電気による低電位電源配線ＶＳＳまたは高電位電源配線ＶＤＤの電位変動を小さくしている。

例えば、公知技術の静電気保護回路を使用した場合、静電気によって低電位電源配線ＶＳＳまたは高電位電源配線ＶＤＤに付加された負の電荷ＮＣまたは正の電荷ＰＣは、信号配線ＳＬだけに放電されることになる。この場合、電荷が放電された側の配線（信号配線ＳＬ）は、電荷が付加された側の配線（低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ）と比べて小さな配線容量を有するので、電荷を放電することによって、電荷が放電された側の配線（信号配線ＳＬ）の電位変動は、電荷が付加された側の配線（低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ）の電位変動よりも大きくなる。すなわち、静電気によって低電位電源配線ＶＳＳまたは高電位電源配線ＶＤＤに付加された負の電荷ＮＣまたは正の電荷ＰＣを、信号配線ＳＬだけに放電することによって、信号配線ＳＬに大きな電位変動が生じ、信号配線ＳＬに電気的に接続されている半導体回路（サンプリング回路７、データ線駆動回路１０１、走査線駆動回路１０４）に回復不能な静電ダメージが生じる恐れがある。

静電気保護回路３００では、静電気によって低電位電源配線ＶＳＳまたは高電位電源配線ＶＤＤに付加された負の電荷ＮＣまたは正の電荷ＰＣを、信号配線ＳＬと電源配線（低電位電源配線ＶＳＳまたは高電位電源配線ＶＤＤのいずれか）との両方に分散して放電する。よって、公知技術の静電気保護回路を使用した場合と比べて、電荷が放電された側の配線（信号配線ＳＬ）の電位変動が小さくなり、信号配線ＳＬに電気的に接続されている半導体回路（サンプリング回路７、データ線駆動回路１０１、走査線駆動回路１０４）に回復不能な静電ダメージが生じにくくなる。

さらに、電荷が放電される側の配線の配線容量によって、静電気によって付加された電荷の放電のしやすさが異なる。詳しくは、電荷が放電される側の配線の配線容量が大きい場合、電荷が放電される側の配線の配線容量が小さい場合よりも、静電気によって付加された電荷を放電しやすい。よって、電荷が放電される側の配線の配線容量が大きい場合、電荷が放電される側の配線の配線容量が小さい場合よりも、静電気によって付加された電荷を素早く放電することができる。静電気によって付加された電荷を素早く放電すると、静電気が付加された側の配線の電位変動も小さくなる。

公知技術の静電気保護回路を使用した場合、電荷が放電される側の配線は、信号配線ＳＬとなる。本実施形態に係る静電気保護回路３００を使用した場合、電荷が放電される側の配線は、信号配線ＳＬ及び電源配線（低電位電源配線ＶＳＳまたは高電位電源配線ＶＤＤのいずれか）となる。このため、電荷が放電される側の配線の配線容量は、公知技術の静電気保護回路よりも、静電気保護回路３００の方が大きくなる。よって、静電気保護回路３００は、公知技術の静電気保護回路と比べて、静電気によって付加された電荷を素早く放電し、静電気が付加された側の配線の電位変動を小さくすることができる。

このように、本実施形態に係る静電気保護回路３００は、公知技術の静電気保護回路と比べて、静電気が付加された側の配線及び静電気が放電された側の配線の両方の電位変動が小さくなるので、静電気による不具合（回復不能な静電ダメージ）をより強く抑制することができる。

液晶装置１００を製造する工程では、さまざまな要因で静電気が発生する。例えば、プラズマ雰囲気を用いた処理（洗浄、成膜、エッチングなど）では、プラズマが静電気の発生源となる。搬送やハンドリングでは、摺動や摩擦などによって静電気が発生する。帯電した部材（カセット、治工具など）も静電気の発生源となる。さらに、液晶装置１００が完成した以降においても、さまざまな要因で静電気が発生する。

これら静電気は、小さい面積の信号配線ＳＬよりも、大きい面積の低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤに作用しやすい。すなわち、大きい面積の低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤには、小さい面積の信号配線ＳＬと比べて、静電気によって大きな量の電荷が付加されやすい。低電位電源配線ＶＳＳまたは高電位電源配線ＶＤＤに付加された大きな量の電荷は、図９（ｂ）または図１０（ａ）に示すように、導通状態となった第１の静電気保護回路３０１を介して信号配線ＳＬに放電され、且つ導通状態となった第２の静電気保護回路３０２を介して電源配線（低電位電源配線ＶＳＳまたは高電位電源配線ＶＤＤのいずれか）に放電される。

上述したように、静電気によって付加される電荷は、小さい配線容量の配線の側よりも、大きい配線容量の配線の側に流れやすいという関係があるので、静電気によって付加された電荷は、第１の静電気保護回路３０１の側よりも第２の静電気保護回路３０２の側に流れやすい。さらに、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤには、静電気によって大きな量の電荷が付加されやすいので、第２の静電気保護回路３０２に大きな量の電荷（以降、放電電流と称す）が流れやすい。

仮に、第１の静電気保護回路３０１及び第２の静電気保護回路３０２が略同じ抵抗である場合、第２の静電気保護回路３０２に大きな放電電流が流れることになる。第２の静電気保護回路３０２に流れる放電電流の電流値は、静電気によって低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤに付加される電荷の量に比例する。このため、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤに付加される電荷の量が大きくなると、第２の静電気保護回路３０２が壊れるような過剰な放電電流が流れる恐れがある。

上述したように、第２の静電気保護回路３０２は、第１の静電気保護回路３０１よりも高抵抗であるので、第２の静電気保護回路３０２が壊れるような過剰な放電電流を抑制することができる。すなわち、第２の静電気保護回路３０２を第１の静電気保護回路３０１よりも高抵抗とすることによって、静電気保護回路３０２（静電気保護回路３００）の静電気に対する耐性を高め、第２の静電気保護回路３０２（静電気保護回路３００）が長期間、安定して動作するようになる。

第２の静電気保護回路３０２を、第１の静電気保護回路３０１よりも高抵抗とするために、第２のｎ型トランジスター３３０−２のチャネル長Ｌ２を、第１のｎ型トランジスター３３０−１のチャネル長Ｌ１よりも大きくし、第２のｐ型トランジスター３１０−２のチャネル長Ｌ２を第１のｐ型トランジスター３１０−１のチャネル長Ｌ２よりも大きくしている。このため、チャネル領域に形成される容量は、第１のｎ型トランジスター３３０−１よりも第２のｎ型トランジスター３３０−２のほうが大きく、第１のｐ型トランジスター３１０−１よりも第２のｐ型トランジスター３１０−２のほうが大きい。すなわち、第２のｎ型トランジスター３３０−２及び第２のｐ型トランジスター３１０−２は、第１のｎ型トランジスター３３０−１及び第１のｐ型トランジスター３１０−１よりも大きな容量を有することになる。

上述したように、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤには、大きな電流が流れやすい。さらに、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤに大きな電流が流れると、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤの電位が変動することになる。本実施形態では、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤに、大きな容量を有する第２の静電気保護回路３０２（第２のｎ型トランジスター３３０−２及び第２のｐ型トランジスター３１０−２）が電気的に接続されているので、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤの配線容量が大きくなり、大きな電流が流れても低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤの電位変動が小さくなる。従って、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤの電位の安定性が高められ、液晶装置１００を安定して動作させることができる。
すなわち、第２の静電気保護回路３０２を第１の静電気保護回路３０１よりも大きな容量のトランジスターで構成すること（第２の静電気保護回路３０２を第１の静電気保護回路３０１よりも高抵抗のトランジスターで構成すること）によって、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤの配線容量が大きくし、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤの電位の安定性を高め、液晶装置１００を安定して動作させることができるという新たな効果を、上述した静電気の影響を抑制するという効果に加えて、奏することができる。

以上述べたように、本実施形態では以下の効果を得ることができる。
（１）静電気保護回路３００は、公知技術と同じ構成の第１の静電気保護回路３０１と、公知技術と異なる構成の第２の静電気保護回路３０２とを有している。静電気保護回路３００を使用すると、公知技術の静電気保護回路を使用する場合と比べて、静電気によって電荷が付加された側の配線（低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤ）から、静電気による電荷を素早く放電し、静電気によって電荷が付加された側の配線の電位変動を小さくし、さらに静電気による電荷が放電された側の配線の電位変動も小さくすることができる。従って、静電気保護回路３００は、公知技術の静電気保護回路と比べて、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤに対する静電気の影響をより強く抑制し、液晶装置１００の静電気に対する耐性（信頼性）を高めることができる。

（２）第２の静電気保護回路３０２は、第１の静電気保護回路３０１よりも高抵抗であるので、第２の静電気保護回路３０２が壊れるような過剰な放電電流が抑制され、静電気保護回路３００（第２の静電気保護回路３０２）の静電気に対する耐性を高め、静電気保護回路３００を長期間、安定して動作させることができる。

（３）第２の静電気保護回路３０２は、第１の静電気保護回路３０１よりも大きな容量が形成されているので、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤに第２の静電気保護回路３０２を電気的に接続することで、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤの配線容量が大きくなり、大きな電流が流れた場合の低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤの電位変動を小さくすることができる。従って、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤの電位の安定性が高められ、液晶装置１００を安定して動作させることができる。

（実施形態２）
「電子機器」
図１２は、電子機器としての投射型表示装置（液晶プロジェクター）の構成を示す概略図である。図１２に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸Ｌに沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。

偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。

ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。

ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。

液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。

液晶ライトバルブ１２１０，１２２０，１２３０には、上述した液晶装置１００が適用されている。液晶装置１００は、実施形態１に係る静電気保護回路３００を有し、半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４など）などに回復不能な静電ダメージ（例えば、静電破壊）が生じにくくなっている。従って、当該液晶装置１００が適用された投射型表示装置１０００は、静電気の影響を受けにくく、高い信頼性を有する。

本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う液晶装置、及び当該液晶装置を適用する電子機器もまた本発明の技術的範囲に含まれるものである。
上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。

（変形例１）
図１３は、図７に対応し、第１の静電気保護回路（第１のＰ型トランジスター、第１のｎ型トランジスター）の構造を示す概略断面図である。図１４（ａ）は、図８（ａ）に対応し、第２のｐ型トランジスターの構造を示す概略断面図である。図１４（ｂ）は、図８（ｂ）に対応し、第２のｎ型トランジスターの構造を示す概略断面図である。なお、実施形態１と同じ構成には同じ符号を付して詳細な説明を省略する。

本変形例に係る静電気保護回路３００を構成するトランジスターは、半導体層のチャネル領域の両側に低濃度不純物領域（高抵抗領域）が配置されたＬＤＤ（Lightly Doped Drain）構造を有している。実施形態１に係る静電気保護回路３００を構成するトランジスターはこのようなＬＤＤ構造（低濃度不純物領域）を有していない。この点が、本変形例と実施形態１との相違点である。

詳しくは、図１３に示すように、本変形例に係る第１のｐ型トランジスター３１０−１の半導体層３１１−１は、高濃度ドレイン領域３１１−１ｅと、低濃度ドレイン領域３１１−１ｃと、チャネル領域３１１−１ａと、低濃度ソース領域３１１−１ｂと、高濃度ソース領域３１１−１ｄとで構成される。つまり、本変形例に係る第１のｐ型トランジスター３１０−１は、半導体層３１１−１のチャネル領域３１１−１ａの両側に低濃度不純物領域３１１−１ｂ，３１１−１ｃ（高抵抗領域）が配置されたＬＤＤ構造を有している。

本変形例に係る第１のｎ型トランジスター３３０−１の半導体層３３１−１は、高濃度ドレイン領域３３１−１ｅと、低濃度ドレイン領域３３１−１ｃと、チャネル領域３３１−１ａと、低濃度ソース領域３３１−１ｂと、高濃度ソース領域３３１−１ｄとで構成される。つまり、本変形例に係る第１のｎ型トランジスター３３０−１は、半導体層３３１−１のチャネル領域３３１−１ａの両側に低濃度不純物領域３３１−１ｂ，３３１−１ｃ（高抵抗領域）が配置されたＬＤＤ構造を有している。

図１４（ａ）に示すように、本変形例に係る第２のｐ型トランジスター３１０−２の半導体層３１１−２は、高濃度ドレイン領域３１１−２ｅと、低濃度ドレイン領域３１１−２ｃと、チャネル領域３１１−２ａと、低濃度ソース領域３１１−２ｂと、高濃度ソース領域３１１−２ｄとで構成される。つまり、本変形例に係る第２のｐ型トランジスター３１０−２は、半導体層３１１−２のチャネル領域３１１−２ａの両側に低濃度不純物領域３１１−２ｂ，３１１−２ｃ（高抵抗領域）が配置されたＬＤＤ構造を有している。

図１４（ｂ）に示すように、本変形例に係る第２のｎ型トランジスター３３０−２の半導体層３３１−２は、高濃度ドレイン領域３３１−２ｅと、低濃度ドレイン領域３３１−２ｃと、チャネル領域３３１−２ａと、低濃度ソース領域３３１−２ｂと、高濃度ソース領域３３１−２ｄとで構成される。つまり、本変形例に係る第２のｎ型トランジスター３３０−２は、半導体層３３１−２のチャネル領域３３１−２ａの両側に低濃度不純物領域３３１−２ｂ，３３１−２ｃ（高抵抗領域）が配置されたＬＤＤ構造を有している。

本変形例では、第２の静電気保護回路３０２を構成するトランジスターのＬＤＤ領域の不純物濃度を、第１の静電気保護回路３０１を構成するトランジスターのＬＤＤ領域の不純物濃度よりも小さくし、第２の静電気保護回路３０２におけるＬＤＤ領域を、第１の静電気保護回路３０１のＬＤＤ領域よりも高抵抗にしている。その結果、第２のｐ型トランジスター３１０−２は第１のｐ型トランジスター３１０−１よりも高抵抗になり、第２のｎ型トランジスター３３０−２は第１のｎ型トランジスター３３０−１よりも高抵抗になる。従って、第２の静電気保護回路３０２は、第１の静電気保護回路３０１よりも高抵抗になる。

このように、第２の静電気保護回路３０２及び第１の静電気保護回路３０１を構成するトランジスターのチャネル長やチャネル幅を調整する方法以外に、第２の静電気保護回路３０２及び第１の静電気保護回路３０１を構成するトランジスターのＬＤＤ領域の不純物濃度（抵抗）を調整することによって、第２の静電気保護回路３０２を、第１の静電気保護回路３０１よりも高抵抗にしてもよい。
さらに、第２の静電気保護回路３０２及び第１の静電気保護回路３０１を構成するトランジスターにオフセット領域（図示省略）を設け、オフセット領域の寸法を調整することで、第２の静電気保護回路３０２を、第１の静電気保護回路３０１よりも高抵抗にしてもよい。

（変形例２）
図１５は、図５に対応し、変形例２に係る静電気保護回路の構成を示す回路図である。なお、実施形態１と同じ構成には同じ符号を付して詳細な説明を省略する。
実施形態１に係る静電気保護回路３００と、本変形例に係る静電気保護回路３００との相違点は、第２の静電気保護回路３０２の構成にある。
詳しくは、実施形態１の第２の静電気保護回路３０２は、第２のｎ型トランジスター３３０−２と第２のｐ型トランジスター３１０−２とで構成されていた（図５参照）。図１５（ａ）に示すように、本変形例の第２の静電気保護回路３０２は、第２のｎ型トランジスター３３０−２で構成されている。または、図１５（ｂ）に示すように、本変形例の第２の静電気保護回路３０２は、第２のｐ型トランジスター３１０−２で構成されている。この点が、本変形例と実施形態１との相違点である。

第２のｎ型トランジスター３３０−２または第２のｐ型トランジスター３１０−２のいずれかで構成された第２の静電気保護回路３０２においても、第２のｎ型トランジスター３３０−２及び第２のｐ型トランジスター３１０−２の両方で構成された実施形態１の第２の静電気保護回路３０２と同様に、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤに対する静電気の影響を抑制することができる。
さらに、本変形例に係る第２の静電気保護回路３０２の面積は、実施形態１に係る第２の静電気保護回路３０２の面積と比べて小さくなるので、静電気保護回路３００の省スペース化を図ることができる。

本変形例及び実施形態１に示すように、第２の静電気保護回路３０２は、第２のｎ型トランジスター３３０−２及び第２のｐ型トランジスター３１０−２の少なくとも一方を備えている構成であればよい。

（変形例３）
静電気保護回路３００は、液晶装置１００に適用させることに限定されず、例えば、有機エレクトロルミネッセンス素子を有する発光装置に適用させることができる。静電気保護回路３００を適用させることによって、静電気の影響を受けにくい高い信頼性の発光装置を提供することができる。

さらに、静電気保護回路３００は、センサー、アクチュエーター、電子回路などを半導体基板や絶縁基板などの上に形成したＭＥＭＳ（Micro Electro Mechanical Systems）、や、半導体回路を有する電子デバイスに適用させてもよい。例えば、半導体基板に形成したＭＯＳトランジスターで構成された集積回路における静電気保護回路も本発明の適用範囲である。

（変形例４）
静電気保護回路３００は、最も低い電位が供給された配線（例えば、低電位電源配線ＶＳＳ）、当該配線の電位よりも高い電位の配線（例えば、信号配線ＳＬ）、及び最も高い電位が供給された配線（例えば、高電位電源配線ＶＤＤ）に電気的に接続されていれば良い。さらに、このような電位が供給されている配線が存在すれば、静電気保護回路３００を液晶装置（電気光学装置）の任意の場所に配置することができる。

具体的には、静電気保護回路３００は、外部回路接続端子１０２と半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４）との間の領域に配置されていたが、これに限定されない。例えば、静電気保護回路３００を、データ線駆動回路１０１や走査線駆動回路１０４の内部に配置してもよいし、半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４）と表示領域Ｅとの間に配置してもよい。

さらに、実施形態１では、静電気保護回路３００を、低電位電源配線ＶＳＳ、高電位電源配線ＶＤＤ、及び信号配線ＳＬに接続したが、これに限定されない。例えば、複数の信号配線ＳＬの中で、最も低い電位が供給されている信号配線ＳＬと、最も高い電位が供給されている信号配線ＳＬと、他の信号配線ＳＬとに、静電気保護回路３００を電気的に接続する構成であってもよい。

（変形例５）
実施形態１に係る液晶装置１００が適用される電子機器は、実施形態２の投射型表示装置１０００に限定されない。例えば、投射型表示装置１０００の他に、投射型のＨＵＤ（ヘッドアップディスプレイ）、ＨＭＤ（ヘッドマウントディスプレイ）、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、ＰＯＳなどの情報端末機器、及び電子手帳などの電子機器に、実施形態１に係る液晶装置を適用させることができる。
さらに、実施形態１に係る静電気保護回路３００が搭載された電子機器においても、静電気の影響が抑制され、高い信頼性を有するようになる。すなわち、静電気保護回路３００、及び／または静電気保護回路３００を有する電気光学装置を備えている電子機器であれば、静電気の影響が抑制され、高い信頼性を有するようになる。

１００…液晶装置、３００…静電気保護回路、３０１…第１の静電保護回路、３１０−１…第１のｐ型トランジスター、３１３−１ａ…ゲート、３１４−１…ソース、３１５−１…ドレイン、３３０−１…第１のｎ型トランジスター、３３３−１ａ…ゲート、３３４−１…ソース、３３５−１…ドレイン、３０２…第２の静電保護回路、３１０−２…第２のｐ型トランジスター、３１３−２ａ…ゲート、３１４−２…ソース、３１５−２…ドレイン、３３０−２…第２のｎ型トランジスター、３３３−２ａ…ゲート、３３４−２…ソース、３３５−２…ドレイン、ＶＳＳ…低電位電源配線、ＶＤＤ…高電位電源配線、ＳＬ…信号配線。

Claims (5)

1. 第１の電源配線と、第２の電源配線と、信号配線とに電気的に接続された静電気保護回路であって、
   前記静電気保護回路は、第１の静電気保護回路と、第２の静電気保護回路と、を備え、
   前記第１の静電気保護回路は、第１のｎ型トランジスターと、第１のｐ型トランジスターと、を備え、
   前記第２の静電気保護回路は、第２のｎ型トランジスター及び第２のｐ型トランジスターの少なくとも一方を備え、
   前記第１のｎ型トランジスター、前記第１のｐ型トランジスター、並びに前記第２のｎ型トランジスター及び前記第２のｐ型トランジスターの少なくとも一方の各々は、ソース及びドレインのうちの一方がゲートに接続され、
   前記第１のｎ型トランジスターのゲートは、前記第１の電源配線に電気的に接続され、
   前記第１のｎ型トランジスターのソース及びドレインのうちの他方は、前記信号配線に電気的に接続され、
   前記第１のｐ型トランジスターのゲートは、前記第２の電源配線に電気的に接続され、
   前記第１のｐ型トランジスターのソース及びドレインのうちの他方は、前記信号配線に電気的に接続され、
   前記第２のｎ型トランジスター及び前記第２のｐ型トランジスターの少なくとも一方において、ソース及びドレインのうちの他方は前記第１の電源配線または前記第２の電源配線に電気的に接続され、
   前記第２の静電気保護回路に備えられた前記第２のｎ型トランジスター及び／または前記第２のｐ型トランジスターは、前記第１の静電気保護回路に備えられた前記第１のｎ型トランジスター及び前記第１のｐ型トランジスターよりも高抵抗であることを特徴とする静電気保護回路。
2. 前記第２の静電気保護回路は、前記第２のｎ型トランジスターと、前記第２のｐ型トランジスターと、を備え、
   前記第２のｎ型トランジスターのゲート、及び前記第２のｐ型トランジスターのソース及びドレインのうちの他方は、前記第１の電源配線に電気的に接続され、
   前記第２のｐ型トランジスターのゲート、及び前記第２のｎ型トランジスターのソース及びドレインのうちの他方は、前記第２の電源配線に電気的に接続されていることを特徴とする請求項１に記載の静電気保護回路。
3. 前記第１のｎ型トランジスター及び前記第２のｎ型トランジスターは、略同じチャネル幅を有し、
   前記第１のｐ型トランジスター及び前記第２のｐ型トランジスターは、略同じチャネル幅を有し、
   前記第２のｎ型トランジスターのチャネル長は、前記第１のｎ型トランジスターのチャネル長の１２０％を含み、または前記１２０％よりも大きく、
   前記第２のｐ型トランジスターのチャネル長は、前記第１のｐ型トランジスターのチャネル長の１２０％を含み、または前記１２０％よりも大きいことを特徴とする請求項１または２に記載の静電気保護回路。
4. 請求項１乃至３のいずれか１項に記載の静電気保護回路を備えていることを特徴とする電気光学装置。
5. 請求項１乃至３のいずれか１項に記載の静電気保護回路、及び／または請求項４に記載の電気光学装置を備えていることを特徴とする電子機器。

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