KR20160068900A - 정전기 보호 회로, 전기 광학 장치, 및 전자 기기 - Google Patents

정전기 보호 회로, 전기 광학 장치, 및 전자 기기 Download PDF

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KR20160068900A
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마사히또 요시이
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세이코 엡슨 가부시키가이샤
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Abstract

제1 정전기 보호 회로는 제1 n형 트랜지스터 및 제1 p형 트랜지스터를 구비하고, 제2 정전기 보호 회로는 제2 n형 트랜지스터 및 제2 p형 트랜지스터 중 적어도 하나를 구비하고, 이러한 트랜지스터들에서 소스가 게이트에 접속되고, 제1 n형 트랜지스터의 게이트는 저전위 전원 배선 VSS에 전기적으로 접속되고, 제1 n형 트랜지스터의 드레인은 신호 배선 SL에 전기적으로 접속되고, 제1 p형 트랜지스터의 게이트는 고전위 전원 배선 VDD에 전기적으로 접속되고, 제1 p형 트랜지스터의 드레인은 신호 배선 SL에 전기적으로 접속되고, 제2 n형 트랜지스터 및 제2 p형 트랜지스터 중 적어도 하나의 드레인은 저전위 전원 배선 VSS 또는 고전위 전원 배선 VDD에 전기적으로 접속된다.

Description

정전기 보호 회로, 전기 광학 장치, 및 전자 기기{STATIC ELECTRICITY PROTECTION CIRCUIT, ELECTRO-OPTICAL APPARATUS, AND ELECTRONIC EQUIPMENT}
본 발명은 정전기 보호 회로, 당해 정전기 보호 회로를 탑재한 전기 광학 장치, 및 전자 기기에 관한 것이다.
전기 광학 장치로서의 액티브 구동형의 액정 장치는 광을 변조하는 화소들과, 당해 화소들을 구동하는 반도체 회로(주사선 구동 회로 및 데이터선 구동 회로 등) 등을 갖는다. 당해 액정 장치에서는 화소들 또는 반도체 회로들 등을 구성하는 트랜지스터들이 정전기로 인해 회복 불능한 정전 대미지(electrostatic damage)를 받을 우려가 있고, 정전기의 영향을 억제하는 정전기 대책이 중요하다. 예를 들어, PTL 1에서는 정전 보호 회로(정전기 보호 회로)를 설치한 액정 장치가 제안된다.
도 16은 PTL 1에 기재된 정전기 보호 회로의 회로도이다. 도 16에 도시된 바와 같이, PTL 1에 기재된 정전기 보호 회로(500)는 p형 트랜지스터(504)와 n형 트랜지스터(505)를 갖는다. p형 트랜지스터(504)의 소스 및 게이트는 고전위 배선(502)에 접속되고, 전위 VH가 그것에 공급된다. n형 트랜지스터(505)의 소스 및 게이트는 저전위 배선(503)에 접속되고, 전위 VH보다 저전위인 전위 VL이 공급된다. p형 트랜지스터(504)의 드레인 및 n형 트랜지스터(505)의 드레인은 신호 배선(501)에 접속된다.
신호 배선(501)의 전위가 VL 내지 VH의 범위에 있을 경우, p형 트랜지스터(504) 및 n형 트랜지스터(505)는 오프 상태에 있고, 신호 배선(501), 고전위 배선(502), 또는 저전위 배선(503)으로부터의 전기적 간섭 없이, 액정 장치는 정상적으로 동작한다. 정전기로 인해 신호 배선(501)의 전위가 VL 내지 VH의 범위로부터 일탈하면, p형 트랜지스터(504) 및 n형 트랜지스터(505) 중 하나가 온 상태(도통 상태)로 된다. 예를 들어, 정전기로 인해 신호 배선(501)의 전위가 VH보다 높아지면, p형 트랜지스터(504)가 온 상태로 된다. 정전기로 인해 신호 배선(501)의 전위가 VL보다 낮아지면, n형 트랜지스터(505)가 온 상태로 된다. 이와 같이, 정전기로 인해 신호 배선(501)의 전위가 변화하면, 고전위 배선(502) 및 저전위 배선(503) 중 어느 하나와, 신호 배선(501)이 도통 상태로 된다. 그리고, 정전기로 인해 신호 배선(501)에 부가된 전하는 도통 상태로 된 고전위 배선(502) 또는 저전위 배선(503) 중 어느 하나에 분배(방전)되어, 정전기로 인한 신호 배선(501)의 전위 변화들이 작아진다. 정전기로 인한 신호 배선(501)의 전위 변화가 감소되므로, 신호 배선(501)에 접속되는 반도체 회로에 회복 불능한 정전 대미지(예를 들어, 정전 파괴)가 발생하기 어려워진다.
[선행기술문헌]
[특허문헌]
[PTL 1] JP-A-2006-18165
전술한 바와 같이, PTL 1에 기재된 액정 장치는 정전기로 인해 신호 배선(501)에 부가된 전하를, 고전위 배선(502) 또는 저전위 배선(503) 중 어느 하나에 방전시키는 정전기 보호 회로(500)을 갖는다.
그러나, 상기 정전기 보호 회로(500)에서는 고전위 배선(502) 또는 저전위 배선(503) 중 어느 하나에 정전기로 인한 전하가 부가된 경우, 당해 전하를 방전하는 것이 어렵다. 이로 인해, 고전위 배선(502)에 정전기로 인한 전하가 부가되면, 고전위 배선(502)의 전위가 변동하고, 고전위 배선(502)에 전기적으로 접속되는 트랜지스터(예를 들어, p형 트랜지스터(504))에 회복 불능한 정전 대미지가 발생할 우려가 있다. 저전위 배선(503)에 정전기로 인한 전하가 부가되면, 저전위 배선(503)의 전위가 변동하고, 저전위 배선(503)에 전기적으로 접속되는 트랜지스터 (예를 들어, n형 트랜지스터(505))에 회복 불능한 정전 대미지가 발생할 우려가 있다.
이와 같이, PTL 1에 기재된 액정 장치에서는, 고전위 배선(502) 또는 저전위 배선(503)에 대한 정전기의 영향을 억제하는 것이 어렵다고 하는 과제가 있다.
본 발명은 전술한 과제의 적어도 일부를 해결하기 위해서 이루어진 것이며, 다음의 형태 또는 적용예로서 실현하는 것이 가능하다.
[적용예 1] 이 적용예에 따른 정전기 보호 회로는 제1 정전기 보호 회로, 제2 정전기 보호 회로, 제1 전원 배선, 제2 전원 배선, 신호 배선을 갖고, 상기 제1 정전기 보호 회로와 상기 제2 정전기 보호 회로 각각은 상기 제1 전원 배선, 상기 제2 전원 배선, 및 상기 신호 배선에 각각 전기적으로 접속되고, 상기 제1 정전기 보호 회로는 제1 트랜지스터와 제2 트랜지스터를 구비하고, 상기 제2 정전기 보호 회로는 제3 트랜지스터를 구비하고, 상기 제1 트랜지스터는 n형 트랜지스터이고, 상기 제2 트랜지스터는 p형 트랜지스터이고, 상기 제3 트랜지스터는 n형 트랜지스터 또는 p형 트랜지스터 중 어느 하나이고, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터 각각의 소스 및 드레인 중 한쪽은 게이트에 전기적으로 접속되고, 상기 제1 트랜지스터의 상기 게이트는 상기 제1 전원 배선에 전기적으로 접속되고, 상기 제1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 신호 배선에 전기적으로 접속되고, 상기 제2 트랜지스터의 상기 게이트는 상기 제2 전원 배선에 전기적으로 접속되고, 상기 제2 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 신호 배선에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제1 전원 배선 또는 상기 제2 전원 배선에 전기적으로 접속된다.
제1 정전기 보호 회로는 제1 트랜지스터와 제2 트랜지스터를 구비한다. 정전기로 인해 신호 배선에 양의 전하가 부가되면, 제1 트랜지스터의 게이트는 소스 및 드레인 중 다른 쪽에 대하여 음의 전위를 갖고, 제1 트랜지스터는 비도통 상태로 되고, 제2 트랜지스터의 게이트는 소스 및 드레인 중 다른 쪽에 대하여 음의 전위를 갖고, 제2 트랜지스터는 도통 상태로 된다. 이로 인해, 정전기로 인해 신호 배선에 부가된 양의 전하는 도통 상태로 된 제2 트랜지스터를 개재하여 제2 전원 배선에 방전된다. 정전기로 인해 신호 배선에 음의 전하가 부가되면, 제1 트랜지스터의 게이트는 소스 및 드레인 중 다른 쪽에 대하여 양의 전위를 갖고, 제1 트랜지스터는 도통 상태로 되고, 제2 트랜지스터의 게이트는 소스 및 드레인 중 다른 쪽에 대하여 양의 전위를 갖고, 제2 트랜지스터는 비도통 상태로 된다. 이로 인해, 정전기로 인해 신호 배선에 부가된 음의 전하는 도통 상태로 된 제1 트랜지스터를 개재하여 제1 전원 배선에 방전된다. 즉, 제1 정전기 보호 회로는 정전기로 인해 부가된 전하를 제1 전원 배선 또는 제2 전원 배선 중 어느 하나에 방전하고, 당해 전하의 영향을 억제하는 역할을 갖는다.
제2 정전기 보호 회로는 n형 또는 p형 중 어느 한쪽의 제3 트랜지스터를 구비하고, 소스 및 드레인 중 다른 쪽은 제1 전원 배선 또는 제2 전원 배선에 전기적으로 접속된다. 정전기로 인해 제1 전원 배선 또는 제2 전원 배선에 부가된 전하는 제1 전원 배선 또는 제2 전원 배선에 전기적으로 접속된 소스 및 드레인 중 다른 쪽을 경유하여, 소스 및 드레인 중 한쪽이 접속된 배선의 측에 방전된다. 즉, 제2 정전기 보호 회로는 제1 전원 배선 또는 제2 전원 배선에 부가된 전하를 방전하고, 제1 전원 배선 또는 제2 전원 배선에 대한 정전기의 영향을 억제하는 역할을 갖는다.
이와 같이, 본 적용예에 따른 정전기 보호 회로는 신호 배선에 대한 정전기의 영향을 억제하는 정전기 보호 회로(제1 정전기 보호 회로)와, 제1 전원 배선 또는 제2 전원 배선에 대한 정전기의 영향을 억제하는 정전기 보호 회로(제2 정전기 보호 회로)를 갖는다. 또한, 공지 기술(JP-A-2006-18165)에 있어서의 고전위 배선과 저전위 배선은 본 적용예에 있어서의 제1 전원 배선과 제2 전원 배선에 대응한다. 따라서, 본 적용예에 따른 정전기 보호 회로는 고전위 배선 또는 저전위 배선(제1 전원 배선 또는 제2 전원 배선)에 대한 정전기의 영향을 억제하는 것이 어렵다고 하는 공지 기술의 과제를 극복하고, 신호 배선 외에도, 제1 전원 배선 및 제2 전원 배선에 대한 정전기의 영향을 억제하고, 신호 배선, 제1 전원 배선, 및 제2 전원 배선에 전기적으로 접속되는 소자(예를 들어, 트랜지스터들)에 회복 불능한 정전 대미지가 발생하기 어려워진다.
[적용예 2] 전술한 적용예에 기재된 정전기 보호 회로에 있어서, 상기 제2 정전기 보호 회로는 바람직하게, 제4 트랜지스터를 구비하고, 상기 제3 트랜지스터는 n형 트랜지스터이고, 제4 트랜지스터는 p형 트랜지스터이고, 상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은 게이트에 접속되고, 상기 제3 트랜지스터의 게이트 및 상기 제4형 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제1 전원 배선에 전기적으로 접속되고, 상기 제4 트랜지스터의 게이트 및 상기 제3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제2 전원 배선에 전기적으로 접속된다.
제2 정전기 보호 회로는 제3 트랜지스터와 제4 트랜지스터를 구비한다. 정전기로 인해 제1 전원 배선에 양의 전하가 부가되면, 제3 트랜지스터의 게이트는 소스 및 드레인 중 다른 쪽에 대하여 양의 전위를 갖고, 제3 트랜지스터는 도통 상태로 되고, 제4 트랜지스터의 게이트는 소스 및 드레인 중 다른 쪽에 대하여 음의 전위를 갖고, 제4 트랜지스터도 도통 상태로 된다. 따라서, 정전기로 인해 제1 전원 배선에 부가된 양의 전하를, 도통 상태로 된 제3 트랜지스터 및 제4 트랜지스터를 개재하여 제2 전원 배선에 방전할 수 있다.
정전기로 인해 제2 전원 배선에 음의 전하가 부가되면, 제3 트랜지스터의 게이트는 소스 및 드레인 중 다른 쪽에 대하여 양의 전위를 갖고, 제3 트랜지스터는 도통 상태로 되고, 제4 트랜지스터의 게이트는 소스 및 드레인 중 다른 쪽에 대하여 음의 전위를 갖고, 제4 트랜지스터도 도통 상태로 된다. 따라서, 정전기로 인해 제2 전원 배선에 부가된 음의 전하를, 도통 상태로 된 제3 트랜지스터 및 제4 트랜지스터를 개재하여 제1 전원 배선에 방전할 수 있다.
[적용예 3] 전술한 적용예의 정전기 보호 회로에 있어서, 바람직하세, 상기 제2 정전기 보호 회로는 상기 제1 정전기 보호 회로보다 고저항을 갖는다.
신호 배선은 전기 광학 장치를 구동하기 위한 신호를 공급하는 배선이 된다. 제1 전원 배선 및 제2 전원 배선은 전기 광학 장치의 구성 요소들(예를 들어, 드라이버)에 전력을 공급하는 배선들이며, 신호 배선과 비교하여 큰 전류가 흐른다. 이로 인해, 제1 전원 배선 및 제2 전원 배선은 신호 배선보다 배선 용량을 크게 하고, 신호 배선보다 큰 전류를 흘리기 쉽게 할 필요가 있다. 이로 인해, 제1 전원 배선 및 제2 전원 배선의 면적은 신호 배선의 면적보다 크다.
가령, 정전기의 발생원이 존재하는 경우, 큰 면적의 제1 전원 배선 및 제2 전원 배선은 작은 면적의 신호 배선보다 대전되기 쉽다(정전기의 영향이 더 크다). 또한, 작은 면적의 신호 배선과 비교하여, 큰 면적의 제1 전원 배선 및 제2 전원 배선에서는 정전기로 인한 대전량(전하의 축적량)이 증가된다. 이로 인해, 신호 배선과 비교하여, 제1 전원 배선 및 제2 전원 배선에서는 정전기로 인해 부가되는 전하의 양이 커지므로, 당해 정전기로 인해 부가된 전하를 제2 정전기 보호 회로에서 방전할 경우, 제2 정전기 보호 회로에 큰 전류(과잉 전류)가 흐를 것이고, 제2 정전기 보호 회로를 구성하는 트랜지스터가 파손될 우려가 있다. 제2 정전기 보호 회로는 제1 정전기 보호 회로보다 고저항을 가지므로, 전술한 과잉 전류가 억제되어, 제2 정전기 보호 회로가 파손되기 어려워진다. 따라서, 제2 정전기 보호 회로를 안정되게 장기간 동작시킬 수 있다.
[적용예 4] 전술한 적용예에 따른 정전기 보호 회로에 있어서, 바람직하게, 상기 제1 트랜지스터 및 상기 제3 트랜지스터는 실질적으로 동일한 채널 폭을 갖고, 상기 제2 트랜지스터 및 상기 제4 트랜지스터는 실질적으로 동일한 채널 폭을 갖고, 상기 제3 트랜지스터의 채널 길이는 상기 제1 트랜지스터의 채널 길이의 120%이거나, 또는 상기 120%보다 길고, 상기 제4 트랜지스터의 채널 길이는 상기 제2 트랜지스터의 채널 길이의 120%이거나, 또는 상기 120%보다 길다.
제1 트랜지스터 및 제3 트랜지스터는 실질적으로 동일한 채널 폭을 갖고, 제3 트랜지스터의 채널 길이는 제1 트랜지스터의 채널 길이의 120%이거나, 또는 제1 트랜지스터의 채널 길이의 120%보다 길다. 따라서, 제3 트랜지스터는 제1 트랜지스터보다 고저항을 갖는다. 마찬가지로, 제2 트랜지스터 및 제4 트랜지스터는 실질적으로 동일한 채널 폭을 갖고, 제4 트랜지스터의 채널 길이는 제2 트랜지스터의 채널 길이의 120%이거나, 또는 제2 트랜지스터의 채널 길이의 120%보다 길다. 따라서, 제4 트랜지스터는 제2 트랜지스터보다 고저항을 갖는다.
따라서, 제3 트랜지스터 및 제4 트랜지스터로 구성되는 제2 정전기 보호 회로는 제1 트랜지스터 및 제2 트랜지스터로 구성되는 제1 정전기 보호 회로보다 고저항을 갖는다.
[적용예 5] 이 적용예에 따른 전기 광학 장치는 전술한 적용예들에 따른 정전기 보호 회로를 구비한다.
이 적용예에 따른 전기 광학 장치는 전술한 예들에 따른 정전기 보호 회로를 구비하므로, 정전기의 영향이 억제되어, 정전기에 대한 내성, 즉 전기 광학 장치의 신뢰성을 증가시킬 수 있다.
[적용예 6] 이 적용예에 따른 전자 기기는 전술한 적용예들에 따른 정전기 보호 회로 및 전술한 적용예에 따른 전기 광학 장치를 구비한다.
본 적용예에 따른 전자 기기는 전술한 적용예들에 따른 정전기 보호 회로 및 전술한 적용예들에 따른 정전기 보호 회로를 갖는 전기 광학 장치를 구비하므로, 정전기의 영향이 억제되어, 정전기에 대한 내성, 즉 전자 기기의 신뢰성을 증가시킬 수 있다.
도 1은 실시 형태 1에 따른 액정 장치의 구조를 도시하는 개략 평면도이다.
도 2는 도 1의 II-II 선을 따라 취한 개략 단면도이다.
도 3a는 실시 형태 1에 따른 액정 장치의 주요한 회로 구성을 도시하는 회로도이다.
도 3b는 실시 형태 1에 따른 액정 장치의 주요한 회로 구성을 도시하는 회로도이다.
도 4는 화소들을 구성하는 각 구성 요소들의 위치 관계를 나타내는 모식 단면도이다.
도 5는 정전기 보호 회로의 회로도이다.
도 6은 정전기 보호 회로의 각 구성들의 배치를 도시하는 개략 평면도이다.
도 7은 도 6의 VII-VII 선을 따라 취한 제1 정전기 보호 회로의 구조를 도시하는 개략 단면도이다.
도 8a는 도 6의 VIIIA-VIIIA 선을 따라 취한 제2 정전기 보호 회로의 구조를 도시하는 개략 단면도이다.
도 8b는 도 6의 VIIIB-VIIIB 선을 따라 취한 제2 정전기 보호 회로의 구조를 도시하는 개략 단면도이다.
도 9a는 저전위 전원 배선 VSS에 부가된 음의 전하 NC의 흐름을 도시하는 회로도이다.
도 9b는 고전위 전원 배선 VDD에 부가된 음의 전하 NC의 흐름을 도시하는 회로도이다.
도 10a는 저전위 전원 배선 VSS에 부가된 양의 전하 PC의 흐름을 도시하는 회로도이다.
도 10b는 고전위 전원 배선 VDD에 부가된 양의 전하 PC의 흐름을 도시하는 회로도이다.
도 11a는 신호 배선 SL에 부가된 음의 전하 NC의 흐름을 도시하는 회로도이다.
도 11b는 신호 배선 SL에 부가된 양의 전하 PC의 흐름을 도시하는 회로도이다.
도 12는 실시 형태 2에 따른 투사형 표시 장치의 구성을 도시하는 개략도이다.
도 13은 변형예 1에 따른 제1 정전기 보호 회로의 구조를 도시하는 개략 단면도이다.
도 14a는 변형예 1에 따른 제2 p형 트랜지스터의 구조를 도시하는 개략 단면도이다.
도 14b는 변형예 1에 따른 제2 n형 트랜지스터의 개략 단면도이다.
도 15a는 변형예 2에 따른 정전기 보호 회로의 구성을 도시하는 회로도이다.
도 15b는 변형예 2에 따른 다른 정전기 보호 회로의 구성을 도시하는 회로도이다.
도 16은 공지 기술에 따른 정전기 보호 회로의 회로도이다.
이하, 도면을 참조하여, 본 발명의 실시 형태들에 대해서 설명한다. 이러한 실시 형태들은 본 발명의 일 형태를 나타내는 것이며, 본 발명을 한정하는 것이 아니고, 본 발명의 기술적 사상의 범위 내에서 임의로 변경 가능하다. 또한, 이하의 각 도면들에 있어서는 각 층들이나 각 부위들을 도면상에서 인식 가능한 정도의 크기로 하기 위해서, 각 층들이나 각 부위들의 축척이 실제 축적과는 상이하게 되도록 감소된다.
실시 형태 1
[액정 장치의 개요] 실시 형태 1에 따른 액정 장치(100)는 전기 광학 장치의 일례이며, 박막 트랜지스터(Thin Film Transistor; 이하 TFT라고 칭한다)(30)를 구비한 투과형 액정 장치이다.
본 실시 형태에 따른 액정 장치(100)는 예를 들어, 후술하는 투사형 표시 장치(액정 프로젝터)의 광 변조기(라이트 밸브)로서 적절하게 사용될 수 있다.
먼저, 본 실시 형태에 따른 전기 광학 장치로서의 액정 장치(100)의 전체 구성에 대해서, 도 1 내지 도 3b를 참조하여 설명한다. 도 1은 액정 장치의 구성을 도시하는 개략 평면도이다. 도 2는 도 1의 II-II 선을 따라 취한 개략 단면도이다. 도 3a는 액정 장치의 회로도이며, 도 3b는 화소의 등가 회로도이다.
도 1 및 도 2에 도시된 바와 같이, 본 실시 형태에 따른 액정 장치(100)는 서로 대향 배치된 소자 기판(10)과 대향 기판(20), 이러한 한 쌍의 기판들에 의해 끼움 지지된 액정층(50) 등을 갖는다.
소자 기판(10)은 대향 기판(20)보다 크고, 양쪽 기판들은 프레임 형상으로 배치된 시일재(52)를 개재하여 접착되어, 그 기판들 사이의 간극에 양 또는 음의 유전 이방성을 갖는 액정이 봉입되어서 액정층(50)을 구성한다. 시일재(52)는 예를 들어, 열경화성 또는 자외선 경화성의 에폭시 수지 등의 접착제이며, 한 쌍의 기판들을 일정한 간격으로 유지하기 위한 스페이서(도면에서는 생략됨)가 혼입된다.
프레임 형상으로 배치된 시일재(52)의 내측에는, 동일하게 프레임 형상으로 차광막(53)이 설치된다. 차광막(53)은 예를 들어, 차광성의 금속 또는 금속 화합물 등으로 형성되고, 차광막(53)의 내측이 표시 영역 E가 된다. 표시 영역 E에는 복수의 화소들 P가 매트릭스 형상으로 배치된다.
소자 기판(10)의 복수의 외부 회로 접속 단자들(102)이 배치된 제1 변과 해당 제1 변을 따른 시일재(52) 사이에는 데이터선 구동 회로(101)가 설치된다. 해당 제1 변을 따른 시일재(52)와 표시 영역 E 사이에는 샘플링 회로(7)가 설치된다. 해당 제1 변과 직교하며 서로 대향하는 제2 변 및 제3 변을 따른 시일재(52)와 표시 영역 E 사이에는 주사선 구동 회로(104)가 설치된다. 해당 제1 변과 대향하는 제4 변을 따른 시일재(52)와 표시 영역 E 사이에는 2개의 주사선 구동 회로들(104)을 연결하는 배선(105)이 설치된다. 또한, 데이터선 구동 회로(101), 샘플링 회로(7), 및 주사선 구동 회로(104)를 외부 회로 접속 단자(102)와 전기적으로 접속하기 위한 라우팅 배선(90)이 설치된다.
데이터선 구동 회로(101)는 프리차지 회로를 포함한다.
도 2에 도시된 바와 같이, 소자 기판(10)은 기판 본체(10a), 및 기판 본체(10a)의 액정층(50) 측의 표면에 형성된 TFT(30) 및 화소 전극(9a), 화소 전극(9a)을 덮는 배향막(18) 등을 갖는다. 기판 본체(10a)는 예를 들어, 석영이나 유리 등의 투명 재료로 구성된다. 또한, TFT(30) 및 화소 전극(9a)은 화소 P의 구성 요소들이다. 화소 P의 상세는 후술한다.
또한, 도면에서는 도시되지 않지만, 소자 기판(10) 상에는 데이터선 구동 회로(101), 샘플링 회로(7), 및 주사선 구동 회로(104) 외에도, 후술하는 정전기 보호 회로(300)(도 3a 참조)가 설치된다. 이 외에도, 제조 도중이나 출하시의 액정 장치(100)의 품질, 결함 등을 검사하기 위한 검사 회로 등의 반도체 회로가 설치될 수 있다.
대향 기판(20)은 대향 기판 본체(20a), 대향 기판 본체(20a)의 액정층(50)측의 표면에 순서대로 적층된 차광막(53), 절연막(22), 대향 전극(23), 및 배향막(24) 등을 갖는다. 대향 기판 본체(20a)는 예를 들어, 석영이나 유리 등의 투명 재료로 구성된다.
차광막(53)은 도 1에 도시된 바와 같이 샘플링 회로(7) 및 주사선 구동 회로(104) 등과 평면적으로 겹치고, 대향 기판(20)측으로부터 입사하는 광을 차폐하여, 이러한 회로들의 광에 기인한 오동작을 방지하는 역할을 갖는다. 또한, 차광막(53)은 불필요한 미광이 표시 영역 E에 입사하지 않도록 차폐하여, 표시 영역 E의 표시에 있어서의 높은 콘트라스트를 확보한다.
절연막(22)은 예를 들어, 실리콘 산화물 등의 무기 재료로 형성되고, 광투과성을 갖고 차광막(53)을 덮도록 설치된다. 또한, 절연막(22)은 차광막(53)으로 인해 기판 상에 발생하는 요철을 완화하는 평탄화층으로서도 기능한다.
대향 전극(23)은 예를 들어, ITO 등의 투명 도전막으로 형성되어, 절연막(22)을 덮을 뿐만 아니라, 표시 영역 E에 걸쳐서 형성된다. 대향 전극(23)은 도 1에 도시된 바와 같이 대향 기판(20)의 네 코너들에 설치된 상하 도통부들(106)에 의해, 소자 기판(10)측의 배선에 전기적으로 접속된다.
화소 전극(9a)을 덮는 배향막(18) 및 대향 전극(23)을 덮는 배향막(24)은 액정 장치(100)의 광학 설계에 기초하여 설정되고, 본 실시 형태에서는 실리콘 산화물 등의 무기 재료의 경사 증착막(무기 배향막)에 의해 구성된다. 또한, 배향막들(18, 24)에 대해서는 폴리이미드 등의 유기 배향막을 사용할 수 있다.
도 3a에 도시된 바와 같이, 주사선 구동 회로(104)에는 외부 회로로부터 외부 회로 접속 단자(102) 및 주사선 구동 회로용 전원 배선(94)을 개재하여 저전위 전원 VSSY의 전위 및 고전위 전원 VDDY의 전위가 공급된다. 저전위 전원 VSSY의 전위는 접지 전위(기준 전위), 즉 주사선 구동 회로(104)에 공급되는 전위들 중에서 가장 낮은 전위이다. 고전위 전원 VDDY의 전위는 저전위 전원 VSSY의 전위보다 높고, 주사선 구동 회로(104)에 공급되는 전위들 중에서 가장 높은 전위이다. 또한, 주사선 구동 회로(104)에는 외부 회로로부터 외부 회로 접속 단자(102) 및 주사선 구동 회로용 신호 배선(95)을 개재하여 Y 클럭 신호 CLY, 반전 Y 클럭 신호 CLYB, 및 Y 스타트 펄스 신호 DY가 공급된다. 주사선 구동 회로(104)는 이러한 신호들에 기초하여 주사 신호들 G1 내지 Gm을 순차 생성하고, 생성된 신호들을 주사선(11a)에 출력한다.
데이터선 구동 회로(101)에는 외부 회로로부터 외부 회로 접속 단자(102) 및 데이터선 구동 회로용 전원 배선(91)을 개재하여 저전위 전원 VSSX의 전위 및 고전위 전원 VDDX의 전위가 공급된다. 저전위 전원 VSSX의 전위는 접지 전위(기준 전위), 즉 데이터선 구동 회로(101)에 공급되는 전위들 중에서 가장 낮은 전위이다. 고전위 전원 VDDX의 전위는 저전위 전원 VSSX의 전위보다 높고, 데이터선 구동 회로(101)에 공급되는 전위들 중에서 가장 높은 전위이다. 또한, 데이터선 구동 회로(101)에는 외부 회로로부터 외부 회로 접속 단자(102) 및 데이터선 구동 회로용 신호 배선(92)을 개재하여 X 클럭 신호 CLX, 반전 X 클럭 신호 CLXB, X 스타트 펄스 신호 DX, 데이터 인에이블 신호 ENBX1, ENBX2, ENBX3, 및 ENBX4, 및 프리차지 신호 NRG가 공급된다. 데이터선 구동 회로(101)는 X 스타트 펄스 신호 DX가 입력되면, X 클럭 신호 CLX (및 반전 X 클럭 신호 CLXB)에 기초하는 타이밍에서, 샘플링 신호들 S1 내지 Sn을 순차 생성하고 출력한다.
대향 전극(23)에는 외부 회로로부터 외부 회로 접속 단자(102) 및 공통 전극 배선(97)을 개재하여 공통 전위 LCCOM이 공급된다. 또한, 모두 공통 전위 LCCOM은 공통 전극 배선(97) 및 용량선(60)을 경유하여, 부가 용량(70)을 형성하는 하나의 전극(하부 전극(71))에 공급된다(도 3b 참조).
샘플링 회로(7)는 영상 신호들 VID1 내지 VID6을 샘플링하여 데이터선(6a)에 공급하는 샘플링용 트랜지스터들(7s)을 구비한다. 데이터선(6a)은 샘플링용 트랜지스터들(7s)을 개재하여 영상 신호선(96)에 접속된다. 샘플링 회로(7)에는 외부 회로 접속 단자(102) 및 영상 신호선(96)을 개재하여 영상 신호들 VID1 내지 VID6의 전위들이 공급된다. 또한, 샘플링 회로(7)에는 데이터선 구동 회로(101)로부터 샘플링용 트랜지스터들(7s)마다 샘플링 신호들 S1 내지 Sn이 공급된다. 샘플링 회로(7)는 샘플링 신호 S1 내지 Sn이 입력되면, 샘플링용 트랜지스터들(7s)에 대응하는 데이터선(6a)에 샘플링 신호들 S1 내지 Sn에 따라 영상 신호들 VS1 내지 VSn을 순차 공급한다.
도 3a 및 도 3b에 도시된 바와 같이, 표시 영역 E에는 서로 절연되어서 직교하는 신호선들로서의 복수의 주사선들(11a) 및 복수의 데이터선들(6a)과, 주사선(11a)에 대하여 평행하게 연장되는 용량선(60)이 설치된다. 주사선(11a) 및 데이터선(6a)에 의해 구분된 영역에, 화소 전극(9a), TFT(30), 및 부가 용량(70)이 설치되고, 이들은 화소 P의 화소 회로를 구성한다.
영상 신호들 VS1 내지 VSn이 공급되는 데이터선(6a)은 TFT(30)의 소스 전극에 전기적으로 접속된다. 데이터선(6a)에 기입되는 영상 신호들 VS1 내지 VSn은 이 순서대로 선-순차적으로 공급될 수 있거나, 또는 서로 인접하는 복수의 데이터선들(6a)에 대하여, 그룹들 각각마다 공급될 수 있다. 본 실시 형태에서 영상 신호들 VS1 내지 VSn은 6 위상들에 시리얼-패러렐로 전개된 영상 신호들 VID1 내지 VID6 각각에 대응하고, 6개의 데이터선들(6a)의 그룹에 대하여 그룹들 각각마다 공급된다. 영상 신호들의 위상 전개수(즉, 시리얼- 패러렐로 전개되는 영상 신호들의 계열수)는 6 위상들에 한정되지 않고, 예를 들어, 9 위상, 12 위상, 24 위상 등의 복수의 위상들에 전개된 영상 신호들이, 그 위상 전개수에 대응한 수로 그룹화된 데이터선들(6a)의 그룹에 대하여 공급되도록 구성될 수 있다.
주사 신호가 공급되는 주사선(11a)은 TFT(30)의 게이트 전극(3a)(도 4 참조)에 접속된다. 주사선(11a) 및 게이트 전극(3a)에는 주사 신호들 G1 내지 Gm이 이 순서대로 선-순차적으로 공급된다. 화소 전극(9a)은 TFT(30)의 드레인 전극에 전기적으로 접속된다.
액정 장치(100)는 스위칭 소자인 TFT(30)가 주사 신호들 G1 내지 Gm의 입력으로 인해 특정 기간만 온 상태로 됨으로써, 데이터선(6a)으로부터 공급되는 영상 신호들 VS1 내지 VSn이 소정의 타이밍에, TFT(30)를 개재하여 화소 전극(9a)에 기입되도록 구성된다. 그리고, 화소 전극(9a)을 개재하여 액정층(50)에 기입된 소정 레벨의 영상 신호들 VS1 내지 VSn은 화소 전극(9a)과, 액정층(50)을 개재하여 대향 배치된 대향 전극(23) 사이에서 특정 기간 동안 유지된다.
유지된 영상 신호들 VS1 내지 VSn이 누설하는 것을 방지하기 위해서, 화소 전극(9a)과 대향 전극(23) 사이에 형성되는 액정 용량과 병렬로 부가 용량(70)이 부가된다. 부가 용량(70)은 TFT(30)의 드레인과 용량선(60) 사이에 설치된다. 부가 용량(70)은 화소 전극(9a)에 접속된 상부 전극(73)과, 용량선(60)에 접속된 하부 전극(71)을 갖는다. 전술한 바와 같이, 하부 전극(71)에는 공통 전극 배선(97) 및 용량선(60)을 개재하여 공통 전위 LCCOM이 공급된다.
액정 장치(100)는 투과형 장치이며, 전압이 인가되지 않을 때의 화소 P의 투과율이 전압 인가 시의 투과율보다 커서 명 표시가 되는 노멀리 화이트 모드나, 또는 전압이 인가되지 않을 때의 화소 P의 투과율이 전압 인가 시의 투과율보다 작아서 암 표시가 되는 노멀리 블랙 모드의 광학 설계를 채택한다. 광학 설계에 따라, 광의 입사측과 사출측 각각에 편광 소자들(도면에서 생략됨)이 배치되어 액정 장치(100)가 사용된다.
[배선의 개요와 정전기 보호 회로의 배치] 다음으로, 도 3a를 참조하여, 액정 장치(100)에 설치되는 배선의 개요와, 본 발명의 특징을 갖는 정전기 보호 회로(300)의 배치 위치를 설명한다.
전술한 바와 같이, 액정 장치(100)는 데이터선 구동 회로(101)에 전원을 공급하기 위한 데이터선 구동 회로용 전원 배선(91), 데이터선 구동 회로(101)에 구동용의 신호를 공급하기 위한 데이터선 구동 회로용 신호 배선(92), 주사선 구동 회로(104)에 전원을 공급하기 위한 주사선 구동 회로용 전원 배선(94), 주사선 구동 회로(104)에 구동용의 신호를 공급하기 위한 주사선 구동 회로용 신호 배선(95), 샘플링 회로(7)에 영상 신호들 VID1 내지 VID6을 공급하기 위한 영상 신호선(96), 및 공통 전극(대향 전극(23), 하부 전극(71))에 공통 전위 LCCOM을 공급하기 위한 공통 전극 배선(97) 등을 갖는다.
또한, 액정 장치(100)는 본 발명의 특징을 갖는 정전기 보호 회로(300)를 갖는다.
한쪽의 데이터선 구동 회로용 전원 배선(91)에는 저전위 전원 VSSX의 전위가 공급되고, 다른 쪽의 데이터선 구동 회로용 전원 배선(91)에는 고전위 전원 VDDX의 전위(높은 전위)가 공급된다. 또한, 한쪽의 주사선 구동 회로용 전원 배선(94)에는 저전위 전원 VSSY의 전위가 공급되고, 다른 쪽의 주사선 구동 회로용 전원 배선(94)에는 고전위 전원 VDDY의 전위가 공급된다.
저전위 전원 VSSX의 전위가 공급되는 데이터선 구동 회로용 전원 배선(91) 및 저전위 전원 VSSY의 전위가 공급되는 주사선 구동 회로용 전원 배선(94)은 본 발명에 있어서의 "제1 전원 배선"의 일례이며, 이하, 저전위 전원 배선 VSS라고 칭한다.
고전위 전원 VDDX의 전위가 공급되는 데이터선 구동 회로용 전원 배선(91) 및 고전위 전원 VDDY의 전위가 공급되는 주사선 구동 회로용 전원 배선(94)은 본 발명에 있어서의 "제2 전원 배선"의 일례이며, 이하, 고전위 전원 배선 VDD라고 칭한다.
주사선 구동 회로용 신호 배선(95)에는 Y 클럭 신호 CLY, 반전 Y 클럭 신호 CLYB, Y 스타트 펄스 신호 DY 등이 공급된다. 데이터선 구동 회로용 신호 배선(92)에는 X 클럭 신호 CLX, 반전 X 클럭 신호 CLXB, X 스타트 펄스 신호 DX, 데이터 인에이블 신호 ENBX1, ENBX2, ENBX3, 및 ENBX4, 및 프리차지 신호 NRG가 공급된다. 영상 신호선(96)에는 영상 신호들 VID1 내지 VID6이 공급된다. 공통 전극 배선(97)에는 공통 전위 LCCOM이 공급된다.
Y 클럭 신호 CLY, 반전 Y 클럭 신호 CLYB, Y 스타트 펄스 신호 DY, X 클럭 신호 CLX, 반전 X 클럭 신호 CLXB, X 스타트 펄스 신호 DX, 데이터 인에이블 신호 ENBX1, ENBX2, ENBX3, 및 ENBX4, 프리차지 신호 NRG, 영상 신호들 VID1 내지 VID6, 및 공통 전위 LCCOM의 전위들은 저전위 전원 배선 VSS의 전위와 고전위 전원 배선 VDD의 전위 사이에 있다.
즉, 데이터선 구동 회로용 신호 배선(92), 주사선 구동 회로용 신호 배선(95), 영상 신호선(96), 및 공통 전극 배선(97)의 전위들은 저전위 전원 배선 VSS의 전위와 고전위 전원 배선 VDD의 전위 사이에 있다.
여기서, 데이터선 구동 회로용 신호 배선(92), 주사선 구동 회로용 신호 배선(95), 영상 신호선(96), 및 공통 전극 배선(97)은 본 발명에 있어서의 "신호 배선"의 일례이며, 이하, 신호 배선 SL이라고 칭한다.
도 3a 및 도 3b에 도시된 바와 같이, 정전기 보호 회로(300)는 외부 회로 접속 단자(102)와 반도체 회로(데이터선 구동 회로(101), 샘플링 회로(7), 주사선 구동 회로(104)) 사이에 배치된다. 정전기 보호 회로(300)는 저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL 각각에 배치된다.
상세는 후술하지만, 정전기 보호 회로(300)는 저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL에 전기적으로 접속된다. 예를 들어, 도면 중에서 저전위 전원 배선 VSS에 배치된 정전기 보호 회로(300)는 고전위 전원 배선 VDD 및 신호 배선 SL에도 전기적으로 접속된다(도면에서 생략됨). 도면 중에서 고전위 전원 배선 VDD에 배치된 정전기 보호 회로(300)는 저전위 전원 배선 VSS 및 신호 배선 SL에도 전기적으로 접속된다(도면에서 생략됨). 도면 중에서 신호 배선 SL에 배치된 정전기 보호 회로(300)는 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에도 전기적으로 접속된다(도면에서 생략됨).
[화소들의 구성] 도 4는 화소들을 구성하는 각 구성 요소들의 위치 관계를 나타내는 모식 단면도이며, 그들 간의 관계를 명시할 수 있는 척도로 표현된다. 다음으로, 도 4를 참조하여, 화소 P의 구체적인 구성을 설명한다.
도 4에 도시된 바와 같이, 화소 P는 기판 본체(10a)에 순서대로 적층된, 주사선(11a) 등을 포함하는 제1층, TFT(30) 등을 포함하는 제2층, 데이터선(6a) 등을 포함하는 제3층, 부가 용량(70) 등을 포함하는 제4층, 및 화소 전극(9a), 배향막(18) 등을 포함하는 제5층(최상층)을 갖는다. 제1층과 제2층 사이에는 하지 절연막(12)이 설치되고, 제2층과 제3층 사이에는 제1 층간 절연막(41)이 설치되고, 제3층과 제4층 사이에는 제2 층간 절연막(42)이 설치되고, 제4층과 제5층 사이에는 제3 층간 절연막(43)이 설치되고, 이들은 전술한 각 요소들이 단락하는 것을 방지하고 있다.
[제1층의 구성 - 주사선 등 -] 제1층에는 텅스텐 실리사이드로 형성되는 주사선(11a)이 설치된다. 주사선(11a)을 구성하는 재료로서는 텅스텐 실리사이드 외에도, 예를 들어, 티타늄 나이트라이드, 텅스텐 등을 사용할 수 있다. 주사선(11a)은 차광성을 갖고, 그렇지 않으면 TFT(30)에 하측으로부터 입사할 광을 차단하고, 광에 기인한 TFT(30)의 오동작을 억제한다.
[제2층의 구성 - TFT 등 -] 다음으로, 제2층으로서, 게이트 전극(3a)을 포함하는 TFT(30)가 설치된다. TFT(30)는 도전성의 다결정 실리콘 및 텅스텐 실리사이드로 형성되는 게이트 전극(3a), 다결정 실리콘으로 형성되는 반도체층(1a), 및 게이트 전극(3a)과 반도체층(1a)을 절연하는 실리콘 산화물로 형성되는 게이트 절연막(2)에 의해 구성된다. 반도체층(1a)은 고농도 소스 영역(1d), 채널 영역(1a'), 고농도 드레인 영역(1e), 고농도 소스 영역(1d)과 채널 영역(1a') 사이에 형성된 접합 영역(저농도 소스 영역(1b)), 채널 영역(1a')과 고농도 드레인 영역(1e) 사이의 접합 영역(저농도 드레인 영역(1c))을 갖는다. 게이트 절연막(2)은 반도체층(1a) 및 하지 절연막(12)을 덮도록 설치된다. 또한, 게이트 전극(3a)은 게이트 절연막(2)을 끼워서 반도체층(1a)의 채널 영역(1a')에 대향 배치된다.
[제1층과 제2층 사이의 구성 - 하지 절연막 등-] 주사선(11a)과 반도체층(1a) 사이에는 실리콘 산화물로 형성되는 하지 절연막(12)이 설치된다. 반도체층(1a)과 접촉하지 않는 영역의 하지 절연막(12)은 게이트 절연막(2)으로 덮인다. 주사선(11a) 상의 하지 절연막(12) 및 게이트 절연막(2)에는 콘택트 홀(12cv)이 설치된다. 이 콘택트 홀(12cv)을 매립하도록 게이트 전극(3a)이 설치되고, 게이트 전극(3a)과 주사선(11a)은 콘택트 홀(12cv)을 개재하여 서로 접속되고, 동일 전위를 갖는다.
[제3층의 구성 - 데이터선 등 -] 제3층에는 데이터선(6a)(소스 전극(6a1)) 및 중계 전극(5a)(드레인 전극(5a1))이 설치된다. 데이터선(6a) 및 중계 전극(5a)은 금속 등의 도전 재료로 구성되어, 예를 들어, 알루미늄으로 형성되는 층과 질화 티타늄으로 형성되는 층의 2층 구조를 갖는다. 데이터선(6a)과 소스 전극(6a1)은 일체적으로 형성되고, TFT(30)의 고농도 소스 영역(1d)과 접촉하는 부분이, 소스 전극(6a1)이 된다. 중계 전극(5a)과 드레인 전극(5a1)은 일체적으로 형성되고, TFT(30)의 고농도 드레인 영역(1e)과 접하는 부분이, 드레인 전극(5a1)이 된다.
[제2층과 제3층 사이의 구성 - 제1 층간 절연막 -] 게이트 전극(3a)과 데이터선(6a) 사이에는 예를 들어, 실리콘 산화물이나 실리콘 질화물로 형성되는 제1 층간 절연막(41)이 설치된다. 제1 층간 절연막(41)에는 TFT(30)의 고농도 소스 영역(1d)과 소스 전극(6a1)을 전기적으로 접속하기 위한 콘택트 홀(81), 및 TFT(30)의 고농도 드레인 영역(1e)과 드레인 전극(5a1)을 전기적으로 접속하기 위한 콘택트 홀(83)이 설치된다.
[제4층의 구성 - 부가 용량 등 -] 제4층에는 부가 용량(70)이 설치된다. 부가 용량(70)은 화소 전극(9a)에 접속되는 화소 전위측 용량 전극으로서의 상부 전극(73), 고정 전위측 용량 전극으로서의 하부 전극(71), 및 상부 전극(73)과 하부 전극(71) 사이에 끼워진 유전체층(72) 등으로 구성된다. 이 부가 용량(70)에 따르면, 화소 전극(9a)에 있어서의 전위 유지 특성을 현저하게 증가시키는 것이 가능하다.
상부 전극(73)은 예를 들어, 금속 등의 도전 재료로 구성되어, 화소 전극(9a)과 중계 전극(5a)을 중계 및 접속하는 기능을 가진다. 상부 전극(73)은 콘택트 홀(89)을 개재하여 화소 전극(9a)에 접속되고, 콘택트 홀(85), 중계 전극(5a), 및 콘택트 홀(83)을 개재하여 TFT(30)의 고농도 드레인 영역(1e)에 접속된다.
하부 전극(71)은 예를 들어, 금속 등의 도전 재료로 구성되고, 예를 들어, 알루미늄으로 형성되는 층과 질화 티타늄으로 형성되는 층의 2층 구조를 갖는다. 하부 전극(71)의 본선부는 주사선(11a)의 배치 방향으로 연장되고, 용량선(60)이 된다. 즉, 하부 전극(71)과 용량선(60)은 동일 전위(고정 전위)를 갖는다.
유전체층(72)으로서는 예를 들어, 실리콘 질화물, 산화 실리콘, 산화 하프늄, 산화 알루미늄, 및 산화 탄탈륨 등의 단층막이나, 또는 이러한 단층막들 중 적어도 2종 이상의 단층막들이 적층된 다층막을 사용할 수 있다.
[제3층과 제4층 사이의 구성 - 제2 층간 절연막 -] 데이터선(6a)과, 한편으로 중계 전극(5a), 다른 한편으로 부가 용량(70) 사이에는 예를 들어, 실리콘 질화물이나 실리콘 산화물로 구성되는 제2 층간 절연막(42)이 설치된다. 제2 층간 절연막(42)에는 중계 전극(5a)과 상부 전극(73)을 전기적으로 접속하기 위한 콘택트 홀(85)이 설치된다.
[제5층 및 제4층과 제5층 사이의 구성 - 화소 전극 등 -] 제5층에는 화소 전극(9a)이 설치된다. 화소 전극(9a)은 화소 P마다 섬 패턴으로 형성되고, 화소 전극(9a) 상에는 배향막(18)이 설치된다. 그리고, 화소 전극(9a)과 부가 용량(70) 사이에는 예를 들어, 실리콘 질화물이나 실리콘 산화물 등으로 형성되는 제3 층간 절연막(43)이 형성된다. 제3 층간 절연막(43)에는 화소 전극(9a)과 상부 전극(73)을 전기적으로 접속하기 위한 콘택트 홀(89)이 설치된다.
여기서, 전술한 반도체 회로(데이터선 구동 회로(101), 샘플링 회로(7), 및 주사선 구동 회로(104) 등) 및 정전기 보호 회로(300)는 전술한 화소 P와 동일한 배선층의 구조를 갖고, 화소 P와 동일한 공정에서 (동일한 기회에) 형성된다.
[정전기 보호 회로의 개요] 도 5는 정전기 보호 회로의 회로도이다. 이하에, 도 5를 참조하여, 본 실시 형태에 따른 정전기 보호 회로(300)의 개요를 설명한다.
도 5에 도시된 바와 같이, 정전기 보호 회로(300)는 제1 정전기 보호 회로(301)와 제2 정전기 보호 회로(302)를 구비한다. 또한, 제1 정전기 보호 회로(301)는 제1 p형 트랜지스터(310-1)와 제1 n형 트랜지스터(330-1)를 구비한다. 제2 정전기 보호 회로(302)는 제2 p형 트랜지스터(310-2)와 제2 n형 트랜지스터(330-2)를 구비한다.
제1 정전기 보호 회로(301)를 구성하는 제1 p형 트랜지스터(310-1) 및 제1 n형 트랜지스터(330-1)는 저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL에 전기적으로 접속된다. 상세하게, 제1 p형 트랜지스터(310-1)는 신호 배선 SL 및 고전위 전원 배선 VDD에 전기적으로 접속된다. 제1 n형 트랜지스터(330-1)는 저전위 전원 배선 VSS 및 신호 배선 SL에 전기적으로 접속된다.
제2 정전기 보호 회로(302)를 구성하는 제2 p형 트랜지스터(310-2) 및 제2 n형 트랜지스터(330-2)는 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에 전기적으로 접속된다.
n형 트랜지스터들(330-1, 330-2)에서는, 저전위측들이 소스들이 되고, 고전위측들이 드레인들이 된다. 이하의 설명에서는, n형 트랜지스터들(330-1, 330-2)의 소스들 및 드레인들 중, 저전위 전원 배선 VSS에 전기적으로 접속되는 측들을 소스들(334-1, 334-2)이라고 칭한다. n형 트랜지스터들(330-1, 330-2)의 소스들 및 드레인들 중, 저전위 전원 배선 VSS에 전기적으로 접속되지 않는 측들을 드레인들(335-1, 335-2)이라고 칭한다.
p형 트랜지스터들(310-1, 310-2)에서는, 고전위측들이 소스가 되고, 저전위측들이 드레인이 된다. 이하의 설명에서는 p형 트랜지스터들(310-1, 310-2)의 소스들 및 드레인들 중, 고전위 전원 배선 VDD에 전기적으로 접속되는 측들을 소스들(314-1, 314-2)이라고 칭한다. p형 트랜지스터들(310-1, 310-2)의 소스들 및 드레인들 중, 고전위 전원 배선 VDD에 전기적으로 접속되지 않는 측들을 드레인들(315-1, 315-2)이라고 칭한다.
n형 트랜지스터들(330-1, 330-2)에서는, 소스들(334-1, 334-2)이 게이트들(333-1a, 333-2a)에 접속되고, 소스들(334-1, 334-2)과 게이트들(333-1a, 333-2a)은 동일 전위로 된다. n형 트랜지스터들(330-1, 330-2)에서는 드레인들(335-1, 335-2)에 대한 게이트들(333-1a, 333-2a)의 전위에 따라 저항이 변화한다. 즉, 드레인들(335-1, 335-2)에 대하여 게이트들(333-1a, 333-2a)이 양의 전위를 가지면, n형 트랜지스터들(330-1, 330-2)은 도통 상태(온 상태)가 된다. 드레인들(335-1, 335-2)에 대하여 게이트들(333-1a, 333-2a)이 음의 전위를 가지면, n형 트랜지스터들(330-1, 330-2)은 비도통 상태(오프 상태)가 된다.
여기서, n형 트랜지스터들(330-1, 330-2)의 소스들(334-1, 334-2)은 본 발명에 있어서의 "소스 및 드레인 중 한쪽"의 일례이다.
p형 트랜지스터들(310-1, 310-2)에서는, 소스들(314-1, 314-2)이 게이트들(313-1a, 313-2a)에 접속되고, 소스들(314-1, 314-2) 및 게이트들(313-1a, 313-2a)은 동일 전위로 된다. p형 트랜지스터들(310-1, 310-2)에서는 드레인들(315-1, 315-2)에 대한 게이트들(313-1a, 313-2a)의 전위에 따라 저항이 변화한다. 즉, 드레인들(315-1, 315-2)에 대하여 게이트들(313-1a, 313-2a)이 음의 전위를 가지면, p형 트랜지스터들(310-1, 310-2)은 도통 상태(온 상태)가 된다. 드레인들(315-1, 315-2)에 대하여 게이트들(313-1a, 313-2a)이 양의 전위를 가지면, p형 트랜지스터들(310-1, 310-2)은 비도통 상태(오프 상태)가 된다.
여기서, p형 트랜지스터들(310-1, 310-2)의 소스들(314-1, 314-2)은 본 발명에 있어서의 "소스 및 드레인 중 한쪽"의 일례이다.
제1 n형 트랜지스터(330-1)의 게이트(333-1a)(소스(334-1))는 저전위 전원 배선 VSS에 전기적으로 접속된다. 제1 n형 트랜지스터(330-1)의 드레인(335-1)은 신호 배선 SL에 전기적으로 접속된다.
여기서, 제1 n형 트랜지스터(330-1)의 드레인(335-1)은 본 발명에 있어서의 "소스 및 드레인 중 다른 쪽"의 일례이다.
제1 p형 트랜지스터(310-1)의 게이트(313-1a)(소스(314-1))는 고전위 전원 배선 VDD에 전기적으로 접속된다. 제1 p형 트랜지스터(310-1)의 드레인(315-1)은 신호 배선 SL에 전기적으로 접속된다.
또한, 제1 p형 트랜지스터(310-1)의 드레인(315-1)은 본 발명에 있어서의 "소스 및 드레인 중 다른 쪽"의 일례이다.
제2 n형 트랜지스터(330-2)의 게이트(333-2a)(소스(334-2))는 저전위 전원 배선 VSS에 전기적으로 접속된다. 제2 n형 트랜지스터(330-2)의 드레인(335-2)은 고전위 전원 배선 VDD에 전기적으로 접속된다.
여기서, 제2 p형 트랜지스터(330-2)의 드레인(335-2)은 본 발명에 있어서의 "소스 및 드레인 중 다른 쪽"의 일례이다.
제2 p형 트랜지스터(310-2)의 게이트(313-2a)(소스(314-2))는 고전위 전원 배선 VDD에 전기적으로 접속된다. 제2 p형 트랜지스터(310-2)의 드레인(315-2)은 저전위 전원 배선 VSS에 전기적으로 접속된다.
여기서, 제2 p형 트랜지스터(310-2)의 드레인(315-2)은 본 발명에 있어서의 "소스 및 드레인 중 다른 쪽"의 일례이다.
[정전기 보호 회로의 구성] 도 6은 정전기 보호 회로의 각 구성의 배치를 도시하는 개략 평면도이다. 도 7은 도 6의 VII-VII 선을 따라 취한 제1 정전기 보호 회로의 구조를 도시하는 개략 단면도이다. 도 8a는 도 6의 VIIIA-VIIIA 선을 따라 취한 제2 정전기 보호 회로(제2 p형 트랜지스터가 형성된 영역)의 구조를 도시하는 개략 단면도이다. 도 8b는 도 6의 VIIIB-VIIIB 선을 따라 취한 제2 정전기 보호 회로(제2 n형 트랜지스터가 형성된 영역)의 구조를 도시하는 개략 단면도이다.
우선, 도 6을 참조하여, 정전기 보호 회로(300)의 평면적인 구성을 설명한다.
도 6에 도시된 바와 같이, 정전기 보호 회로(300)는 제1 정전기 보호 회로(301)와 제2 정전기 보호 회로(302)로 구성된다. 제1 정전기 보호 회로(301)에서는 제1 n형 트랜지스터(330-1)와 제1 p형 트랜지스터(310-1)가, 신호 배선 SL을 끼워서 선 대칭으로 배치된다. 제2 정전기 보호 회로(302)에서 제2 n형 트랜지스터(330-2) 및 제2 p형 트랜지스터(310-2)는 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD을 따라 배치된다.
여기서, 제1 정전기 보호 회로(301)는 공지 기술(JP-A-2006-18165)의 정전기 보호 회로(500)(도 16)와 동일한 구성을 갖고, 제2 정전기 보호 회로(302)는 공지 기술의 정전기 보호 회로(500)와 상이한 구성을 갖는다.
제1 정전기 보호 회로(301)의 제1 n형 트랜지스터(330-1)에 있어서, 반도체층(331-1)은 직사각 형상이며, 고농도 드레인 영역(331-1e), 채널 영역(331-1a), 및 고농도 소스 영역(331-1d)을 갖는다. 반도체층(331-1)(채널 영역(331-1a))과 게이트 전극(333-1)(게이트(333-1a))이 겹치는 영역에, 제1 n형 트랜지스터(330-1)의 채널이 형성된다. 제1 n형 트랜지스터(330-1)의 채널 폭은 W1이며, 채널 길이는 L1이다.
고농도 소스 영역(331-1d)의 일부는 저전위 전원 배선 VSS와 겹치고, 당해 겹친 부분에 콘택트 홀(CTS-1a)이 배치된다. 고농도 드레인 영역(331-1e)의 일부는 신호 배선 SL과 겹치고, 당해 겹친 부분에 콘택트 홀(CTD-1a)이 배치된다. 게이트 전극(333-1)은 반도체층(331-1)의 채널 영역(331-1a) 및 저전위 전원 배선 VSS와 겹치도록 배치된다. 반도체층(331-1)의 채널 영역(331-1a)과 겹친 부분의 게이트 전극(333-1)이 게이트(333-1a)가 된다. 게이트 전극(333-1)은 U자 형상을 갖고, 고농도 소스 영역(331-1d)과 겹치지 않는다. 게이트 전극(333-1)과 저전위 전원 배선 VSS가 겹친 부분에, 콘택트 홀(CTG-1a)이 배치된다.
제1 정전기 보호 회로(301)의 제1 p형 트랜지스터(310-1)에 있어서, 반도체층(311-1)은 직사각 형상이며, 고농도 드레인 영역(311-1e), 채널 영역(311-1a), 및 고농도 소스 영역(311-1d)을 갖는다. 반도체층(311-1)(채널 영역(311-1a))과 게이트 전극(313-1)(게이트(313-1a))이 겹친 영역에, 제1 p형 트랜지스터(310-1)의 채널이 형성된다. 제1 p형 트랜지스터(310-1)의 채널 폭은 W1이며, 채널 길이는 L1이다.
고농도 드레인 영역(311-1e)의 일부는 신호 배선 SL과 겹치고, 당해 겹친 부분에 콘택트 홀(CTD-1b)이 배치된다. 고농도 소스 영역(311-1d)의 일부는 고전위 전원 배선 VDD와 겹치고, 당해 겹친 부분에 콘택트 홀(CTS-1b)이 배치된다. 게이트 전극(313-1)은 반도체층(311-1)의 채널 영역(311-1a) 및 고전위 전원 배선 VDD와 겹치도록 배치된다. 반도체층(311-1)의 채널 영역(311-1a)과 겹친 부분의 게이트 전극(313-1)이 게이트(313-1a)가 된다. 게이트 전극(313-1)은 U자 형상을 갖고, 고농도 소스 영역(311-1d)과 겹치지 않는다. 게이트 전극(313-1)과 고전위 전원 배선 VDD가 겹친 부분에, 콘택트 홀(CTG-1b)이 배치된다.
제2 정전기 보호 회로(302)의 제2 n형 트랜지스터(330-2)에 있어서, 반도체층(331-2)은 직사각 형상이며, 고농도 드레인 영역(331-2e), 채널 영역(331-2a), 및 고농도 소스 영역(331-2d)을 갖는다. 반도체층(331-2)(채널 영역(331-2a))과 게이트 전극(333-2)(게이트(333-2a))이 겹친 영역에, 제2 n형 트랜지스터(330-2)의 채널이 형성된다. 제2 n형 트랜지스터(330-2)의 채널 폭은 W1이며, 채널 길이는 L2이다.
제2 n형 트랜지스터(330-2) 및 제1 n형 트랜지스터(330-1)는 동일한 채널 폭 W1을 갖는다. 제2 n형 트랜지스터(330-2)의 채널 길이 L2는 제1 n형 트랜지스터(330-1)의 채널 길이 L1보다 길다. 구체적으로, 제2 n형 트랜지스터(330-2)의 채널 길이 L2는 제1 n형 트랜지스터(330-1)의 채널 길이 L1의 120%이거나, 또는 제1 n형 트랜지스터(330-1)의 채널 길이 L1의 120%보다 길다. 채널 폭들이 동일하면, n형 트랜지스터의 저항값은 채널 길이에 비례해서 증가한다(고저항이 된다). 따라서, 제2 n형 트랜지스터(330-2)는 제1 n형 트랜지스터(330-1)보다 고저항을 갖는다.
제2 n형 트랜지스터(330-2)의 고농도 드레인 영역(331-2e)의 일부는 고전위 전원 배선 VDD와 겹치고, 당해 겹친 부분에 콘택트 홀(CTD-2a)이 배치된다. 고농도 소스 영역(331-2d)의 일부는 저전위 전원 배선 VSS와 겹치고, 당해 겹친 부분에 콘택트 홀(CTS-2a)이 배치된다. 게이트 전극(333-2)은 반도체층(331-2)의 채널 영역(331-2a) 및 저전위 전원 배선 VSS와 겹치도록 배치된다. 반도체층(331-2)의 채널 영역(331-2a)과 겹친 부분의 게이트 전극(333-2)이 게이트(333-2a)가 된다. 저전위 전원 배선 VSS는 평면에서 보아 반도체층(331-2)의 고농도 소스 영역(331-2d) 및 게이트 전극(333-2)과 겹친 부분을 갖도록, 반도체층(331-2)의 측에 돌출한다. 저전위 전원 배선 VSS와 게이트 전극(333-2)이 겹친 부분에, 콘택트 홀(CTG-2a)이 배치된다.
제2 정전기 보호 회로(302)의 제2 p형 트랜지스터(310-2)에 있어서, 반도체층(311-2)은 직사각 형상이며, 고농도 드레인 영역(311-2e), 채널 영역(311-2a), 및 고농도 소스 영역(311-2d)을 갖는다. 반도체층(311-2)(채널 영역(311-2a))과 게이트 전극(313-2)(게이트(313-2a))이 겹친 영역에, 제2 p형 트랜지스터(310-2)의 채널이 형성된다. 제2 p형 트랜지스터(310-2)의 채널 폭은 W1이며, 채널 길이는 L2이다.
제2 p형 트랜지스터(310-2) 및 제1 p형 트랜지스터(310-1)는 동일한 채널 폭 W1을 갖는다. 제2 p형 트랜지스터(310-2)의 채널 길이 L2는 제1 p형 트랜지스터(310-1)의 채널 길이 L1보다 길다. 구체적으로는 제2 p형 트랜지스터(310-2)의 채널 길이 L2는 제1 p형 트랜지스터(310-1)의 채널 길이 L1의 120%이거나, 또는 제1 p형 트랜지스터(310-1)의 채널 길이 L1의 120%보다 길다. 채널 폭들이 동일하면, p형 트랜지스터의 저항값은 채널 길이에 비례해서 증가한다(고저항이 된다). 따라서, 제2 p형 트랜지스터(310-2)는 제1 p형 트랜지스터(310-1)보다 고저항을 갖는다.
고농도 드레인 영역(311-2e)의 일부는 저전위 전원 배선 VSS와 겹치고, 당해 겹친 부분에 콘택트 홀(CTD-2b)이 배치된다. 고농도 소스 영역(311-2d)의 일부는 고전위 전원 배선 VDD와 겹치고, 당해 겹친 부분에 콘택트 홀(CTS-2b)이 배치된다. 게이트 전극(313-2)은 반도체층(311-2)의 채널 영역(311-2a) 및 고전위 전원 배선 VDD와 겹치도록 배치된다. 반도체층(311-2)의 채널 영역(311-2a)과 겹친 부분의 게이트 전극(313-2)이 게이트(313-2a)가 된다. 고전위 전원 배선 VDD는 평면에서 보아 반도체층(311-2)의 고농도 소스 영역(311-2d) 및 게이트 전극(313-2)과 겹친 부분을 갖도록, 반도체층(311-2)의 측에 돌출한다. 고전위 전원 배선 VDD와 게이트 전극(313-2)이 겹친 부분에, 콘택트 홀(CTG-2b)이 배치된다.
전술한 바와 같이, 제2 n형 트랜지스터(330-2)는 제1 n형 트랜지스터(330-1)보다 고저항을 갖는다. 제2 p형 트랜지스터(310-2)는 제1 p형 트랜지스터(310-1)보다 고저항을 갖는다.
따라서, 제2 정전기 보호 회로(302)는 제1 정전기 보호 회로(301)보다 고저항을 갖는다.
여기서, 제1 n형 트랜지스터(330-1), 제1 p형 트랜지스터(310-1), 제2 n형 트랜지스터(330-2), 및 제2 p형 트랜지스터(310-2)는 동등한 채널 폭 W1을 갖지만, 이에 한정되지 않는다. 예를 들어, n형 트랜지스터들(330-1, 330-2)이나 p형 트랜지스터들(310-1, 310-2)은, 채널 폭들이나 채널 길이들이 서로 상이한 구성을 가질 수 있다.
요컨대, 제2 n형 트랜지스터(330-2)의 저항값이 제1 n형 트랜지스터(330-1)의 저항값보다 높아지도록, 각 트랜지스터들의 채널 폭 및 채널 길이가 설정될 수 있다. 마찬가지로, 제2 p형 트랜지스터(310-2)의 저항값이 제1 p형 트랜지스터(310-1)의 저항값보다 높아지도록, 각 트랜지스터들의 채널 폭 및 채널 길이가 설정될 수 있다.
바꾸어 말하면, 제2 정전기 보호 회로(302)가 제1 정전기 보호 회로(301)보다 고저항을 갖도록, 제2 정전기 보호 회로(302) 및 제1 정전기 보호 회로(301)를 구성하는 트랜지스터들의 채널 길이들이나 채널 폭들이 설정될 수 있다.
다음으로, 도 7을 참조하여, 제1 정전기 보호 회로(301)의 구조를 설명한다.
도 7에 도시된 바와 같이, 기판 본체(10a)를 덮는 하지 절연막(12) 상에 설치된 반도체층들(311-1, 331-1)은 게이트 절연막(2)으로 덮인다. 게이트 절연막(2) 상에는 게이트 전극(3a)과 동일한 공정에서 형성된 게이트 전극들(313-1, 333-1)이 설치된다. 게이트 절연막(2)을 개재하여 반도체층들(311-1, 331-1)에 대향 배치된 부분의 게이트 전극들(313-1, 333-1)이 게이트들(313-1a, 333-1a)이 된다. 게이트 전극들(313-1, 333-1) 및 게이트 절연막(2)은 제1 층간 절연막(41)으로 덮인다. 제1 층간 절연막(41) 상에는 데이터선(6a)이나 중계 전극(5a)과 동일한 공정에서 형성된 저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL이 설치된다. 저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL에는 제2 층간 절연막(42)과 제3 층간 절연막(43)이 순서대로 적층된다.
다음으로, 도 8a를 참조하여, 제2 정전기 보호 회로(302)에 있어서의 제2 p형 트랜지스터(310-2)가 설치된 영역의 구조를 설명한다.
도 8a에 도시된 바와 같이, 기판 본체(10a)를 덮는 하지 절연막(12) 상에 설치된 반도체층(311-2)은 게이트 절연막(2)으로 덮인다. 게이트 절연막(2) 상에는 게이트 전극(3a)과 동일한 공정에서 형성된 게이트 전극(313-2)이 설치된다. 게이트 절연막(2)을 개재하여 반도체층(311-2)에 대향 배치된 부분의 게이트 전극(313-2)이 게이트(313-2a)가 된다. 게이트 전극(313-2) 및 게이트 절연막(2)은 제1 층간 절연막(41)으로 덮인다. 제1 층간 절연막(41) 상에는 데이터선(6a)이나 중계 전극(5a)과 동일한 공정에서 형성된 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD가 설치된다. 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에는 제2 층간 절연막(42)과 제3 층간 절연막(43)이 순서대로 적층된다.
다음으로, 도 8b를 참조하여, 제2 정전기 보호 회로(302)에 있어서의 제2 n형 트랜지스터(330-2)가 설치된 영역의 구조를 설명한다.
도 8b에 도시된 바와 같이, 기판 본체(10a)를 덮는 하지 절연막(12) 상에 설치된 반도체층(331-2)은 게이트 절연막(2)으로 덮인다. 게이트 절연막(2) 상에는 게이트 전극(3a)과 동일한 공정에서 형성된 게이트 전극(333-2)이 설치된다. 게이트 절연막(2)을 개재하여 반도체층(331-2)에 대향 배치된 부분의 게이트 전극(333-2)이 게이트(333-2a)가 된다. 게이트 전극(333-2) 및 게이트 절연막(2)은 제1 층간 절연막(41)으로 덮인다. 제1 층간 절연막(41) 상에는 데이터선(6a)이나 중계 전극(5a)과 동일한 공정에서 형성된 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD가 설치된다. 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에는 제2 층간 절연막(42)과 제3 층간 절연막(43)이 순서대로 적층된다.
여기서, 저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL은 반도체 회로들(데이터선 구동 회로(101), 주사선 구동 회로(104), 및 샘플링 회로(7) 등)에 전기적으로 접속되는 본선부와, 정전기 보호 회로(300)에 전기적으로 접속되는 지선부로 구성된다(도면에서 생략됨). 예를 들어, 복수의 정전기 보호 회로들(300) 중 하나의 정전기 보호 회로(300)에 전기적으로 접속되는 지선부는, 복수의 정전기 보호 회로(300) 중 다른 정전기 보호 회로(300)와 전기적으로 접속되는 다른 지선부와, 평면에서 보아 교차하는 경우에, 지선부 및 다른 지선부 중 어느 것도 전기적으로 단락하지 않도록, 저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL의 지선부에 대응하는 부분은 화소 P와 동일한 공정에서 형성된 다층 배선 구조를 갖는다(도면에서 생략됨). 마찬가지로, 저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL의 본선부에 대응하는 부분도, 화소 P와 동일한 공정에서 형성된 다층의 배선 구조를 갖는다(도면에서 생략됨).
또한, 제1 n형 트랜지스터(330-1)에 있어서, 저전위 전원 배선 VSS는 게이트(333-1a)(게이트 전극(333-1))와 소스(334-1)(고농도 소스 영역(331-1d))를 전기적으로 접속하는 중계 전극이 되고, 제1 p형 트랜지스터(310-1)에 있어서, 고전위 전원 배선 VDD는 게이트(313-1a)(게이트 전극(313-1))와 소스(314-1)(고농도 소스 영역(311-1d))를 전기적으로 접속하는 중계 전극이 된다(도 7 참조). 제2 n형 트랜지스터(330-2)에 있어서, 저전위 전원 배선 VSS는 게이트(333-2a)(게이트 전극(333-2))와 소스(334-2)(고농도 소스 영역(331-2d))를 전기적으로 접속하는 중계 전극이 된다 (도 8b 참조). 제2 p형 트랜지스터(310-2)에 있어서, 고전위 전원 배선 VDD는 게이트(313-2a)(게이트 전극(313-2))와 소스(314-2)(고농도 소스 영역(311-2d))를 전기적으로 접속하는 중계 전극이 된다 (도 8a 참조).
[정전기 보호 회로의 동작과 효과들] 도 9a 내지 도 11b는 도 5에 대응하는 정전기 보호 회로의 회로도들이며, 정전기로 인해 부가된 전하들의 흐름이 파선으로 나타내어진다. 상세하게, 도 9a에서는 저전위 전원 배선 VSS에 부가된 음의 전하 NC의 흐름이 파선으로 나타내어진다. 도 9b에서는 고전위 전원 배선 VDD에 부가된 음의 전하 NC의 흐름이 파선으로 나타내어진다. 도 10a에서는 저전위 전원 배선 VSS에 부가된 양의 전하 PC의 흐름이 파선으로 나타내어진다.
도 10b에서는 고전위 전원 배선 VDD에 부가된 양의 전하 PC의 흐름이 파선으로 나타내어진다. 도 11a에서는 신호 배선 SL에 부가된 음의 전하 NC의 흐름이 파선으로 나타내어진다. 도 11b에서는 신호 배선 SL에 부가된 양의 전하 PC의 흐름이 배선으로 나타내어진다.
액정 장치(100)의 동작 동안, 저전위 전원 배선 VSS의 전위, 신호 배선 SL의 전위, 및 고전위 전원 배선 VDD의 전위의 순서대로, 각 배선들의 전위가 점점 높아진다.
그 결과, 제1 n형 트랜지스터(330-1)에 있어서, 게이트(333-1a)는 드레인(335-1)에 대하여 음의 전위를 가지므로, 제1 n형 트랜지스터(330-1)는 비도통 상태로 된다. 제1 p형 트랜지스터(310-1)에 있어서, 게이트(313-1a)는 드레인(315-1)에 대하여 양의 전위를 가지므로, 제1 p형 트랜지스터(310-1)는 비도통 상태로 된다. 제2 n형 트랜지스터(330-2)에 있어서, 게이트(333-2a)는 드레인(335-2)에 대하여 음의 전위를 가지므로, 제2 n형 트랜지스터(330-2)는 비도통 상태로 된다. 제2 p형 트랜지스터(310-2)에 있어서, 게이트(313-2a)는 드레인(315-2)에 대하여 양의 전위를 가지므로, 제2 p형 트랜지스터(310-2)는 비도통 상태로 된다.
즉, 액정 장치(100)의 동작 동안, 제1 정전기 보호 회로(301) 및 제2 정전기 보호 회로(302)를 구성하는 트랜지스터들은 모두 비도통 상태가 된다. 이로 인해, 제1 정전기 보호 회로(301) 및 제2 정전기 보호 회로(302)를 구성하는 트랜지스터들에 전기적으로 접속되는 저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL은 서로 전기적으로 간섭하지 않고, 액정 장치(100)는 정상적으로 동작한다.
액정 장치(100)의 비 동작 동안, 저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL은 전위들이 확정되지 않는 플로팅 상태로 된다. 예를 들어, 저전위 전원 배선 VSS에 양의 정전기가 작용하면, 저전위 전원 배선 VSS는 양의 전위를 갖고, 저전위 전원 배선 VSS에 음의 정전기가 작용하면, 저전위 전원 배선 VSS는 음의 전위를 갖는다. 마찬가지로, 고전위 전원 배선 VDD 및 신호 배선 SL의 전위들도 고전위 전원 배선 VDD 및 신호 배선 SL에 작용하는 정전기에 따라 변화한다.
액정 장치(100)의 비 동작 동안, 정전기가 배선들(저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL)에 작용하면, 당해 배선들의 전위들이 크게 변동하고, 당해 배선들에 전기적으로 접속되는 반도체 회로들(샘플링 회로(7), 데이터선 구동 회로(101), 및 주사선 구동 회로(104))에, 회복 불능한 정전 대미지(예를 들어, 정전 파괴)가 발생할 우려가 있다. 액정 장치(100)는 정전기 보호 회로(300)를 구비하므로, 액정 장치(100)의 비 동작 동안의 정전기의 영향이 작아져서(억제되어), 반도체 회로들(샘플링 회로(7), 데이터선 구동 회로(101), 및 주사선 구동 회로(104))에 회복 불능한 정전 대미지(예를 들어, 정전 파괴)가 발생하기 어려워진다.
전술한 바와 같이, 본 실시 형태에 따른 정전기 보호 회로(300)는 공지 기술의 정전기 보호 회로(500)(도 16 참조)와 동일한 구성의 제1 정전기 보호 회로(301), 및 공지 기술의 정전기 보호 회로(500)와 상이한 구성의 제2 정전기 보호 회로(302)를 갖는다. 따라서, 본 실시 형태에 따른 정전기 보호 회로(300)는 공지 기술에 따른 정전기 보호 회로(500)만을 설치한 경우와 비교하여, 정전기의 영향을 보다 강하게 억제할 수 있다.
이하에, 그 상세를 설명한다. 이하의 설명에서는, 제1 정전기 보호 회로(301)만으로 구성된 정전기 보호 회로, 즉 제2 정전기 보호 회로(302)를 구비하지 않는 정전기 보호 회로(300)를 공지 기술의 정전기 보호 회로라고 칭한다.
액정 장치(100)의 비 동작 동안, 정전기로 인해 음의 전하 NC가 저전위 전원 배선 VSS에 부가되면, 제1 n형 트랜지스터(330-1)의 게이트(333-1a)는 드레인(335-1)에 대하여 음의 전위를 갖고, 제1 n형 트랜지스터(330-1)는 비도통 상태가 된다. 제2 n형 트랜지스터(330-2)의 게이트(333-2a)는 드레인(335-2)에 대하여 음의 전위를 갖고, 제2 n형 트랜지스터(330-2)는 비도통 상태가 된다. 제2 p형 트랜지스터(310-2)의 게이트(313-2a)는 드레인(315-2)에 대하여 양의 전위를 갖고, 제2 p형 트랜지스터(310-2)는 비도통 상태가 된다.
이로 인해, 도 9a에 도시된 바와 같이, 정전기로 인해 저전위 전원 배선 VSS에 부가된 음의 전하 NC는 제1 n형 트랜지스터(330-1), 제2 n형 트랜지스터(330-2), 및 제2 p형 트랜지스터(310-2)인 세 개 트랜지스터에 분산되어 작용한다. 공지 기술의 정전기 보호 회로를 사용하는 경우, 상기 음의 전하 NC는 제1 n형 트랜지스터(330-1)에만 국소적으로 작용한다. 음의 전하 NC가 제1 n형 트랜지스터(330-1)에만 국소적으로 작용하면, 음의 전하 NC가 세 개의 트랜지스터에 분산되어 작용하는 경우와 비교하여, 제1 n형 트랜지스터(330-1)에 회복 불능한 정전 대미지(예를 들어, 정전 파괴)가 발생하기 쉬워진다. 즉, 본 실시 형태에 따른 정전기 보호 회로(300)에서는 정전기로 인해 저전위 전원 배선 VSS에 부가된 음의 전하 NC의 영향이 세 개의 트랜지스터들에 분산되므로, 공지 기술의 정전기 보호 회로를 사용하는 경우와 비교하여, 제1 n형 트랜지스터(330-1), 제2 n형 트랜지스터(330-2), 및 제2 p형 트랜지스터(310-2)에 회복 불능한 정전 대미지가 발생하기 어려워진다. 따라서, 정전기로 인해 저전위 전원 배선 VSS에 부가된 음의 전하 NC로 인해, 제1 정전기 보호 회로(301) 및 제2 정전기 보호 회로(302)를 파손시키기 어렵게 하여, 제1 정전기 보호 회로(301) 및 제2 정전기 보호 회로(302)를 안정적으로 장기간 동작시킬 수 있고, 안정적으로 정전기의 영향을 억제할 수 있다.
정전기로 인해 음의 전하 NC가 고전위 전원 배선 VDD에 부가되면, 제2 n형 트랜지스터(330-2)의 게이트(333-2a)는 드레인(335-2)에 대하여 양의 전위를 갖고, 제2 n형 트랜지스터(330-2)는 도통 상태가 된다. 제1 p형 트랜지스터(310-1)의 게이트(313-1a)는 드레인(315-1)에 대하여 음의 전위를 갖고, 제1 p형 트랜지스터(310-1)는 도통 상태가 된다. 제2 p형 트랜지스터(310-2)의 게이트(313-2a)는 드레인(315-2)에 대하여 음의 전위를 갖고, 제2 p형 트랜지스터(310-2)는 도통 상태가 된다.
이로 인해, 도 9b에 도시된 바와 같이, 정전기로 인해 고전위 전원 배선 VDD에 부가된 음의 전하 NC는 도통 상태로 된 제1 p형 트랜지스터(310-1)를 개재하여 신호 배선 SL에 방전되고, 또한 도통 상태로 된 제2 n형 트랜지스터(330-2) 및 제2 p형 트랜지스터(310-2)를 개재하여 저전위 전원 배선 VSS에 방전된다. 공지 기술의 정전기 보호 회로를 사용하는 경우, 전술한 음의 전하 NC는 신호 배선 SL에만 방전된다. 정전기 보호 회로(300)에서는 고전위 전원 배선 VDD에 부가된 음의 전하 NC는 신호 배선 SL 및 저전위 전원 배선 VSS 양쪽에 방전되므로, 공지 기술의 정전기 보호 회로를 사용하는 경우와 비교하여, 음의 전하 NC로 인한 고전위 전원 배선 VDD의 전위 변동들을 강하게 억제하고, 고전위 전원 배선 VDD에 전기적으로 접속되는 반도체 회로들(샘플링 회로(7), 데이터선 구동 회로(101), 및 주사선 구동 회로(104))에 회복 불능한 정전 대미지가 발생하기 어려워진다.
여기서, 상세는 후술하지만, 고전위 전원 배선 VDD에 부가된 음의 전하 NC를 신호 배선 SL에만 방전하면, 신호 배선 SL의 전위 변동이 커지고, 신호 배선 SL에 접속되는 반도체 회로들(샘플링 회로(7), 데이터선 구동 회로(101), 및 주사선 구동 회로(104)) 등에 회복 불능한 정전 대미지가 발생할 우려가 있다. 본 실시 형태에서는 고전위 전원 배선 VDD에 부가된 음의 전하 NC가 신호 배선 SL 및 저전위 전원 배선 VSS 양쪽에 분산되어 방전되므로, 신호 배선 SL에만 방전하는 경우와 비교하여, 음의 전하 NC가 방전된 측의 배선들(저전위 전원 배선 VSS, 신호 배선 SL)의 전위 변동들이 작아져서, 반도체 회로들(샘플링 회로(7), 데이터선 구동 회로(101), 및 주사선 구동 회로(104)) 등에 회복 불능한 정전 대미지가 발생하기 어려워진다.
정전기로 인해 양의 전하 PC가 저전위 전원 배선 VSS에 부가되면, 제1 n형 트랜지스터(330-1)의 게이트(333-1a)는 드레인(335-1)에 대하여 양의 전위를 갖고, 제1 n형 트랜지스터(330-1)는 도통 상태가 된다. 제2 n형 트랜지스터(330-2)의 게이트(333-2a)는 드레인(335-2)에 대하여 양의 전위를 갖고, 제2 n형 트랜지스터(330-2)는 도통 상태가 된다. 제2 p형 트랜지스터(310-2)의 게이트(313-2a)는 드레인(315-2)에 대하여 음의 전위를 갖고, 제2 p형 트랜지스터(310-2)는 도통 상태가 된다.
이로 인해, 도 10a에 도시된 바와 같이, 정전기로 인해 저전위 전원 배선 VSS에 부가된 양의 전하 PC는 도통 상태로 된 제1 n형 트랜지스터(330-1)를 개재하여 신호 배선 SL에 방전되고, 또한 도통 상태로 된 제2 n형 트랜지스터(330-2) 및 제2 p형 트랜지스터(310-2)를 개재하여 고전위 전원 배선 VDD에 방전된다. 공지 기술의 정전기 보호 회로를 사용하는 경우, 전술한 양의 전하 PC는 신호 배선 SL에만 방전된다. 정전기 보호 회로(300)에서는 저전위 전원 배선 VSS에 부가된 양의 전하 PC는 신호 배선 SL 및 고전위 전원 배선 VDD 양쪽에 방전되므로, 공지 기술의 정전기 보호 회로를 사용하는 경우와 비교하여, 양의 정전기(양의 전하 PC)로 인한 저전위 전원 배선 VSS의 전위 변동을 강하게 억제하고, 저전위 전원 배선 VSS에 전기적으로 접속되는 반도체 회로들(샘플링 회로(7), 데이터선 구동 회로(101), 및 주사선 구동 회로(104))에 회복 불능한 정전 대미지가 발생하기 어려워진다.
여기서, 상세는 후술하지만, 저전위 전원 배선 VSS에 부가된 양의 전하 PC를 신호 배선 SL에만 방전하면, 신호 배선 SL의 전위 변동들이 커지고, 신호 배선 SL에 접속되는 반도체 회로들(샘플링 회로(7), 데이터선 구동 회로(101), 및 주사선 구동 회로(104)) 등에 회복 불능한 정전 대미지가 발생할 우려가 있다. 본 실시 형태에서는 저전위 전원 배선 VSS에 부가된 양의 전하 PC가 신호 배선 SL 및 고전위 전원 배선 VDD 양쪽에 분산되어 방전되므로, 신호 배선 SL에만 방전하는 경우와 비교하여, 양의 전하 PC가 방전된 측의 배선들(고전위 전원 배선 VDD 및 신호 배선 SL)의 전위 변동들이 작아지고, 반도체 회로들(샘플링 회로(7), 데이터선 구동 회로(101), 및 주사선 구동 회로(104)) 등에 회복 불능한 정전 대미지가 발생하기 어려워진다.
정전기로 인해 양의 전하 PC가 고전위 전원 배선 VDD에 부가되면, 제1 p형 트랜지스터(310-1)의 게이트(313-1a)는 드레인(315-1)에 대하여 양의 전위를 갖고, 제1 p형 트랜지스터(310-1)는 비도통 상태가 된다. 제2 n형 트랜지스터(330-2)의 게이트(333-2a)는 드레인(335-2)에 대하여 음의 전위를 갖고, 제2 n형 트랜지스터(330-2)는 비도통 상태가 된다. 제2 p형 트랜지스터(310-2)의 게이트(313-2a)는 드레인(315-2)에 대하여 양의 전위를 갖고, 제2 p형 트랜지스터(310-2)는 비도통 상태가 된다.
이로 인해, 도 10b에 도시된 바와 같이, 정전기로 인해 고전위 전원 배선 VDD에 부가된 양의 전하 PC는 제1 p형 트랜지스터(310-1), 제2 n형 트랜지스터(330-2), 및 제2 p형 트랜지스터(310-2)인 세 개의 트랜지스터들에 분산되어 작용한다. 공지 기술의 정전기 보호 회로를 사용하는 경우, 전술한 양의 전하 PC는 제1 p형 트랜지스터(310-1)에만 국소적으로 작용한다. 양의 전하 PC가 제1 p형 트랜지스터(310-1)에만 국소적으로 작용하면, 양의 전하 PC가 세 개의 트랜지스터들에 분산되어 작용하는 경우와 비교하여, 제1 p형 트랜지스터(310-1)에 회복 불능한 정전 대미지가 발생하기 쉬워진다. 정전기 보호 회로(300)에서는 정전기로 인해 고전위 전원 배선 VDD에 부가된 양의 전하 PC의 영향이 세 개의 트랜지스터들에 분산되므로, 공지 기술의 정전기 보호 회로를 사용하는 경우에 제1 p형 트랜지스터(310-1), 제2 n형 트랜지스터(330-2) 및 제2 p형 트랜지스터(310-2)에 발생하는 회복 불능한 정전 대미지가 발생하기 어려워진다.
따라서, 정전기로 인해 고전위 전원 배선 VDD에 부가된 양의 전하 PC로 인해, 제1 정전기 보호 회로(301) 및 제2 정전기 보호 회로(302)를 파손시키기 어렵게 할 수 있어서, 제1 정전기 보호 회로(301) 및 제2 정전기 보호 회로(302)를 안정적으로 장기간 동작시킬 수 있고, 안정적으로 정전기의 영향을 억제할 수 있다.
정전기로 인해 음의 전하 NC가 신호 배선 SL에 부가되면, 제1 n형 트랜지스터(330-1)의 게이트(333-1a)는 드레인(335-1)에 대하여 양의 전위를 갖고, 제1 n형 트랜지스터(330-1)는 도통 상태가 된다. 제1 p형 트랜지스터(310-1)의 게이트(313-1a)는 드레인(315-1)에 대하여 양의 전위를 갖고, 제1 p형 트랜지스터(310-1)는 비도통 상태가 된다.
이로 인해, 도 11a에 도시된 바와 같이, 정전기로 인해 신호 배선 SL에 부가된 음의 전하 NC는 도통 상태로 된 제1 n형 트랜지스터(330-1)를 개재하여 저전위 전원 배선 VSS에 방전된다. 따라서, 신호 배선 SL에 부가된 음의 전하 NC는 도통 상태로 된 제1 n형 트랜지스터(330-1)를 개재하여 저전위 전원 배선 VSS에 방전되므로, 음의 전하 NC로 인한 신호 배선 SL의 전위 변동들을 억제하고, 신호 배선 SL에 전기적으로 접속되는 반도체 회로들(샘플링 회로(7), 데이터선 구동 회로(101), 및 주사선 구동 회로(104)) 등에 회복 불능한 정전 대미지(예를 들어, 정전 파괴)가 발생하기 어려워진다.
정전기로 인해 양의 전하 PC가 신호 배선 SL에 부가되면, 제1 n형 트랜지스터(330-1)의 게이트(333-1a)는 드레인(335-1)에 대하여 음의 전위를 갖고, 제1 n형 트랜지스터(330-1)는 비도통 상태가 된다. 제1 p형 트랜지스터(310-1)의 게이트(313-1a)는 드레인(315-1)에 대하여 음의 전위를 갖고, 제1 p형 트랜지스터(310-1)는 도통 상태가 된다.
이로 인해, 도 11b에 도시된 바와 같이, 정전기로 인해 신호 배선 SL에 부가된 양의 전하 PC는 도통 상태로 된 제1 p형 트랜지스터(310-1)를 개재하여 고전위 전원 배선 VDD에 방전된다. 신호 배선 SL에 부가된 양의 전하 PC는 도통 상태로 된 제1 p형 트랜지스터(310-1)를 개재하여 고전위 전원 배선 VDD에 방전되므로, 양의 전하 PC로 인한 신호 배선 SL의 전위 변동들을 억제하고, 신호 배선 SL에 전기적으로 접속되는 반도체 회로들(샘플링 회로(7), 데이터선 구동 회로(101), 및 주사선 구동 회로(104)) 등에 회복 불능한 정전 대미지가 발생하기 어려워진다.
저전위 전원 배선 VSS 및 고전위 전원 배선 VDD는 반도체 회로들(샘플링 회로(7), 데이터선 구동 회로(101), 및 주사선 구동 회로(104))에 전력을 공급하는 배선들이며, 신호 배선 SL은 액정 장치(100)를 구동하는 신호를 공급하는 배선이며, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에는 신호 배선 SL과 비교하여 큰 전류가 흐른다. 이로 인해, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD의 면적은 신호 배선 SL의 면적보다 크고, 즉, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD의 배선 용량은 신호 배선 SL의 배선 용량보다 크고, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD는 신호 배선 SL과 비교하여 큰 전류가 흐르기 쉽다.
가령, 저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL에, 정전기로 인해 동일한 양의 전하가 부가된 경우를 가정하면, 작은 면적(배선 용량)의 신호 배선 SL은 큰 면적(배선 용량)의 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD와 비교하여, 더 큰 전위 변동들이 발생한다. 또한, 큰 배선 용량의 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD는 작은 배선 용량의 신호 배선 SL과 비교하여, 더 작은 전위 변동들이 발생한다. 이와 같이, 저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL에서는 정전기의 영향이 상이하다.
도 11a 및 도 11b에 도시된 바와 같이, 정전기로 인해 신호 배선 SL에 부가된 음의 전하 NC 또는 양의 전하 PC는 저전위 전원 배선 VSS 또는 고전위 전원 배선 VDD 중 어느 하나에 방전되어, 정전기로 인한 신호 배선 SL의 전위 변동들을 감소시킨다. 전하가 방전된 측의 배선들(저전위 전원 배선 VSS 및 고전위 전원 배선 VDD)은 전하가 부가된 측의 배선(신호 배선 SL)과 비교하여 더 큰 배선 용량을 가지므로, 전하를 방전해도, 전하가 방전된 측의 배선들(저전위 전원 배선 VSS 및 고전위 전원 배선 VDD)의 전위 변동들은 전하가 부가된 측의 배선(신호 배선 SL)의 전위 변동들보다 작아진다. 따라서, 전하가 부가된 측의 배선(신호 배선 SL)과 마찬가지로, 전하가 방전된 측의 배선들(저전위 전원 배선 VSS 및 고전위 전원 배선 VDD)에 있어서도, 정전기로 인한 문제(회복 불능한 정전 대미지)가 억제된다.
이와 같이, 정전기로 인한 전하가 방전되는 측의 배선은 작은 배선 용량의 배선(신호 배선 SL)인 것보다, 큰 배선 용량의 배선들(저전위 전원 배선 VSS 및 고전위 전원 배선 VDD)인 것이 더 바람직하다.
도 9b 및 도 10a에 도시된 바와 같이, 정전기로 인해 저전위 전원 배선 VSS 또는 고전위 전원 배선 VDD에 부가된 음의 전하 NC 또는 양의 전하 PC가, 신호 배선 SL과 전원 배선(저전위 전원 배선 VSS 또는 고전위 전원 배선 VDD 중 어느 하나) 양쪽에 분산되어 방전되어, 정전기로 인한 저전위 전원 배선 VSS 또는 고전위 전원 배선 VDD의 전위 변동들이 감소된다.
예를 들어, 공지 기술의 정전기 보호 회로를 사용하는 경우, 정전기로 인해 저전위 전원 배선 VSS 또는 고전위 전원 배선 VDD에 부가된 음의 전하 NC 또는 양의 전하 PC는 신호 배선 SL에만 방전된다. 이 경우, 전하가 방전된 측의 배선(신호 배선 SL)은 전하가 부가된 측의 배선들(저전위 전원 배선 VSS 및 고전위 전원 배선 VDD)과 비교하여 작은 배선 용량을 가지므로, 전하가 방전될 때, 전하가 방전된 측의 배선(신호 배선 SL)의 전위 변동들은 전하가 부가된 측의 배선들(저전위 전원 배선 VSS 및 고전위 전원 배선 VDD)의 전위 변동들보다 커진다. 즉, 정전기로 인해 저전위 전원 배선 VSS 또는 고전위 전원 배선 VDD에 부가된 음의 전하 NC 또는 양의 전하 PC를 신호 배선 SL에만 방전함으로써, 신호 배선 SL에 큰 전위 변동들이 발생하고, 신호 배선 SL에 전기적으로 접속되는 반도체 회로들(샘플링 회로(7), 데이터선 구동 회로(101), 및 주사선 구동 회로(104))에 회복 불능한 정전 대미지가 발생할 우려가 있다.
정전기 보호 회로(300)에서는 정전기로 인해 저전위 전원 배선 VSS 또는 고전위 전원 배선 VDD에 부가된 음의 전하 NC 또는 양의 전하 PC가, 신호 배선 SL과 전원 배선(저전위 전원 배선 VSS 또는 고전위 전원 배선 VDD 중 어느 하나) 양쪽에 분산되어 방전된다. 따라서, 공지 기술의 정전기 보호 회로를 사용하는 경우와 비교하여, 전하가 방전된 측의 배선(신호 배선 SL)의 전위 변동들이 작아지고, 신호 배선 SL에 전기적으로 접속되는 반도체 회로들(샘플링 회로(7), 데이터선 구동 회로(101), 및 주사선 구동 회로(104))에 회복 불능한 정전 대미지가 발생하기 어려워진다.
또한, 전하가 방전되는 측의 배선의 배선 용량에 따라, 정전기로 인해 부가된 전하의 방전의 용이함이 상이하다. 상세하게, 전하가 방전되는 측의 배선의 배선 용량이 큰 경우에는, 전하가 방전되는 측의 배선의 배선 용량이 작은 경우보다, 정전기로 인해 부가된 전하를 방전하기 쉽다. 따라서, 전하가 방전되는 측의 배선의 배선 용량이 큰 경우에는, 전하가 방전되는 측의 배선의 배선 용량이 작은 경우보다, 정전기로 인해 부가된 전하를 빠르게 방전할 수 있다. 정전기로 인해 부가된 전하를 빠르게 방전하면, 정전기가 부가된 측의 배선 전위 변동들도 작아진다.
공지 기술의 정전기 보호 회로를 사용하는 경우, 전하가 방전되는 측의 배선은 신호 배선 SL이 된다. 본 실시 형태에 따른 정전기 보호 회로(300)를 사용하는 경우, 전하가 방전되는 측의 배선은 신호 배선 SL 및 전원 배선(저전위 전원 배선 VSS 또는 고전위 전원 배선 VDD 중 어느 하나)이 된다. 이로 인해, 전하가 방전되는 측의 배선의 배선 용량은 공지 기술의 정전기 보호 회로보다, 정전기 보호 회로(300)쪽이 커진다. 따라서, 정전기 보호 회로(300)는 공지 기술의 정전기 보호 회로와 비교하여, 정전기로 인해 부가된 전하를 빠르게 방전할 수 있고, 정전기가 부가된 측의 배선 전위 변동들을 감소시킬 수 있다.
이와 같이, 본 실시 형태에 따른 정전기 보호 회로(300)는 공지 기술의 정전기 보호 회로와 비교하여, 정전기가 부가된 측의 배선 및 정전기가 방전된 측의 배선 양쪽 전위 변동들이 작아지므로, 정전기로 인한 결함들(회복 불능한 정전 대미지)을 보다 강하게 억제할 수 있다.
액정 장치(100)를 제조하는 공정에서는 다양한 요인들로 인해 정전기가 발생한다. 예를 들어, 플라즈마 분위기를 사용한 처리들(세정, 성막, 및 에칭 등)에서는 플라즈마가 정전기의 발생원이 된다. 반송이나 핸들링 동안에는 슬라이딩이나 마찰 등에 의해 정전기가 발생한다. 대전된 부재들(카세트들, 지그들, 및 공구들 등)도 정전기의 발생원이 된다. 또한, 액정 장치(100)가 완성된 이후에 있어서도, 다양한 요인들로 인해 정전기가 발생한다.
정전기는 작은 면적의 신호 배선 SL에보다, 큰 면적의 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에 작용하기 쉽다. 즉, 큰 면적의 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에는 작은 면적의 신호 배선 SL과 비교하여, 정전기로 인해 큰 양의 전하가 부가되기 쉽다. 저전위 전원 배선 VSS 또는 고전위 전원 배선 VDD에 부가된 큰 양의 전하는, 도 9b 또는 도 10a에 도시된 바와 같이, 도통 상태로 된 제1 정전기 보호 회로(301)를 개재하여 신호 배선 SL에 방전되고, 또한 도통 상태로 된 제2 정전기 보호 회로(302)를 개재하여 전원 배선(저전위 전원 배선 VSS 또는 고전위 전원 배선 VDD 중 어느 하나)에 방전된다.
전술한 바와 같이, 정전기로 인해 부가되는 전하는 작은 배선 용량의 배선 측에보다, 큰 배선 용량의 배선 측에 흐르기 쉽다라는 관계가 있으므로, 정전기로 인해 부가된 전하는 제1 정전기 보호 회로(301)의 측에보다 제2 정전기 보호 회로(302)의 측에 흐르기 쉽다. 또한, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에는 정전기로 인해 큰 양의 전하가 부가되기 쉬우므로, 제2 정전기 보호 회로(302)에 큰 양의 전하(이하, 방전 전류라고 칭함)가 흐르기 쉽다.
가령, 제1 정전기 보호 회로(301)와 제2 정전기 보호 회로(302)가 실질적으로 동일한 저항일 경우, 제2 정전기 보호 회로(302)에 큰 방전 전류가 흐르게 된다. 제2 정전기 보호 회로(302)에 흐르는 방전 전류의 전류값은 정전기로 인해 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에 부가되는 전하의 양에 비례한다. 이로 인해, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에 부가되는 전하의 양이 커지면, 제2 정전기 보호 회로(302)를 파손시키는 과잉 방전 전류가 흐를 우려가 있다.
전술한 바와 같이, 제2 정전기 보호 회로(302)는 제1 정전기 보호 회로(301)보다 고저항이므로, 그렇지 않으면 제2 정전기 보호 회로(302)를 파손시킬 과잉 방전 전류를 억제할 수 있다. 즉, 제2 정전기 보호 회로(302)가 제1 정전기 보호 회로(301)보다 고저항을 가짐으로써, 제2 정전기 보호 회로(302)(정전기 보호 회로(300))의 정전기에 대한 내성을 높이고, 제2 정전기 보호 회로(302)(정전기 보호 회로(300))가 장기간 동안 안정적으로 동작할 수 있다.
제2 정전기 보호 회로(302)가 제1 정전기 보호 회로(301)보다 고저항을 갖도록 하기 위해서, 제2 n형 트랜지스터(330-2)의 채널 길이 L2는, 제1 n형 트랜지스터(330-1)의 채널 길이 L1보다 크게 설정되고, 제2 p형 트랜지스터(310-2)의 채널 길이 L2는 제1 p형 트랜지스터(310-1)의 채널 길이 L2보다 크게 설정된다. 이로 인해, 채널 영역에 형성되는 용량은, 제1 n형 트랜지스터(330-1)보다 제2 n형 트랜지스터(330-2)의 쪽이 더 크고, 제1 p형 트랜지스터(310-1)보다 제2 p형 트랜지스터(310-2)의 쪽이 더 크다. 즉, 제2 n형 트랜지스터(330-2) 및 제2 p형 트랜지스터(310-2)는 제1 n형 트랜지스터(330-1) 및 제1 p형 트랜지스터(310-1)보다 큰 용량을 갖는다.
전술한 바와 같이, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에는 큰 전류가 흐르기 쉽다. 또한, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에 큰 전류가 흐르면, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD의 전위들이 변동한다. 본 실시 형태에서는, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에, 큰 용량을 갖는 제2 정전기 보호 회로(302)(제2 n형 트랜지스터(330-2) 및 제2 p형 트랜지스터(310-2))가 전기적으로 접속되므로, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD의 배선 용량이 커지고, 큰 전류가 흘러도 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD의 전위 변동이 감소된다. 따라서, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD의 전위 안정성이 증가되고, 액정 장치(100)를 안정적으로 동작시킬 수 있다.
즉, 제2 정전기 보호 회로(302)를 제1 정전기 보호 회로(301)보다 큰 용량의 트랜지스터로 구성하는 것(제2 정전기 보호 회로(302)를 제1 정전기 보호 회로(301)보다 고저항의 트랜지스터로 구성하는 것)에 의해, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD의 배선 용량을 증가시킬 수 있고, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD의 전위 안정성을 증가시킬 수 있고, 액정 장치(100)를 안정적으로 동작시킬 수 있다라는 새로운 효과들을, 전술한 정전기의 영향을 억제한다라는 효과 외에도, 달성할 수 있다.
전술한 바와 같이, 본 실시 형태에서는 다음의 효과를 얻을 수 있다.
(1) 정전기 보호 회로(300)는 공지 기술과 동일한 구성을 갖는 제1 정전기 보호 회로(301), 및 공지 기술과 상이한 구성을 갖는 제2 정전기 보호 회로(302)를 갖는다. 정전기 보호 회로(300)를 사용하면, 공지 기술의 정전기 보호 회로를 사용하는 경우와 비교하여, 정전기로 인해 전하가 부가된 측의 배선들(저전위 전원 배선 VSS 및 고전위 전원 배선 VDD)로부터, 정전기로 인한 전하들을 빠르게 방전할 수 있고, 정전기로 인해 전하가 부가된 측의 배선 전위 변동들을 감소시킬 수 있고, 또한 정전기로 인해 전하가 방전된 측의 배선 전위 변동들도 더 감소시킬 수 있다. 따라서, 정전기 보호 회로(300)는 공지 기술의 정전기 보호 회로와 비교하여, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에 대한 정전기의 영향을 보다 강하게 억제할 수 있고, 액정 장치(100)의 정전기에 대한 내성(신뢰성)을 증가시킬 수 있다.
(2) 제2 정전기 보호 회로(302)는 제1 정전기 보호 회로(301)보다 고저항을 가지므로, 그렇지 않으면 제2 정전기 보호 회로(302)를 파손할 과잉 방전 전류가 억제되고, 정전기 보호 회로(300)(제2 정전기 보호 회로(302))의 정전기에 대한 내성이 증가되고, 정전기 보호 회로(300)를 장기간 동안 안정적으로 동작시킬 수 있다.
(3) 제2 정전기 보호 회로(302)에는 제1 정전기 보호 회로(301)보다 큰 용량이 형성되므로, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에 제2 정전기 보호 회로(302)를 전기적으로 접속함으로써, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD의 배선 용량이 증가되고, 큰 전류가 흐를 경우의 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD의 전위 변동들을 감소시킬 수 있다. 따라서, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD의 전위 안정성이 증가되고, 액정 장치(100)를 안정적으로 동작시킬 수 있다.
실시 형태 2
[전자 기기] 도 12는 전자 기기로서의 투사형 표시 장치(액정 프로젝터)의 구성을 도시하는 개략도이다. 도 12에 도시된 바와 같이, 본 실시 형태의 전자 기기로서의 투사형 표시 장치(1000)는 시스템 광축 L을 따라 배치된 편광 조명 장치(1100), 광 분리 소자로서의 두 개의 다이크로익 미러들(1104, 1105), 세 개의 반사 미러들(1106, 1107, 1108), 다섯 개의 릴레이 렌즈들(1201, 1202, 1203, 1204, 1205), 세 개의 광 변조 수단으로서의 투과형 액정 라이트 밸브들(1210, 1220, 1230), 및 광 합성 소자로서의 크로스 다이크로익 프리즘(1206), 및 투사 렌즈(1207)를 구비한다.
편광 조명 장치(1100)는 초고압 수은 램프나 할로겐 램프 등의 백색 광원으로 형성되는 광원으로서의 램프 유닛(1101), 인테그레이터 렌즈(integrator lens)(1102), 및 편광 변환 소자(1103)에 의해 개략적으로 구성된다.
다이크로익 미러(1104)는 편광 조명 장치(1100)로부터 사출된 편광 광속들 중, 적색 광(R)을 반사시키고, 녹색 광(G)과 청색 광(B)을 투과시킨다. 다른 다이크로익 미러(1105)는 다이크로익 미러(1104)를 투과한 녹색 광(G)을 반사시키고, 청색 광(B)을 투과시킨다.
다이크로익 미러(1104)에 의해 반사된 적색 광(R)은 반사 미러(1106)에 의해 반사된 후에 릴레이 렌즈(1205)를 경유해서 액정 라이트 밸브(1210)에 입사한다.
다이크로익 미러(1105)에 의해 반사된 녹색 광(G)은 릴레이 렌즈(1204)를 경유해서 액정 라이트 밸브(1220)에 입사한다.
다이크로익 미러(1105)를 투과한 청색 광(B)은 세 개의 릴레이 렌즈들(1201, 1202, 1203)과 두 개의 반사 미러들(1107, 1108)에 의해 형성되는 도광계를 경유해서 액정 라이트 밸브(1230)에 입사한다.
액정 라이트 밸브들(1210, 1220, 1230) 각각은 크로스 다이크로익 프리즘(1206)의 각 컬러 광들마다의 입사면에 대하여 대향 배치된다. 액정 라이트 밸브들(1210, 1220, 1230)에 입사한 컬러 광은 영상 정보(영상 신호)에 기초하여 변조되어 크로스 다이크로익 프리즘(1206)을 향해서 사출된다. 프리즘은 4개의 직사각 프리즘들이 접합되어 형성되고, 그 내부에 적색 광을 반사시키는 유전체 다층막과 청색 광을 반사시키는 유전체 다층막이 십자 형상으로 형성된다. 이 유전체 다층막들에 의해 세 개의 컬러 광들이 합성되어, 컬러 화상을 표현하는 광이 합성된다. 합성된 광은 투사 광학계인 투사 렌즈(1207)에 의해 스크린(1300) 위로 투사되어, 화상이 확대되어서 표시된다.
액정 라이트 밸브(1210, 1220, 1230)에는 전술한 액정 장치(100)가 적용된다. 액정 장치(100)는 실시 형태 1에 따른 정전기 보호 회로(300)를 갖고, 반도체 회로들(데이터선 구동 회로(101), 샘플링 회로(7), 및 주사선 구동 회로(104) 등) 등에 회복 불능한 정전 대미지(예를 들어, 정전 파괴)가 발생하기 어려워진다. 따라서, 당해 액정 장치(100)가 적용된 투사형 표시 장치(1000)는 정전기에 의해 영향을 받기 어렵고, 높은 신뢰성을 갖는다.
본 발명은 전술한 실시 형태에 한정되는 것이 아니고, 청구범위 및 명세서 전체로부터 읽어낼 수 있는 발명의 요지 또는 사상으로부터 벗어나지 않는 범위 내에서 적절히 변경 가능할 수 있고, 그러한 변경을 수반하는 액정 장치 및 당해 액정 장치가 적용되는 전자 기기도 또한 본 발명의 기술적 범위 내에 포함된다.
전술한 실시 형태들 외에 다양한 변형예들이 고려될 수 있다. 이하, 변형예들을 사용하여 설명된다.
[변형예 1] 도 13은 도 7에 대응하고, 제1 정전기 보호 회로(제1 p형 트랜지스터 및 제1 n형 트랜지스터)의 구조를 도시하는 개략 단면도이다. 도 14a는 도 8a에 대응하고, 제2 p형 트랜지스터의 구조를 도시하는 개략 단면도이다. 도 14b는 도 8b에 대응하고, 제2 n형 트랜지스터의 구조를 도시하는 개략 단면도이다. 여기서, 실시 형태 1과 동일한 구성에는 동일한 참조 부호들을 부여하고 그 상세한 설명을 생략한다.
본 변형예에 따른 정전기 보호 회로(300)를 구성하는 트랜지스터는 반도체층의 채널 영역의 양측들에 저농도 불순물 영역들(고저항 영역들)이 배치된 LDD(Lightly Doped Drain, 저농도 도핑 드레인) 구조를 갖는다. 실시 형태 1에 따른 정전기 보호 회로(300)를 구성하는 트랜지스터는 이러한 LDD 구조(저농도 불순물 영역)를 갖지 않는다. 이 점이, 본 변형예와 실시 형태 1 간의 차이점이다.
상세하게, 도 13에 도시된 바와 같이, 본 변형예에 따른 제1 p형 트랜지스터(310-1)의 반도체층(311-1)은 고농도 드레인 영역(311-1e), 저농도 드레인 영역(311-1c), 채널 영역(311-1a), 저농도 소스 영역(311-1b), 고농도 소스 영역(311-1d)에 의해 구성된다. 즉, 본 변형예에 따른 제1 p형 트랜지스터(310-1)는 반도체층(311-1)의 채널 영역(311-1a)의 양측에 저농도 불순물 영역들(311-1b, 311-1c)(고저항 영역들)이 배치된 LDD 구조를 갖는다.
본 변형예에 따른 제1 n형 트랜지스터(330-1)의 반도체층(331-1)은 고농도 드레인 영역(331-1e), 저농도 드레인 영역(331-1c), 채널 영역(331-1a), 저농도 소스 영역(331-1b), 및 고농도 소스 영역(331-1d)에 의해 구성된다. 즉, 본 변형예에 따른 제1 n형 트랜지스터(330-1)는 반도체층(331-1)의 채널 영역(331-1a)의 양측에 저농도 불순물 영역들(331-1b, 331-1c)(고저항 영역)이 배치된 LDD 구조를 갖는다.
도 14a에 도시된 바와 같이, 본 변형예에 따른 제2 p형 트랜지스터(310-2)의 반도체층(311-2)은 고농도 드레인 영역(311-2e), 저농도 드레인 영역(311-2c), 채널 영역(311-2a), 저농도 소스 영역(311-2b), 및 고농도 소스 영역(311-2d)에 의해 구성된다. 즉, 본 변형예에 따른 제2 p형 트랜지스터(310-2)는 반도체층(311-2)의 채널 영역(311-2a)의 양측에 저농도 불순물 영역들(311-2b, 311-2c)(고저항 영역들)이 배치된 LDD 구조를 갖는다.
도 14b에 도시된 바와 같이, 본 변형예에 따른 제2 n형 트랜지스터(330-2)의 반도체층(331-2)은 고농도 드레인 영역(331-2e), 저농도 드레인 영역(331-2c), 채널 영역(331-2a), 저농도 소스 영역(331-2b), 고농도 소스 영역(331-2d)에 의해 구성된다. 즉, 본 변형예에 따른 제2 n형 트랜지스터(330-2)는 반도체층(331-2)의 채널 영역(331-2a)의 양측에 저농도 불순물 영역들(331-2b, 331-2c)(고저항 영역들)이 배치된 LDD 구조를 갖는다.
본 변형예에서는, 제2 정전기 보호 회로(302)를 구성하는 트랜지스터의 LDD 영역의 불순물 농도가, 제1 정전기 보호 회로(301)를 구성하는 트랜지스터의 LDD 영역의 불순물 농도보다 낮고, 제2 정전기 보호 회로(302)에 있어서의 LDD 영역이, 제1 정전기 보호 회로(301)의 LDD 영역보다 고저항을 갖는다. 그 결과, 제2 p형 트랜지스터(310-2)는 제1 p형 트랜지스터(310-1)보다 고저항을 갖고, 제2 n형 트랜지스터(330-2)는 제1 n형 트랜지스터(330-1)보다 고저항을 갖는다. 따라서, 제2 정전기 보호 회로(302)는 제1 정전기 보호 회로(301)보다 고저항을 갖는다.
이와 같이, 제2 정전기 보호 회로(302) 및 제1 정전기 보호 회로(301)를 구성하는 트랜지스터들의 채널 길이들이나 채널 폭들을 조정하는 방법 이외에, 제2 정전기 보호 회로(302) 및 제1 정전기 보호 회로(301)를 구성하는 트랜지스터들의 LDD 영역들의 불순물 농도들(저항)을 조절함으로써, 제2 정전기 보호 회로(302)가 제1 정전기 보호 회로(301)보다 고저항을 가질 수 있다.
또한, 제2 정전기 보호 회로(302) 및 제1 정전기 보호 회로(301)를 구성하는 트랜지스터들에 오프셋 영역(도면에서 생략됨)을 설치하고, 오프셋 영역의 치수를 조절함으로써, 제2 정전기 보호 회로(302)가 제1 정전기 보호 회로(301)보다 고저항을 가질 수 있다.
[변형예 2] 도 15a 및 도 15b는 도 5에 대응하고, 변형예 2에 따른 정전기 보호 회로의 구성을 도시하는 회로도이다. 또한, 실시 형태 1과 동일한 구성에는 동일한 참조 부호를 부여하고 그 상세한 설명을 생략한다.
실시 형태 1에 따른 정전기 보호 회로(300)와, 본 변형예에 따른 정전기 보호 회로(300) 사이의 차이점은 제2 정전기 보호 회로(302)의 구성에 있다.
상세하게, 실시 형태 1의 제2 정전기 보호 회로(302)는 제2 n형 트랜지스터(330-2)와 제2 p형 트랜지스터(310-2)에 의해 구성된다(도 5 참조). 도 15a에 도시된 바와 같이, 본 변형예의 제2 정전기 보호 회로(302)는 제2 n형 트랜지스터(330-2)에 의해 구성된다. 대안적으로, 도 15b에 도시된 바와 같이, 본 변형예의 제2 정전기 보호 회로(302)는 제2 p형 트랜지스터(310-2)에 의해 구성된다. 이 점이, 본 변형예와 실시 형태 1 사이의 차이점이다.
제2 n형 트랜지스터(330-2) 또는 제2 p형 트랜지스터(310-2) 중 어느 하나에 의해 구성된 제2 정전기 보호 회로(302)에 있어서도, 제2 n형 트랜지스터(330-2) 및 제2 p형 트랜지스터(310-2) 양쪽에 의해 구성된 실시 형태 1의 제2 정전기 보호 회로(302)와 마찬가지로, 저전위 전원 배선 VSS 및 고전위 전원 배선 VDD에 대한 정전기의 영향을 억제할 수 있다.
또한, 본 변형예에 따른 제2 정전기 보호 회로(302)의 면적은 실시 형태 1에 따른 제2 정전기 보호 회로(302)의 면적과 비교하여서 작아지므로, 정전기 보호 회로(300)의 공간을 절약할 수 있다.
본 변형예 및 실시 형태 1에 도시된 바와 같이, 제2 정전기 보호 회로(302)는 제2 n형 트랜지스터(330-2) 및 제2 p형 트랜지스터(310-2) 중 적어도 하나를 구비하는 구성을 가질 수 있다.
[변형예 3] 정전기 보호 회로(300)는 액정 장치(100)에 적용되는 것에 한정되지 않고, 예를 들어, 유기 일렉트로루미네센스 소자들을 갖는 발광 장치에 적용될 수 있다. 정전기 보호 회로(300)를 적용시킴으로써 정전기의 영향을 받기 어려운 높은 신뢰성의 발광 장치를 제공할 수 있다.
또한, 정전기 보호 회로(300)는 센서, 액추에이터(actuator), 전자 회로 등이 반도체 기판이나 절연 기판 등 상에 형성된 MEMS(Micro Electro Mechanical Systems), 또는 반도체 회로를 갖는 전자 디바이스에 적용될 수 있다. 예를 들어, 반도체 기판에 형성된 MOS 트랜지스터에 의해 구성된 집적 회로에 있어서의 정전기 보호 회로도 본 발명의 적용 범위 내이다.
[변형예 4] 정전기 보호 회로(300)는 가장 낮은 전위가 공급된 배선(예를 들어, 저전위 전원 배선 VSS), 당해 가장 낮은 전위 배선의 전위보다 높은 전위의 배선(예를 들어, 신호 배선 SL), 및 가장 높은 전위가 공급된 배선(예를 들어, 고전위 전원 배선 VDD)에 전기적으로 접속될 수 있다. 또한, 이러한 전위가 공급되는 배선이 존재하면, 정전기 보호 회로(300)를 액정 장치(전기 광학 장치) 내의 임의의 위치에 배치할 수 있다.
구체적으로, 정전기 보호 회로(300)는 외부 회로 접속 단자(102)와, 반도체 회로들(데이터선 구동 회로(101), 샘플링 회로(7), 및 주사선 구동 회로(104)) 사이의 영역에 배치되지만, 이에 한정되지 않는다. 예를 들어, 정전기 보호 회로(300)는 데이터선 구동 회로(101) 또는 주사선 구동 회로(104)의 내부에 배치될 수 있고, 반도체 회로들(데이터선 구동 회로(101), 샘플링 회로(7), 및 주사선 구동 회로(104))과 표시 영역 E 사이에 배치될 수 있다.
또한, 실시 형태 1에서는 정전기 보호 회로(300)가 저전위 전원 배선 VSS, 고전위 전원 배선 VDD, 및 신호 배선 SL에 접속되지만, 이에 한정되지 않는다. 예를 들어, 복수의 신호 배선들 SL 중에서, 가장 낮은 전위가 공급되는 신호 배선 SL, 가장 높은 전위가 공급되는 신호 배선 SL, 및 다른 신호 배선 SL에 정전기 보호 회로(300)가 전기적으로 접속되는 구성이 있을 수 있다.
[변형예 5] 실시 형태 1에 따른 액정 장치(100)가 적용되는 전자 기기는 실시 형태 2의 투사형 표시 장치(1000)에 한정되지 않는다. 예를 들어, 투사형 표시 장치(1000) 이외에, 투사형 HUD(헤드 업 디스플레이), HMD(헤드 마운트 디스플레이), 전자북 리더기, 퍼스널 컴퓨터, 디지털 스틸 카메라, 액정텔레비전, 뷰 파인더형 또는 모니터 직시형 비디오 리코더, 카 내비게이션 시스템, POS 등의 정보 단말 디바이스, 및 전자 수첩 등의 전자 기기에, 실시 형태 1에 따른 액정 장치를 적용시킬 수 있다.
또한, 실시 형태 1에 관한 정전기 보호 회로(300)가 탑재된 전자 기기에 있어서도, 정전기의 영향이 억제되어, 신뢰성이 높아진다. 즉, 정전기 보호 회로(300), 및 정전기 보호 회로(300)를 갖는 전기 광학 장치 둘 다 또는 그 중 하나를 구비하는 전자 기기에 대해, 정전기의 영향이 억제되어, 신뢰성이 높아진다.
100 액정 장치
300 정전기 보호 회로
301 제1 정전 보호 회로
310-1 제1 p형 트랜지스터
313-1a 게이트
314-1 소스
315-1 드레인
330-1 제1 n형 트랜지스터
333-1a 게이트
334-1 소스
335-1 드레인
302 제2 정전 보호 회로
310-2 제2 p형 트랜지스터
313-2a 게이트
314-2 소스
315-2 드레인
330-2 제2 n형 트랜지스터
333-2a 게이트
334-2 소스
335-2 드레인
VSS 저전위 전원 배선
VDD 고전위 전원 배선
SL 신호 배선.

Claims (6)

  1. 정전기 보호 회로로서,
    제1 정전기 보호 회로;
    제2 정전기 보호 회로;
    제1 전원 배선;
    제2 전원 배선; 및
    신호 배선
    을 포함하고,
    상기 제1 정전기 보호 회로와 상기 제2 정전기 보호 회로 각각은 상기 제1 전원 배선, 상기 제2 전원 배선, 및 상기 신호 배선에 각각 전기적으로 접속되고,
    상기 제1 정전기 보호 회로는 제1 트랜지스터와 제2 트랜지스터를 구비하고,
    상기 제2 정전기 보호 회로는 제3 트랜지스터를 구비하고,
    상기 제1 트랜지스터는 n형 트랜지스터이고,
    상기 제2 트랜지스터는 p형 트랜지스터이고,
    상기 제3 트랜지스터는 n형 트랜지스터 또는 p형 트랜지스터 중 어느 하나이고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터 각각의 소스 및 드레인 중 한쪽은 게이트에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 게이트는 상기 제1 전원 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 신호 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 게이트는 상기 제2 전원 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 신호 배선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제1 전원 배선 또는 상기 제2 전원 배선에 전기적으로 접속되는, 정전기 보호 회로.
  2. 제1항에 있어서,
    상기 제2 정전기 보호 회로는 제4 트랜지스터를 구비하고,
    상기 제3 트랜지스터는 n형 트랜지스터이고,
    상기 제4 트랜지스터는 p형 트랜지스터이고,
    상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은 게이트에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트, 및 상기 제4 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제1 전원 배선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트, 및 상기 제3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제2 전원 배선에 전기적으로 접속되는, 정전기 보호 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 정전기 보호 회로는 상기 제1 정전기 보호 회로보다 고저항을 갖는, 정전기 보호 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터 및 상기 제3 트랜지스터는 실질적으로 동일한 채널 폭을 갖고,
    상기 제2 트랜지스터 및 상기 제4 트랜지스터는 실질적으로 동일한 채널 폭을 갖고,
    상기 제3 트랜지스터의 채널 길이는 상기 제1 트랜지스터의 채널 길이의 120%이거나, 또는 120%보다 길고,
    상기 제4 트랜지스터의 채널 길이는 상기 제2 트랜지스터의 채널 길이의 120%이거나, 또는 120%보다 긴, 정전기 보호 회로.
  5. 전기 광학 장치로서,
    제1항 내지 제4항 중 어느 한 항에 따른 정전기 보호 회로를 포함하는, 전기 광학 장치.
  6. 전자 기기로서,
    제1항 내지 제4항 중 어느 한 항에 따른 정전기 보호 회로, 및
    제5항에 따른 전기 광학 장치를 포함하는, 전자 기기.
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