CN107402464B - 一种静电放电电路和显示面板 - Google Patents
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Abstract
本发明公开一种静电放电电路和显示面板,静电放电电路包括第一放电单元的输出端与公共端连接,第一放电单元的控制端与高电平接线端或者低电平接线端连接,第一放电单元的输入端与静电输入端连接;配合放电单元的输入端与静电输入端连接,配合放电单元的输出端与第一放电单元的控制端连接。本发明由于将第一放电单元的输出端与公共端连接,配合放电单元和第一放电单元共同作用,增加静电放电电流路径,泄流的速度和数量得以加大,实现对显示面板更好的保护效果,延长使用寿命。
Description
技术领域
本发明涉及显示技术领域,尤其涉及一种静电放电电路和显示面板。
背景技术
液晶显示器具有机身薄、省电、无辐射等众多优点,得到了广泛的应用。现有市场上的液晶显示器大部分为背光型液晶显示器,其包括液晶面板及背光模组(backlightmodule)。液晶面板的工作原理是在两片平行的玻璃基板当中放置液晶分子,并在两片玻璃基板上施加驱动电压来控制液晶分子的旋转方向,以将背光模组的光线折射出来产生画面。
其中,薄膜晶体管液晶显示器(Thin Film Transistor-Liquid CrystalDisplay,TFT-LCD)由于具有低的功耗、优异的画面品质以及较高的生产良率等性能,目前已经逐渐占据了显示领域的主导地位。同样,薄膜晶体管液晶显示器包含液晶面板和背光模组,液晶面板包括彩膜基板(Color Filter Substrate,CF Substrate,也称彩色滤光片基板)、薄膜晶体管阵列基板(Thin Film Transistor Substrate,TFT Substrate)和光罩(Mask),上述基板的相对内侧存在透明电极。两片基板之间夹一层液晶分子(LiquidCrystal,LC)。
然而,静电放电即Electrostatic Discharge,简称ESD,静电放电超过一定的电压可使集成电路芯片介质击穿,芯线熔断,漏电流增大加速老化,电性能参数改变等,因而ESD的防护相当重要。
发明内容
本发明所要解决的技术问题是提供一种保护电路可靠有效的静电放电电路。
此外,本发明还提供一种包括以上静电放电电路的显示面板。
本发明的目的是通过以下技术方案来实现的:
一种静电放电电路,所述静电放电电路包括:
第一放电单元:所述第一放电单元的输出端与一公共端连接,所述第一放电单元的控制端与一高电平接线端或者一低电平接线端连接,所述第一放电单元的输入端与一静电输入端连接;
配合放电单元:所述配合放电单元的输入端与所述静电输入端连接,所述配合放电单元的输出端与所述第一放电单元的控制端连接。
其中,所述第一放电单元包括一端与所述公共端连接的第一导电线,所述公共端接地连接。高电平接线端(VGH)与低电平接线端(VGL)之间的所用的导电线所需的线宽较小,这样相当于会有一个比较大的电阻所,相对的泄流电流也比较小,第一放电单元单独发挥泄流的能力可能不够。而第一导电线用于接地端(GND)连接,它的线宽都远远大于VGH、VGL 的线宽,所以可以排泄掉的电流会比原本来的大,以达到更好的防护效果。
其中,所述第一放电单元包括一端与所述公共端连接的第一导电线,所述静电放电电路设置在显示面板上,所述公共端与所述显示面板的公共电压端连接。高电平接线端(VGH)与低电平接线端(VGL)之间的所用的导电线所需的线宽较小,这样相当于会有一个比较大的电阻所,相对的泄流电流也比较小,第一放电单元单独发挥泄流的能力可能不够。而第一导电线用于公共电压端(VCOM)连接,它的线宽都远远大于VGH、VGL 的线宽,所以可以排泄掉的电流会比原本来的大,以达到更好的防护效果。
其中,所述第一放电单元包括一个第一N型晶体管和一个第二P型晶体管,所述第一N型晶体管的源极与所述公共端连接,所述第一N型晶体管的栅极与所述高电平接线端或者所述低电平接线端连接,所述第一N型晶体管的漏极与所述静电输入端连接,所述第二P型晶体管的源极与所述公共端连接,所述第二P型晶体管的栅极与所述高电平接线端或者所述低电平接线端连接,所述第二P型晶体管的漏极与所述静电输入端连接。第一N型晶体管和第二P型晶体管的源极要接到公共端(GND或VCOM),利用线宽的增大,加大静电泄流。
其中,所述配合放电单元包括第二放电单元和第三放电单元,所述第二放电单元包括第一电容,所述第一电容的第一端与所述静电输入端连接,所述第一电容的第二端与所述第一N型晶体管的栅极连接;所述第三放电单元包括第二电容,所述第二电容的第一端与所述静电输入端连接,所述第二电容的第二端与所述第二P型晶体管的栅极连接。利用电容具有隔直流、通交流,通高频、阻低频的特性及其耦合效应,电压笵围在VGL~VGH 时,第二放电单元、第三放电单元不参与作用。
其中,所述第二放电单元包括第三N型晶体管,所述第三N型晶体管的源极与所述第一电容的第二端连接,所述第三N型晶体管的栅极与所述高电平接线端连接,所述第三N型晶体管的漏极与所述低电平接线端连接;所述第三放电单元包括第四P型晶体管,所述第四P型晶体管的源极与所述第二电容的第二端连接,所述第四P型晶体管的栅极与所述低电平接线端连接,所述第四P型晶体管的漏极与所述高电平接线端连接。正电压时,第三晶体管的导通进一步完成第二放电单元的放电功用,同时将第一电容的第二端的电位拉到与VGL一致,这样当电压笵围在VGL~VGH时,第三晶体管不至于导通放电而影响保护电路的正常工作。负电压时,第四晶体管的导通进一步完成第三放电单元的放电功用,同时将第二电容的第二端的电位拉到与VGH一致,这样当电压笵围在VGL~VGH时,第四晶体管不至于导通放电而影响保护电路的正常工作。
其中,所述第二放电单元包括第三P型晶体管,所述第三P型晶体管的源极与所述第一电容的第二端连接,所述第三P型晶体管的栅极与所述高电平接线端连接,所述第三P型晶体管的漏极与所述低电平接线端连接;所述第三放电单元包括第四N型晶体管,所述第四N型晶体管的源极与所述第二电容的第二端连接,所述第四N型晶体管的栅极与所述低电平接线端连接,所述第四N型晶体管的漏极与所述高电平接线端连接。第二放电单元和第三放电单元中P型晶体管、N型晶体管设置的一种形式。
其中,所述第一放电单元包括一个第一N型晶体管和一个第二P型晶体管,所述第一N型晶体管的源极与所述公共端连接,所述公共端接地连接,所述第一N型晶体管的栅极与所述高电平接线端或者所述低电平接线端连接,所述第一N型晶体管的漏极与所述静电输入端连接,所述第二P 型晶体管的源极与所述公共端连接,所述公共端接地连接,所述第二P型晶体管的栅极与所述高电平接线端或者所述低电平接线端连接,所述第二 P型晶体管的漏极与所述静电输入端连接;
所述配合放电单元包括第二放电单元和第三放电单元,所述第二放电单元包括第一电容,所述第一电容的第一端与所述静电输入端连接,所述第一电容的第二端与所述第一N型晶体管的栅极连接;所述第三放电单元包括第二电容,所述第二电容的第一端与所述静电输入端连接,所述第二电容的第二端与所述第二P型晶体管的栅极连接;
所述第二放电单元包括第三N型晶体管,所述第三N型晶体管的源极与所述第一电容的第二端连接,所述第三N型晶体管的栅极与所述高电平接线端连接,所述第三N型晶体管的漏极与所述低电平接线端连接;所述第三放电单元包括第四P型晶体管,所述第四P型晶体管的源极与所述第二电容的第二端连接,所述第四P型晶体管的栅极与所述低电平接线端连接,所述第四P型晶体管的漏极与所述高电平接线端连接。这里是保护电路的一个实施方式,明确具体采用的电元件以及连接关系。
根据本发明的另一个方面,本发明还公开了一种静电放电电路,所述静电放电电路设置在显示面板上,所述静电放电电路包括
第一放电单元,所述第一放电单元的输出端与一公共端连接,所述第一放电单元的控制端与一高电平接线端或者一低电平接线端连接,所述第一放电单元的输入端与一静电输入端连接;
配合放电单元,所述配合放电单元的输入端与所述静电输入端连接,所述配合放电单元的输出端与所述第一放电单元的控制端连接;
其中,所述第一放电单元包括一个第一N型晶体管和一个第二P型晶体管,所述第一N型晶体管的源极与所述公共端连接,所述公共端接地连接,所述第一N型晶体管的栅极与所述高电平接线端或者所述低电平接线端连接,所述第一N型晶体管的漏极与所述静电输入端连接,所述第二P 型晶体管的源极与所述公共端连接,所述公共端接地连接,所述第二P型晶体管的栅极与所述高电平接线端或者所述低电平接线端连接,所述第二 P型晶体管的漏极与所述静电输入端连接;
所述配合放电单元包括第二放电单元和第三放电单元,所述第二放电单元包括第一电容,所述第一电容的第一端与所述静电输入端连接,所述第一电容的第二端与所述第一N型晶体管的栅极连接;所述第三放电单元包括第二电容,所述第二电容的第一端与所述静电输入端连接,所述第二电容的第二端与所述第二P型晶体管的栅极连接;
所述第二放电单元包括第三N型晶体管,所述第三N型晶体管的源极与所述第一电容的第二端连接,所述第三N型晶体管的栅极与所述高电平接线端连接,所述第三N型晶体管的漏极与所述低电平接线端连接;所述第三放电单元包括第四P型晶体管,所述第四P型晶体管的源极与所述第二电容的第二端连接,所述第四P型晶体管的栅极与所述低电平接线端连接,所述第四P型晶体管的漏极与所述高电平接线端连接。
根据本发明的另一个方面,本发明还公开了一种显示面板,其所述显示面板包括:
基板,在基板上设置主动开关;
信号线,所述信号线设置在所述基板上,与所述主动开关耦接,所述信号线包括扫描线和数据线,多条所述数据线与多条所述扫描线依次相交设置形成多个像素区;以及
上述的的静电放电电路;
其中,所述静电放电电路设置在所述基板上。
本发明由于将所述第一放电单元的输出端与所述公共端连接,配合放电单元和第一放电单元共同作用,增加静电放电电流路径,泄流的速度和数量得以加大,实现对显示面板更好的保护效果,延长使用寿命。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解,其构成了说明书的一部分,用于例示本申请的实施方式,并与文字描述一起来阐释本申请的原理。显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。在附图中:
图1是本发明实施例一种显示面板的静电放电电路的示意图;
图2是本发明实施例一种显示面板的静电放电电路的示意图;
图3是本发明实施例一种显示面板的静电放电电路的示意图;
图4是本发明实施例一种显示面板的结构示意图;
图5是本发明实施例一种显示装置的结构示意图。
其中,1、高电平接线端(VGH);2、低电平接线端(VGL);3、公共端;4、静电输入端(PIN);51、第一N型晶体管;52、第二P型晶体管;6、第二放电单元;61、第三N型晶体管;7、第三放电单元;71、第四P型晶体管;72、第二电容;81、第一放电电流;82、第二放电电流; 91、第三放电电流;92、第四放电电流;10、基板;11、静电放电电路; 12、栅极驱动电路;13、源极驱动电路;14、扫描线;15、数据线;16、像素区;30、显示装置;31、控制部件;32、显示面板。
具体实施方式
这里所公开的具体结构和功能细节仅仅是代表性的,并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现,并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本发明的描述中,需要理解的是,术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中,除非另有说明,“多个”的含义是两个或两个以上。另外,术语“包括”及其任何变形,意图在于覆盖不排他的包含。
在本发明的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。
这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指,否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是,这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在,而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
下面结合附图和具体的实施例对本发明作进一步详细说明。
下面参考图1至图3描述本发明实施例的静电放电电路示意图。
作为本发明的一个实施例,如图1所示,所述静电放电电路11包括第一放电单元:所述第一放电单元的输出端与一公共端3连接,所述第一放电单元的控制端与一高电平接线端或者一低电平接线端连接,所述第一放电单元的输入端与一静电输入端4连接;配合放电单元:所述配合放电单元的输入端与所述静电输入端4连接,所述配合放电单元的输出端与所述第一放电单元的控制端连接。将所述第一放电单元的输出端与所述公共端 3连接,配合放电单元和第一放电单元共同作用,增加ESD放电电流路径,泄流的速度和数量得以加大,实现对显示面板更好的保护效果,延长使用寿命。如图4所示,所述显示面板包括:基板10,在基板10上设置主动开关;信号线,所述信号线设置在所述基板10上,与所述主动开关耦接,所述信号线包括扫描线14和数据线15,多条所述数据线15与多条所述扫描线14依次相交设置形成多个像素区16;所述基板10上设置有静电放电电路11、栅极驱动电路12和源极驱动电路13,水平设置的扫描线14和竖直设置的数据线15与其相对应的电路耦合连接,所述主动开关例如可为薄膜晶体管。高电平接线端、低电平接线端、静电输入端4以及公共端3与显示面板的元器件耦合。
具体的,所述第一放电单元包括一端与所述公共端3连接的第一导电线,所述公共端3接地连接。高电平接线端(VGH)1与低电平接线端(VGL) 2之间的所用的导电线所需的线宽较小,这样相当于会有一个比较大的电阻所,相对的泄流电流也比较小,第一放电单元单独发挥泄流的能力可能不够。而第一导电线用于接地端(GND)连接,或者,第一导电线用于公共电压端(VCOM)连接,它的线宽都远远大于VGH、VGL的线宽,所以可以排泄掉的电流会比原本来的大,以达到更好的防护效果。其中,所述显示面板包括栅极集成电路,所述高电平接线端、所述低电平接线端分别于所述栅极集成电路的晶体管开启电压端和晶体管关闭电压端连接。
作为本发明的又一个实施例,所述静电放电电路11包括第一放电单元:所述第一放电单元的输出端与一公共端3连接,所述第一放电单元的控制端与一高电平接线端或者一低电平接线端连接,所述第一放电单元的输入端与一静电输入端4连接;配合放电单元:所述配合放电单元的输入端与所述静电输入端4连接,所述配合放电单元的输出端与所述第一放电单元的控制端连接。将所述第一放电单元的输出端与所述公共端3连接,配合放电单元和第一放电单元共同作用,增加ESD放电电流路径,泄流的速度和数量得以加大,实现对显示面板更好的保护效果,延长使用寿命。所述第一放电单元包括一个第一N型晶体管51和一个第二P型晶体管52,所述第一N型晶体管51的源极与所述公共端3连接,所述第一N型晶体管51的栅极与所述高电平接线端或者所述低电平接线端连接,所述第一N 型晶体管51的漏极与所述静电输入端4连接,所述第二P型晶体管52的源极与所述公共端3连接,所述第二P型晶体管52的栅极与所述高电平接线端或者所述低电平接线端连接,所述第二P型晶体管52的漏极与所述静电输入端4连接。第一N型晶体管51和第二P型晶体管52的源极要接到公共端3(GND或VCOM),利用线宽的增大,加大静电泄流。所述配合放电单元包括第二放电单元6和第三放电单元7,所述第二放电单元6 包括第一电容,所述第一电容的第一端与所述静电输入端4连接,所述第一电容的第二端与所述第一N型晶体管51的栅极连接;所述第三放电单元7包括第二电容72,所述第二电容72的第一端与所述静电输入端4连接,所述第二电容72的第二端与所述第二P型晶体管52的栅极连接。利用电容具有隔直流、通交流,通高频、阻低频的特性及其耦合效应,电压笵围在VGL~VGH时,第二放电单元6、第三放电单元7不参与作用。所以如果PIN的输入电压笵围在VGL~VGH间因为电容在直流电流中可视为开路,这个电容是不会动作的。不管静电输入端4瞬间有个正的或者负的大电压进来都可以在第一放电单元外分别配合第二放电单元6和第三放电单元7泄流。
作为本发明的又一个实施例,所述静电放电电路11包括第一放电单元:所述第一放电单元的输出端与一公共端3连接,所述第一放电单元的控制端与一高电平接线端或者一低电平接线端连接,所述第一放电单元的输入端与一静电输入端4连接;配合放电单元:所述配合放电单元的输入端与所述静电输入端4连接,所述配合放电单元的输出端与所述第一放电单元的控制端连接。将所述第一放电单元的输出端与所述公共端3连接,配合放电单元和第一放电单元共同作用,增加ESD放电电流路径,泄流的速度和数量得以加大,实现对显示面板更好的保护效果,延长使用寿命。所述第一放电单元包括一个第一N型晶体管51和一个第二P型晶体管52,所述第一N型晶体管51的源极与所述公共端3连接,所述第一N型晶体管51的栅极与所述高电平接线端或者所述低电平接线端连接,所述第一N 型晶体管51的漏极与所述静电输入端4连接,所述第二P型晶体管52的源极与所述公共端3连接,所述第二P型晶体管52的栅极与所述高电平接线端或者所述低电平接线端连接,所述第二P型晶体管52的漏极与所述静电输入端4连接。第一N型晶体管51和第二P型晶体管52的源极要接到公共端3(GND或VCOM),利用线宽的增大,加大静电泄流。所述配合放电单元包括第二放电单元6和第三放电单元7,所述第二放电单元6 包括第一电容和一个第三N型晶体管61,所述第一电容的第一端与所述静电输入端4连接,所述第一电容的第二端与所述第一N型晶体管51的栅极连接;所述第三N型晶体管61的源极与所述第一电容的第二端连接,所述第三N型晶体管61的栅极与所述高电平接线端连接,所述第三N型晶体管61的漏极与所述低电平接线端连接;所述第三放电单元7包括第二电容72和一个第四P型晶体管71,所述第二电容72的第一端与所述静电输入端4连接,所述第二电容72的第二端与所述第二P型晶体管52的栅极连接。所述第四P型晶体管71的源极与所述第二电容72的第二端连接,所述第四P型晶体管71的栅极与所述低电平接线端连接,所述第四P型晶体管71的漏极与所述高电平接线端连接。利用电容具有隔直流、通交流,通高频、阻低频的特性及其耦合效应,电压笵围在VGL~VGH时,第二放电单元6、第三放电单元7不参与作用。所以如果PIN的输入电压笵围在 VGL~VGH间因为电容在直流电流中可视为开路,这个电容和晶体管是不会动作的。不管静电输入端4瞬间有个正的或者负的大电压进来都可以在第一放电单元外分别配合第二放电单元6和第三放电单元7泄流。正电压时,第三晶体管的导通进一步完成第二放电单元6的放电功用,同时将第一电容的第二端的电位拉到与VGL一致,这样当电压笵围在VGL~VGH 时,第三晶体管不至于导通放电而影响保护电路的正常工作。负电压时,第四晶体管的导通进一步完成第三放电单元7的放电功用,同时将第二电容72的第二端的电位拉到与VGH一致,这样当电压笵围在VGL~VGH时,第四晶体管不至于导通放电而影响保护电路的正常工作。
如图2、3所示,图3可以看作图2的实际等效电路,所述公共端3 接地连接,当PIN瞬间有个正的大电压进来时,电容耦合特效下,第一电容的第二端也同时变大,则第一N型晶体管51导通,有第一放电电流81 产生,此时会把PIN的正大电压可以往GND泄流。同时第三N型晶体管 61也导通,第一放电电流81电流产生,第三N型晶体管61也会同时把第一电容的第二端拉到VGL,加快PIN的泄流。因为GND的走线通常比 VGL粗,所以相对应的电阻值远小于VGL的,故第二放电电流82大于第一放电电流81。泄掉的电流为第一放电电流81与第二放电电流82 的和值,比原本的电流大且快,有更好更快的保护效果。当PIN瞬间有个负的大电压进来时,电容耦合特效下,第二电容72的第二端也同时变低,则第二P 型晶体管52导通,有第三放电电流91产生,此时会把PIN的负大电压可以往GND泄流。同时第四P型晶体管71也导通,第四放电电流92产生,第四P型晶体管71也会同时把第二电容72的第二端拉到VGH,加快PIN 的泄流。因为GND的走线通常比VGL粗,所以相对应的电阻值远小于 VGL的,故第四放电电流92大于第三放电电流91。泄掉的电流为第三放电电流91与第四放电电流92的和值,比原本的电流大且快,有更好更快的保护效果。
当然,第二放电单元6和第三放电单元7也可以如下设置:所述第二放电单元6包括第三P型晶体管,所述第三P型晶体管的源极与所述第一电容的第二端连接,所述第三P型晶体管的栅极与所述高电平接线端连接,所述第三P型晶体管的漏极与所述低电平接线端连接;所述第三放电单元 7包括第四N型晶体管,所述第四N型晶体管的源极与所述第二电容72 的第二端连接,所述第四N型晶体管的栅极与所述低电平接线端连接,所述第四N型晶体管的漏极与所述高电平接线端连接。
需要说明的是,在上述实施例中,所述基板10的材料可以选用玻璃、塑料等。
在上述实施例中,显示面板包括液晶面板、OLED(Organic Light-EmittingDiode)面板、QLED(Quantum Dot Light Emitting Diodes) 面板、曲面面板、等离子面板等,以液晶面板为例,液晶面板包括阵列基板(Thin Film Transistor Substrate,TFTSubstrate)和彩膜基板(Color Filter Substrate,CF Substrate),所述阵列基板与彩膜基板相对设置,所述阵列基板与彩膜基板之间设有液晶和间隔单元(PS,photo spacer),所述阵列基板上设有晶体管(TFT,Thin Film Transistor),彩膜基板上设有彩色滤光层。
在上述实施例中,彩膜基板可包括TFT阵列,彩膜及TFT阵列可形成于同一基板10上,阵列基板可包括彩色滤光层。
在上述实施例中,本发明的显示面板可为曲面型面板。
参考图5,本实施方式公开一种显示装置30。该显示装置30包括控制部件31,以及本发明所述的显示面板32,以上以显示面板为例进行详细说明,需要说明的是,以上对显示面板结构的描述同样适用于本发明实施例的显示装置中。其中,当本发明实施例的显示装置为液晶显示器时,液晶显示器包括有背光模组,背光模组可作为光源,用于供应充足的亮度与分布均匀的光源,本实施例的背光模组可以为前光式,也可以为背光式,需要说明的是,本实施例的背光模组并不限于此。
以上内容是结合具体的实施方式对本发明所作的进一步详细说明,不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干简单推演或替换,都应当视为属于本发明的保护范围。
Claims (9)
1.一种静电放电电路,其特征在于,所述静电放电电路包括:
第一放电单元,所述第一放电单元的输出端与一公共端连接,所述第一放电单元的控制端与一高电平接线端或者一低电平接线端连接,所述第一放电单元的输入端与一静电输入端连接;
配合放电单元,所述配合放电单元的输入端与所述静电输入端连接,所述配合放电单元的输出端与所述第一放电单元的控制端连接;
所述第一放电单元包括一个第一N型晶体管和一个第二P型晶体管,所述第一N型晶体管的源极与所述公共端连接,所述第一N型晶体管的栅极与所述高电平接线端或者所述低电平接线端连接,所述第一N型晶体管的漏极与所述静电输入端连接,所述第二P型晶体管的源极与所述公共端连接,所述第二P型晶体管的栅极与所述高电平接线端或者所述低电平接线端连接,所述第二P型晶体管的漏极与所述静电输入端连接。
2.如权利要求1所述的静电放电电路,其特征在于,所述第一放电单元包括一端与所述公共端连接的第一导电线,所述公共端接地连接。
3.如权利要求1所述的静电放电电路,其特征在于,所述第一放电单元包括一端与所述公共端连接的第一导电线,所述静电放电电路设置在显示面板上,所述公共端与所述显示面板的公共电压端连接。
4.如权利要求1所述的静电放电电路,其特征在于,所述配合放电单元包括第二放电单元和第三放电单元,所述第二放电单元包括第一电容,所述第一电容的第一端与所述静电输入端连接,所述第一电容的第二端与所述第一N型晶体管的栅极连接;所述第三放电单元包括第二电容,所述第二电容的第一端与所述静电输入端连接,所述第二电容的第二端与所述第二P型晶体管的栅极连接。
5.如权利要求4所述的静电放电电路,其特征在于,所述第二放电单元包括第三N型晶体管,所述第三N型晶体管的源极与所述第一电容的第二端连接,所述第三N型晶体管的栅极与所述高电平接线端连接,所述第三N型晶体管的漏极与所述低电平接线端连接;所述第三放电单元包括第四P型晶体管,所述第四P型晶体管的源极与所述第二电容的第二端连接,所述第四P型晶体管的栅极与所述低电平接线端连接,所述第四P型晶体管的漏极与所述高电平接线端连接。
6.如权利要求4所述的静电放电电路,其特征在于,所述第二放电单元包括第三P型晶体管,所述第三P型晶体管的源极与所述第一电容的第二端连接,所述第三P型晶体管的栅极与所述高电平接线端连接,所述第三P型晶体管的漏极与所述低电平接线端连接;所述第三放电单元包括第四N型晶体管,所述第四N型晶体管的源极与所述第二电容的第二端连接,所述第四N型晶体管的栅极与所述低电平接线端连接,所述第四N型晶体管的漏极与所述高电平接线端连接。
7.如权利要求1所述的静电放电电路,其特征在于,所述第一放电单元包括一个第一N型晶体管和一个第二P型晶体管,所述第一N型晶体管的源极与所述公共端连接,所述公共端接地连接,所述第一N型晶体管的栅极与所述高电平接线端或者所述低电平接线端连接,所述第一N型晶体管的漏极与所述静电输入端连接,所述第二P型晶体管的源极与所述公共端连接,所述公共端接地连接,所述第二P型晶体管的栅极与所述高电平接线端或者所述低电平接线端连接,所述第二P型晶体管的漏极与所述静电输入端连接;
所述配合放电单元包括第二放电单元和第三放电单元,所述第二放电单元包括第一电容,所述第一电容的第一端与所述静电输入端连接,所述第一电容的第二端与所述第一N型晶体管的栅极连接;所述第三放电单元包括第二电容,所述第二电容的第一端与所述静电输入端连接,所述第二电容的第二端与所述第二P型晶体管的栅极连接;
所述第二放电单元包括第三N型晶体管,所述第三N型晶体管的源极与所述第一电容的第二端连接,所述第三N型晶体管的栅极与所述高电平接线端连接,所述第三N型晶体管的漏极与所述低电平接线端连接;所述第三放电单元包括第四P型晶体管,所述第四P型晶体管的源极与所述第二电容的第二端连接,所述第四P型晶体管的栅极与所述低电平接线端连接,所述第四P型晶体管的漏极与所述高电平接线端连接。
8.一种静电放电电路,其特征在于,所述静电放电电路包括:
第一放电单元,所述第一放电单元的输出端与一公共端连接,所述第一放电单元的控制端与一高电平接线端或者一低电平接线端连接,所述第一放电单元的输入端与一静电输入端连接;
配合放电单元,所述配合放电单元的输入端与所述静电输入端连接,所述配合放电单元的输出端与所述第一放电单元的控制端连接;
其中,所述第一放电单元包括一个第一N型晶体管和一个第二P型晶体管,所述第一N型晶体管的源极与所述公共端连接,所述公共端接地连接,所述第一N型晶体管的栅极与所述高电平接线端或者所述低电平接线端连接,所述第一N型晶体管的漏极与所述静电输入端连接,所述第二P型晶体管的源极与所述公共端连接,所述公共端接地连接,所述第二P型晶体管的栅极与所述高电平接线端或者所述低电平接线端连接,所述第二P型晶体管的漏极与所述静电输入端连接;
所述配合放电单元包括第二放电单元和第三放电单元,所述第二放电单元包括第一电容,所述第一电容的第一端与所述静电输入端连接,所述第一电容的第二端与所述第一N型晶体管的栅极连接;所述第三放电单元包括第二电容,所述第二电容的第一端与所述静电输入端连接,所述第二电容的第二端与所述第二P型晶体管的栅极连接;
所述第二放电单元包括第三N型晶体管,所述第三N型晶体管的源极与所述第一电容的第二端连接,所述第三N型晶体管的栅极与所述高电平接线端连接,所述第三N型晶体管的漏极与所述低电平接线端连接;所述第三放电单元包括第四P型晶体管,所述第四P型晶体管的源极与所述第二电容的第二端连接,所述第四P型晶体管的栅极与所述低电平接线端连接,所述第四P型晶体管的漏极与所述高电平接线端连接。
9.一种显示面板,其特征在于,所述显示面板包括:
基板,在基板上设置主动开关;
信号线,所述信号线设置在所述基板上,与所述主动开关耦接,所述信号线包括扫描线和数据线,多条所述数据线与多条所述扫描线依次相交设置形成多个像素区;以及
如权利要求1-8任一项所述的静电放电电路;
其中,所述静电放电电路设置在所述基板上。
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