KR101923190B1 - 정전기 보호 회로를 구비한 표시장치 및 그의 제조방법 - Google Patents

정전기 보호 회로를 구비한 표시장치 및 그의 제조방법 Download PDF

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Abstract

본 발명은 기판 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 중 일부 영역을 다결정 실리콘으로 결정화하는 단계; 및 결정화되지 않은 비정질 실리콘 영역 상에 정전기 보호 회로를 구성하는 적어도 하나의 트랜지스터를 형성하는 단계; 를 포함하는 정전기 보호 회로를 구비한 표시장치의 제조방법에 관한 것이다. 본 발명에 따르면, 정전기 방지 회로를 다결정 실리콘 영역이 아닌 비정질 실리콘 영역에 위치시킴으로써, 생산성 증가와 더불어 비정질 실리콘 영역의 활용도를 높이는 정전기 보호 회로를 구비한 표시장치 및 그의 제조방법을 제공할 수 있다.

Description

정전기 보호 회로를 구비한 표시장치 및 그의 제조방법{DISPLAY DEVICE HAVING ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT AND MANUFACTURING METHOD THEREOF}
본 발명은 정전기 보호 회로를 구비한 표시장치 및 그의 제조방법에 관한 것으로, 보다 상세하게는 생산성 증가와 더불어 비정질 실리콘 영역의 활용도를 높이는 정전기 보호 회로를 구비한 표시장치 및 그의 제조방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 표시장치들이 개발되고 있다. 대표적인 표시장치로는 액정 표시장치(Liquid Crystal Display: LCD) 및 유기 전계발광 표시장치(Organic Light Emitting Display: OLED) 등이 있다.
이러한 최근의 표시장치들은 고화질의 표시품질이 요구됨에 따라 동작속도가 빠른 다결정 실리콘 박막 트랜지스터(Poly Crystalline Silicon Thin Film Transistor; poly-Si TFT)를 스위칭 소자 및 구동 소자로서 채용하고 있다.
다결정 실리콘은 기판 상에 비정질 실리콘을 형성하고, 이를 결정화하여 생성된다. 비정질 실리콘을 결정화하기 위하여 다양한 방법이 이용될 수 있으나, 현재 대부분의 공정에서는 엑시머 레이저 어닐링법(Excimer Laser Annealing: ELA)이 사용되고 있다. ELA 방법은 레이저를 조사하여 비정질 실리콘을 다결정 실리콘으로 결정화한다.
종래에는 기판 상에 형성된 비정질 실리콘층의 전 영역을 구분없이 결정화하는 방식이 주를 이루었으나, 최근에는 생산성 증가를 위하여 실제 다결정 실리콘이 사용되는 영역에 대하여만 선택적으로 결정화를 수행하는 방식이 사용되고 있다.
이에 따라, 기판 상에는 비정질 실리콘 영역과 다결정 실리콘 영역이 함께 존재하게 되었으며, 비정질 실리콘 영역을 효율적으로 활용할 필요성이 대두되었다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 정전기 방지 회로를 다결정 실리콘 영역이 아닌 비정질 실리콘 영역에 위치시킴으로써, 생산성 증가와 더불어 비정질 실리콘 영역의 활용도를 높이는 정전기 보호 회로를 구비한 표시장치 및 그의 제조방법을 제공하기 위한 것이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명의 정전기 보호 회로를 구비한 표시장치의 제조방법은, 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층 중 일부 영역을 다결정 실리콘으로 결정화하는 단계 및 결정화되지 않은 비정질 실리콘 영역 상에 정전기 보호 회로를 구성하는 적어도 하나의 트랜지스터를 형성하는 단계를 포함한다.
또한, 상기 트랜지스터의 게이트 전극에 연결되는 전압 공급 배선으로 소정의 시간 동안 바이어스 전압을 공급하는 단계를 더 포함한다.
또한, 상기 전압 공급 배선이 위치하는 상기 기판의 일부를 잘라내는 단계를 더 포함한다.
또한, 상기 트랜지스터는, 상기 비정질 실리콘 영역을 반도체층으로 사용하는 것을 특징으로 한다.
또한, 상기 트랜지스터는, 다이오드 연결된 것을 특징으로 한다.
또한, 상기 트랜지스터는, PMOS 트랜지스터 또는 NMOS 트랜지스터인 것을 특징으로 한다.
또한, 상기 기판 상에 비정질 실리콘층을 형성하는 단계는, 상기 기판 상에 버퍼층을 먼저 형성한 후, 상기 버퍼층 상에 상기 비정질 실리콘층을 형성하는 것을 특징으로 한다.
본 발명의 정전기 보호 회로를 구비한 표시장치는, 기판, 비정질 실리콘 영역과 다결정 실리콘 영역이 존재하며, 상기 기판 상에 형성되는 실리콘층 및 상기 비정질 실리콘 영역에 형성되는 적어도 하나의 트랜지스터를 포함하는 정전기 보호 회로를 포함한다.
또한, 상기 트랜지스터는, 상기 비정질 실리콘 영역을 반도체층으로 사용하는 것을 특징으로 한다.
또한, 상기 트랜지스터는, 다이오드 연결된 것을 특징으로 한다.
또한, 상기 트랜지스터는, PMOS 트랜지스터 또는 NMOS 트랜지스터인 것을 특징으로 한다.
또한, 상기 기판과 실리콘층 사이에 형성되는 버퍼층을 더 포함한다.
또한, 상기 트랜지스터는, 상기 다결정 실리콘 영역 상에 마련된 적어도 하나의 패드와 연결되는 것을 특징으로 한다.
이상 살펴본 바와 같은 본 발명에 따르면, 정전기 방지 회로를 다결정 실리콘 영역이 아닌 비정질 실리콘 영역에 위치시킴으로써, 생산성 증가와 더불어 비정질 실리콘 영역의 활용도를 높이는 정전기 보호 회로를 구비한 표시장치 및 그의 제조방법을 제공할 수 있다.
도 1은 본 발명의 바람직한 실시예에 의한 정전기 보호 회로를 구비한 표시장치의 제조방법을 나타낸 흐름도이다.
도 2는 본 발명의 기판 준비 단계 및 비정질 실리콘층 형성 단계를 나타낸 도면이다.
도 3은 본 발명의 선택적 결정화 단계를 나타낸 도면이다.
도 4 및 도 5는 본 발명의 정전기 보호 회로 형성 단계를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따라 비정질 실리콘 영역에 존재하는 트랜지스터를 나타낸 단면도이다.
도 7은 본 발명의 에이징 단계를 나타낸 도면이다.
도 8은 본 발명의 커팅 단계를 나타낸 도면이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이하, 본 발명의 실시예들 및 이를 설명하기 위한 도면들을 참고하여 본 발명인 정전기 보호 회로를 구비한 표시장치 및 그의 제조방법에 대해 설명하도록 한다.
도 1은 본 발명의 바람직한 실시예에 의한 정전기 보호 회로를 구비한 표시장치의 제조방법을 나타낸 흐름도이다.
도 1을 참조하면, 본원발명의 정전기 보호 회로를 구비한 표시장치의 제조방법은 기판 준비 단계(S100), 비정질 실리콘층 형성 단계(S200), 선택적 결정화 단계(S300), 정전기 보호 회로 형성 단계(S400)를 포함한다.
도 2는 본 발명의 기판 준비 단계 및 비정질 실리콘층 형성 단계를 나타낸 도면이다.
도 2를 참조하면, 기판 준비 단계(S100)에서는 표시장치의 화소, 정전기 보호 회로 등이 위치하는 기판(10)을 준비한다.
상기 기판(10)은 일례로 유리, 플라스틱, 실리콘 또는 합성수지와 같은 절연성을 띠는 재질로 이루어질 수 있으며, 유리 기판과 같은 투명 기판이 바람직하다.
비정질 실리콘층 형성 단계(S200)에서는 기판(10) 상에 비정질 실리콘층(30)을 형성한다.
이 때, 비정질 실리콘층 형성 단계(S200)에서는 상기 기판(10) 상에 먼저 버퍼층(20)을 형성한 후, 상기 버퍼층(20) 상에 비정질 실리콘층(30)을 형성할 수 있다.
버퍼층(20)은 기판(10)에 함유된 불순물의 확산을 방지하기 위한 것으로, 실리콘 산화막(SiO2)이나 실리콘 질화막(SiNx)과 같은 절연막으로 형성될 수 있다.
이러한 버퍼층(20)과 비정질 실리콘층(30)은 이미 알려진 화학적 기상 증착법(Chemical Vapor Deposition), 물리적 기상 증착법(Physical Vapor Deposition) 등에 의하여 기판(10)에 적층될 수 있다.
도 3은 본 발명의 선택적 결정화 단계를 나타낸 도면이다.
선택적 결정화 단계(S300)에서는 기판(10) 상에 위치하는 비정질 실리콘층(30) 중 일부 영역을 다결정 실리콘으로 결정화한다.
이는, 실제 다결정 실리콘이 필요한 영역은 한정되어 있으므로(예를 들어, 고속 동작의 트랜지스터가 요구되는 화소 영역), 결정화가 불필요한 영역은 결정화 공정을 진행하지 않음으로써 생산량 증대 효과를 가져오기 위함이다.
이에 따라, 도 3에 도시된 바와 같이 비정질 실리콘층(30) 중 일부는 다결정 실리콘으로 결정화되어 다결정 실리콘 영역(50)으로 존재하게 되고, 결정화되지 않은 나머지 부분은 비정질 실리콘 영역(60)으로 존재하게 된다.
여기서, 일부의 비정질 실리콘을 결정화하기 위하여 고출력의 펄스 레이저인 엑시머 레이저를 조사하는 엑시머 레이저 어닐링법(Excimer Laser Annealing: ELA)이 사용될 수 있으나, 그 외 다른 결정화 방법이 사용되어도 무방하다.
도 4 및 도 5는 본 발명의 정전기 보호 회로 형성 단계를 나타낸 도면이다. 다만, 도 4 및 도 5에서는 서로 상이한 형태의 정전기 보호 회로를 각각 도시하였다.
도 4를 참조하면, 정전기 보호 회로 형성 단계(S400)에서는 선택적 결정화 단계(S300)에서 결정화 공정이 수행되지 않은 비정질 실리콘 영역(60) 상에 정전기 보호 회로(70)를 형성한다.
상기 정전기 보호 회로(70)는 적어도 하나의 트랜지스터로 구성되며, 일례로 제1 패드(81)와 제2 패드(82)에 연결되어 상기 패드들(81, 82)로 유입되는 정전기를 분산시킬 수 있다. 이에 따라 정전기에 의한 제품 불량이 최소화될 수 있다.
또한, 정전기 보호 회로(70)를 구성하는 트랜지스터를 다결정 실리콘 영역(50)이 아닌 비정질 실리콘 영역(60)에 형성함으로써, 생산성 증가를 위해 수행되는 선택적 결정화 단계(S300)에서 반드시 존재하게 되는 비정질 실리콘 영역(60)을 효율적으로 사용할 수 있으며, 이에 따라 다결정 실리콘 영역(50)이 감소되어 수율이 보다 증가할 수 있다.
그리고, 정전기 보호 회로(70)을 구성하는 트랜지스터의 경우 고속 동작이 요구되지 않으므로, 다결정 실리콘이 아닌 비정질 실리콘을 채널이 형성되는 반도체층으로 사용하여도 정전기 보호 기능을 무리없이 수행할 수 있다.
도 6은 본 발명의 실시예에 따라 비정질 실리콘 영역에 존재하는 트랜지스터를 나타낸 단면도이다. 특히, 도 6은 비정질 실리콘 영역(60)에 설치된 하나의 트랜지스터(TR)만을 대표적으로 도시하였다.
도 6을 참조하면, 비정질 실리콘 영역(60)에 형성된 트랜지스터(TR)는 반도체층(102), 게이트 절연막(103), 게이트 전극(104), 층간 절연막(105), 소스/드레인 전극(106a, 106b)으로 구성될 수 있다.
반도체층(102)은 버퍼층(20) 상에 소정의 패턴으로 형성될 수 있으며, 비정질 실리콘 영역(60)에 존재하는 비정질 실리콘으로 형성됨을 특징으로 한다.
다수의 반도체층(102)의 형성을 위하여, 비정질 실리콘 영역(60)은 다수의 패턴들로 에칭될 수 있다.
반도체층(102) 상에는 게이트 절연막(103)이 형성된다. 게이트 절연막(103)은 질화막, 산화막 예를 들어, 실리콘 산화막 또는 실리콘 질화막 중 하나로 이루어지며, 이들에 제한되지는 않는다.
게이트 전극(104)은 게이트 절연막(103) 상에 소정 패턴으로 형성된다. 게이트 전극(104) 상에는 층간 절연막(105)이 형성된다.
게이트 절연막(103)은 반도체층(102)과 게이트 전극(104) 사이를 절연시키고, 층간 절연막(105)은 게이트 전극(104)과 소스/드레인 전극(106a, 106b) 사이를 절연시킨다.
소스/드레인 전극(106a, 106b)은 층간 절연막(105) 상에 형성된다. 소스/드레인 전극(106a, 106b)은 게이트 절연막(103)과 층간 절연막(105)에 형성된 콘택홀(ch)을 통해 반도체층(102)의 양측과 각각 전기적으로 연결된다.
게이트 전극(104) 및 소스/드레인 전극(106a, 106b)은 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 알루미늄(Al) 등의 금속, 또는 이들 금속의 합금이나 적층 구조로 형성될 수 있으며, 이들에 제한되지는 않는다.
또한, 정전기 보호 회로(70)를 구성하는 트랜지스터의 경우, 다이오드 연결되는 것이 바람직하다. 즉, 각 트랜지스터의 게이트 전극과 드레인 전극을 연결함으로써 다이오드와 같이 전류의 방향성을 일정하게 유지할 수 있다.
그리고, 정전기 보호 회로(70)를 구성하는 트랜지스터는, PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다.
도 4에서 일례로 도시된 정전기 보호 회로(70)는 두 개의 트랜지스터(TR1, TR2)로 구성된다.
제1 트랜지스터(TR1)는 고전원(VGH)과 제1 노드(N1) 사이에 연결되며, 제2 트랜지스터(TR2)는 저전원(VGL)과 제1 노드(N1) 사이에 연결된다.
제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 모두 소스 전극과 게이트 전극이 상호간 연결된다.
구체적으로, 제1 트랜지스터(TR1)는 소스 전극이 제1 노드(N1)에 연결되고, 게이트 전극 및 드레인 전극은 고전원(VGH)에 연결된다.
또한, 제2 트랜지스터(TR2)는 게이트 전극 및 드레인 전극이 제1 노드(N1)에 연결되고, 소스 전극이 저전원(VGL)에 연결된다.
고전원(VGH)은 저전원(VGL)에 비하여 상대적으로 높은 전압으로 설정된다.
제1 노드(N1)는 제1 트랜지스터(TR1)의 소스 전극, 제2 트랜지스터(TR2)의 게이트 전극 및 드레인 전극, 제1 패드(81), 제2 패드(82)가 전기적으로 연결되는 접점으로 정의될 수 있다.
이에 따라, 정전기에 의하여 양(+) 전하를 가지는 고전압이 발생된 경우 제1 노드(N1)로부터 고전원(VGH)으로 전류 패스가 형성되고, 정전기에 의하여 음(-) 전하를 가지는 고전압이 발생된 경우 제1 노드(N1)로부터 저전원(VGL)으로 전류 패스가 형성됨에 따라, 정전기에 의한 피해를 방지할 수 있다.
도 5에서 일례로 도시된 정전기 보호 회로(70)는 n개의 트랜지스터(TR1 내지 TRn)로 구성될 수 있다. 여기서, n은 2 이상의 자연수로 설정된다.
이 때, 모든 트랜지스터들(TR1 내지 TRn)은 게이트 전극과 드레인 전극이 상호간 연결된다.
홀수번째 트랜지스터들(TR1, TR3...TRn-1)은 도 5에 도시된 바와 같이 직렬로 연결되어, 제1 패드(81)와 제2 패드(82) 사이에 접속될 수 있다.
또한, 홀수번째 트랜지스터들(TR1, TR3...TRn-1)은 제1 패드(81)로부터 제2 패드(82)로 흐르는 전류의 패스를 형성할 수 있다.
짝수번째 트랜지스터들(TR2, TR4...TRn) 역시 도 5에 도시된 바와 같이 직렬로 연결되어, 제1 패드(81)와 제2 패드(82) 사이에 접속될 수 있다.
또한, 짝수번째 트랜지스터들(TR2, TR4...TRn)은 제2 패드(82)로부터 제1 패드(81)로 흐르는 전류의 패스를 형성할 수 있다.
홀수번째 트랜지스터들(TR1, TR3...TRn-1)과 짝수번째 트랜지스터들(TR2, TR4...TRn)은 제1 패드(81)와 제2 패드(82) 사이에서 병렬적으로 접속된다.
이에 따라, 제1 패드(81)에 고전압의 정전기가 유입되는 경우 홀수번째 트랜지스터들(TR1, TR3...TRn-1)을 통하여 제2 패드(82)로 전류 패스가 형성되고, 홀수번째 트랜지스터들(TR1, TR3...TRn-1)을 거치는 동안 상기 정전기의 전압은 감압되어 정전기에 의한 피해를 방지할 수 있다.
또한, 제2 패드(82)에 고전압의 정전기가 유입되는 경우 짝수번째 트랜지스터들(TR2, TR4...TRn)을 통하여 제1 패드(81)로 전류 패스가 형성되고, 짝수번째 트랜지스터들(TR2, TR4...TRn)을 거치는 동안 상기 정전기의 전압을 감압되어 정전기에 의한 피해를 방지할 수 있다.
이 경우, 정전기 보호 회로(70)를 구성하는 트랜지스터들(TR1 내지 TRn)의 개수는 다양하게 변화될 수 있다.
도 4 및 도 5에서 각각 설명된 정전기 보호 회로(70)는 본원발명의 어느 한 실시예에 해당되는 것으로, 그와 다른 구성을 갖는 정전기 보호 회로 역시 사용될 수 있음은 물론이다.
도 7은 본 발명의 에이징 단계를 나타낸 도면이다. 특히, 도 7에서는 도 5에 도시된 실시예를 대상으로 에이징 단계(S500)가 수행되는 것을 도시하였다.
도 7을 참조하면, 에이징 단계(S500)에서는 정전기 보호 회로(70)에 포함되는 트랜지스터(TR1 내지 TRn)의 게이트 전극에 소정 시간 동안 전압 공급 배선(90)을 통하여 바이어스 전압(bias voltage)를 공급할 수 있다.
이에 따라, 정전기 보호 회로(70)에 포함되는 트랜지스터(TR1 내지 TRn)의 문턱 전압의 절대값을 증가시킬 수 있게 된다.
이 때, 전압 공급 배선(90)은 정전기 보호 회로(70)의 각 트랜지스터(TR1 내지 TRn)의 게이트 전극과 연결되는 것으로, 전압 공급부(미도시)로부터 공급되는 바이어스 전압을 각 트랜지스터(TR1 내지 TRn)로 전달할 수 있다.
이러한 전압 공급 배선(90)은 소정의 패드(84)를 통해 외부의 전압 공급부와 전기적으로 연결될 수 있다.
트랜지스터의 게이트 전극으로 바이어스 전압을 일정 시간 공급하는 경우, 트랜지스터의 문턱 전압이 변화하는 현상(문턱 전압의 shift 현상)은 이미 잘 알려져 있다.
상기 바이어스 전압의 크기 및 공급 시간에 따라 문턱 전압의 변화량은 달라지며, 상기 바이어스 전압은 일정한 DC 전압으로 계속 공급되거나 펄스 형태로 공급될 수도 있다.
이에 따라, 상기 에이징 단계(S500)를 통하여 정전기 보호 회로(70)를 구성하는 각 트랜지스터(TR1 내지 TRn)의 문턱 전압을 증가시킬 수 있게 됨으로써, 동일한 트랜지스터의 개수로도 보다 뛰어난 정전기 방지 효과를 구현할 수 있게 되고, 기존 대비 정전기 보호 회로(70)를 구성하는 트랜지스터의 개수를 줄일 수 있게 된다.
상술한 에이징 단계(S500)는 도 4에 도시된 정전기 보호 회로(70)에도 적용될 수 있으며, 그와 다른 구성을 갖는 정전기 보호 회로에도 적용될 수 있음은 물론이다.
도 8은 본 발명의 커팅 단계를 나타낸 도면이다.
도 8을 참조하면, 커팅 단계(S600)에서는 전압 공급 배선(90)이 위치하는 기판(10)의 일부를 잘라낸다.
예를 들어, 도 7에 도시된 커팅 라인(CL)을 따라 기판(10)을 잘라냄으로써, 에이징 단계(S500) 이후 불필요해진 기판 영역(Rc)을 제거할 수 있게 된다. 이에 따라, 기판(10)의 데드 스페이스를 축소할 수 있게 된다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 기판 20: 버퍼층
30: 비정질 실리콘층 50: 다결정 실리콘 영역
60: 비정질 실리콘 영역 70: 정전기 보호 회로

Claims (13)

  1. 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 중 일부 영역을 다결정 실리콘으로 결정화하는 단계; 및
    결정화되지 않은 비정질 실리콘 영역 상에 정전기 보호 회로를 구성하는 적어도 하나의 트랜지스터를 형성하는 단계; 를 포함하는 정전기 보호 회로를 구비한 표시장치의 제조방법.
  2. 제1항에 있어서,
    상기 트랜지스터의 게이트 전극에 연결되는 전압 공급 배선으로 소정의 시간 동안 바이어스 전압을 공급하는 단계; 를 더 포함하는 정전기 보호 회로를 구비한 표시장치의 제조방법.
  3. 제2항에 있어서,
    상기 전압 공급 배선이 위치하는 상기 기판의 일부를 잘라내는 단계; 를 더 포함하는 정전기 보호 회로를 구비한 표시장치의 제조방법.
  4. 제1항에 있어서, 상기 트랜지스터는,
    상기 비정질 실리콘 영역을 반도체층으로 사용하는 것을 특징으로 하는 정전기 보호 회로를 구비한 표시장치의 제조방법.
  5. 제1항에 있어서, 상기 트랜지스터는,
    다이오드 연결된 것을 특징으로 하는 정전기 보호 회로를 구비한 표시장치의 제조방법.
  6. 제1항에 있어서, 상기 트랜지스터는,
    PMOS 트랜지스터 또는 NMOS 트랜지스터인 것을 특징으로 하는 정전기 보호 회로를 구비한 표시장치의 제조방법.
  7. 제1항에 있어서, 상기 기판 상에 비정질 실리콘층을 형성하는 단계는,
    상기 기판 상에 버퍼층을 먼저 형성한 후, 상기 버퍼층 상에 상기 비정질 실리콘층을 형성하는 것을 특징으로 하는 정전기 보호 회로를 구비한 표시장치의 제조방법.
  8. 기판;
    비정질 실리콘 영역과 다결정 실리콘 영역이 존재하며, 상기 기판 상에 형성되는 실리콘층; 및
    상기 비정질 실리콘 영역에 형성되는 적어도 하나의 트랜지스터를 포함하는 정전기 보호 회로; 를 포함하는 정전기 보호 회로를 구비한 표시장치.
  9. 제8항에 있어서, 상기 트랜지스터는,
    상기 비정질 실리콘 영역을 반도체층으로 사용하는 것을 특징으로 하는 정전기 보호 회로를 구비한 표시장치.
  10. 제8항에 있어서, 상기 트랜지스터는,
    다이오드 연결된 것을 특징으로 하는 정전기 보호 회로를 구비한 표시장치.
  11. 제8항에 있어서, 상기 트랜지스터는,
    PMOS 트랜지스터 또는 NMOS 트랜지스터인 것을 특징으로 하는 정전기 보호 회로를 구비한 표시장치.
  12. 제8항에 있어서,
    상기 기판과 실리콘층 사이에 형성되는 버퍼층; 을 더 포함하는 정전기 보호 회로를 구비한 표시장치.
  13. 제8항에 있어서, 상기 트랜지스터는,
    상기 다결정 실리콘 영역 상에 마련된 적어도 하나의 패드와 연결되는 것을 특징으로 하는 정전기 보호 회로를 구비한 표시장치.
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