KR20130045136A - 박막 트랜지스터 어레이 장치, 유기 ｅｌ 표시 장치, 및, 박막 트랜지스터 어레이 장치의 제조 방법 - Google Patents

박막 트랜지스터 어레이 장치, 유기 ｅｌ 표시 장치, 및, 박막 트랜지스터 어레이 장치의 제조 방법 Download PDF

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Abstract

박막 트랜지스터 어레이 장치(100)는, 제1 평균 결정 입경의 결정립에 의해 구성된 제1 결정성 반도체막(5a)을 갖는 구동용 TFT(10a)와, 제1 평균 결정 입경보다 평균 결정 입경이 작은 제2 평균 결정 입경인 결정립에 의해 구성된 제2 결정성 반도체막(5b)을 갖는 스위치용 TFT(10b)를 구비한다. 제1 결정성 반도체막(5a)과 제2 결정성 반도체막(5b)은, 가우시안 분포의 광 강도 분포를 갖는 레이저를 이용하여 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위가 되도록 비결정성 반도체막을 레이저 조사함으로써 형성되고, 제1 결정성 반도체막(5a)은, 레이저 조사에 의한 잠열에 의해 1100℃ 내지 1414℃의 온도 범위가 되도록 하여 형성된다. 제2 결정성 반도체막(5b)은, 제1 결정성 반도체막(5a)의 형성과 동시에 형성된다.

Description

박막 트랜지스터 어레이 장치, 유기 ＥＬ 표시 장치, 및, 박막 트랜지스터 어레이 장치의 제조 방법 {THIN FILM TRANSISTOR ARRAY DEVICE, ORGANIC EL DISPLAY DEVICE, AND METHOD FOR MANUFACTURING THIN FILM TRANSISTOR ARRAY DEVICE}
본 발명은, 박막 트랜지스터 어레이 장치, 유기 EL 표시 장치, 및, 박막 트랜지스터 어레이 장치에 관한 것이다.
액정 표시 장치 또는 유기 EL(Electro Luminescence) 표시 장치 등의 액티브 매트릭스 구동형의 표시 장치에서는, TFT(Thin Film Transistor)라고 불리는 박막 트랜지스터가 이용되고 있다. 이러한 표시 장치에 있어서, 어레이형상으로 배치된 박막 트랜지스터가 박막 트랜지스터 어레이 장치를 구성하고 있다.
박막 트랜지스터에 있어서, 채널부가 되는 실리콘 등으로 이루어지는 반도체층은, 일반적으로, 비정질성(아몰퍼스) 반도체막 또는 결정성 반도체막으로 형성되지만, 채널부가 되는 반도체층으로서는, 비정질성 반도체막에 비해 높은 이동도를 갖는 결정성 반도체막을 이용하는 것이 바람직하다. 일반적으로, 결정성 반도체막은, 비정질성 반도체막을 형성한 후에, 당해 비정질성 반도체막을 결정화함으로써 형성된다.
비정질성 반도체막을 결정화하여 결정성 반도체막을 형성하는 방법으로서는, 엑시머 레이저 결정화(ELA)법, Ni 촉매 등을 이용한 열 어닐 결정화법, 적외 반도체 레이저광과 광 흡수층을 갖는 시료 구조의 조합을 사용한 결정화법 등이 있다.
그러나, 일반적인 ELA법에 의한 결정화에서는, 미결정 또는 다결정으로 이루어지는 결정성 반도체막이 형성되므로, 결정립(결정 조직)의 크기나 분포에 따라 그 전기 특성에 편차가 생겨 버린다. 이러한 결정성 반도체막을 TFT에 이용한 경우, TFT의 특성에 편차가 발생해 버린다.
한편, 열 어닐 결정화법에서는, 균일하게 결정화할 수 있지만, 촉매 금속의 처리가 어렵다. 또, 적외 반도체 레이저광과 광 흡수층을 갖는 시료 구조의 조합을 사용하는 결정화 방법에서는, 광 흡수층과 버퍼층을 시료에 성막하여 제거하는 프로세스가 필요하여, 택트의 점에서 문제가 있다. 또한, 이들 고상 성장법으로 결정화한 막을 사용하여 TFT를 제작해도, 막의 평균 입경이 작으므로, 목표로 하는 전기 특성에 도달하지 않는다는 문제가 있다.
그래서, 종래, ELA법에 있어서, TFT의 결정성 반도체막에 있어서의 결정립의 폭을 제어할 수 있는 기술이 제안되어 있다(특허문헌 1). 또, ELA법에 있어서, TFT의 결정성 반도체막에 있어서의 결정립계의 방향이나 결정립의 폭을 제어할 수 있는 기술도 제안되어 있다(특허문헌 2).
특허문헌 1 및 특허문헌 2에 개시되는 기술을 이용하면, 반도체막에 대해 레이저 조사를 행함으로써, 소정의 방향으로 결정 성장시켜, 입경이 0.5~10μm인 대입경 결정을 갖는 결정성 반도체막을 형성할 수 있다. 또, 그와 같이 형성된 막을 이용하여 반도체 소자를 형성함으로써, 인접 소자의 편차가 적은 우수한 반도체 장치를 제작할 수 있다.
그러나, 상기의 특허문헌 1 및 특허문헌 2에는, 대입경 결정을 갖는 결정성 반도체막을 형성하는 방법이 개시되어 있는 것에 지나지 않는다.
즉, ELA법에서는, 펄스 발진의 레이저광(예를 들면, 파장 λ=308nm의 XeCl 엑시머 레이저광)을 이용하여, 비결정성 반도체막을 결정화한다. 그 때, 펄스 발진의 엑시머 레이저광을 비결정성 반도체막에 조사함으로써 순간적으로(나노초 오더의 조사 시간으로) 온도를 상승시켜 용융시킨 후에 결정화한다. 그러나, 이와 같이, 펄스 발진의 엑시머 레이저광의 조사 시간은 수십에서 수백 나노초(나노세컨드) 오더와 같은 짧은 조사 시간이다. 비결정성 반도체막은, 그 온도를 반도체막(실리콘)의 융점 이상(1414℃ 이상)으로 하여 일단 융해시킨 후가 아니면 결정화하지 않지만, 결정 입경은, 조건에 따라 변화해 버린다. 또한, 비결정성 반도체막을 결정화할 때의 체적 팽창, 즉 액체(용융 시)로부터 고체(결정화 시)가 될 때의 체적 팽창에 의해, 결정화 후의 결정성 반도체막에는 표면 돌기가 생겨 평탄성이 소실된다. 요컨대, 결정성 반도체막의 입경에 면내 편차가 생긴다. 이 때문에, 에칭 프로세스 등의 박막 트랜지스터 제조 프로세스에 있어서 문제가 된다. 또, 결정화 후의 결정성 반도체막의 면내 편차의 대책으로서 다수회 쇼트가 불가결하여, 비용 및 택트의 점에서 문제가 있다.
또, 이러한 결정성 반도체막을 갖는 박막 트랜지스터에서는, 예를 들면 게이트 전극에 전압을 인가할 때, 소스 전극과 드레인 전극의 사이에 흐르는 전류량에 편차가 생긴다. 예를 들면, 유기 EL 표시 장치와 같은 전류 구동의 표시 디바이스가 상기의 박막 트랜지스터를 구비하는 경우, 유기 EL은 전류에 의해 계조 제어되므로, 전류량의 편차는 표시 화상의 편차로 직결된다. 요컨대, 고정밀한 화상이 얻어지지 않는다. 또, 상기의 박막 트랜지스터에서는, 결정성 반도체막에 생긴 돌기가 소스 전극과 드레인 전극의 사이에 발생하는 리크 전류의 원인이 되어, TFT 특성이 열화한다.
또한, 상기 특허문헌 1 및 특허문헌 2에서는, 상기의 ELA법에 대한 과제 중, 결정 입경의 제어에 대해서는 개시되어 있지만, 표면 돌기에 대한 과제를 해결하는 것은 아니며, 그 시사도 없다.
본 발명은, 상기의 문제점을 감안하여 이루어진 것이며, 면내 균일성이 좋은 결정 조직을 가짐과 더불어 결정 입경이 상이한 결정성 반도체막을 구비하는 박막 트랜지스터 어레이 장치, 유기 EL 표시 장치 및 박막 트랜지스터 어레이 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 문제를 해결하기 위해, 본 발명에 따른 박막 트랜지스터 어레이 장치의 한 양태는, 기재(基材)와, 상기 기재의 위쪽에 배치된 제1 게이트 전극과, 상기 기재의 위쪽이며 상기 제1 게이트 전극과 병설하여 배치된 제2 게이트 전극과, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 위에 배치된 게이트 절연막과, 상기 제1 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에 배치된, 제1 평균 결정 입경의 결정립에 의해 구성된 제1 결정성 반도체막과, 상기 제1 결정성 반도체막 상에 형성된 제1 소스 전극 및 제1 드레인 전극과, 상기 제2 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에 배치된, 상기 제1 평균 결정 입경보다 평균 결정 입경이 작은 제2 평균 결정 입경의 결정립에 의해 구성된 제2 결정성 반도체막과, 상기 제2 결정성 반도체막 상에 형성된 제2 소스 전극 및 제2 드레인 전극을 구비하고, 상기 제1 결정성 반도체막의 결정립은, 단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 갖는 연속 발진형의 레이저를 이용하여 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위가 되도록 상기 비결정성 반도체막을 레이저 조사하는 제1 공정과, 상기 600℃ 내지 1100℃의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과, 상기 레이저 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 상기 비결정성 반도체막의 온도가 1100℃ 내지 1414℃가 되고, 이 1100℃ 내지 1414℃의 온도 범위에 대응하여 상기 결정화한 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되며, 상기 잠열에 의해 1100℃ 내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 갖도록, 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되어 있고, 또한, 상기 제1 결정성 반도체막의 결정립은, 상기 제3 공정에 있어서, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 일정한 폭의 내부 영역을 이용하여 형성되며, 상기 제2 결정성 반도체막의 결정립은, 상기 제1 공정 및 상기 제2 공정과 동일 공정에 의해, 상기 제1 공정 및 상기 제2 공정에서 이용되는 레이저 조사에 의해 형성되고, 또한, 상기 제2 결정성 반도체막의 결정립은, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 상기 일정한 폭의 외부 영역을 이용하여 형성된다.
본 발명에 따른 박막 트랜지스터 어레이 장치에 의하면, 표면에 돌기가 없고 면내 균일성이 양호하며 또한 결정 입경이 상대적으로 큰 결정 조직을 갖는 제1 결정성 반도체막과, 표면에 돌기가 없고 면내 균일성이 양호하며 또한 결정 입경이 제1 결정성 반도체막보다 작은 결정 조직을 갖는 제2 결정성 반도체막을 구비한다. 이에 의해, 제1 결정성 반도체막을 구동용 TFT의 채널부로서 적용하고, 제2 결정성 반도체막을 스위치용 TFT의 채널부로서 적용함으로써, 구동용 TFT의 온 전류를 증가시킬 수 있음과 더불어, 스위치용 TFT의 오프 전류를 억제할 수 있다.
또, 본 발명에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 의하면, 상기의 온도 범위에 의한 레이저 조사에 의해, 결정 입경이 상대적으로 큰 결정립에 의해 구성된 제1 결정성 반도체막과, 결정 입경이 상대적으로 작은 결정립에 의해 구성된 제2 결정성 반도체막을, 표면에 돌기가 없고 높은 면내 균일성이며, 또한, 일괄적으로 형성할 수 있다. 이에 의해, 구동용 TFT의 채널부에 적합한 제1 결정성 반도체막과, 스위치용 TFT의 채널부에 적합한 제2 결정성 반도체막을, 적은 공정수로 형성할 수 있다.
도 1은, 본 발명의 실시 형태에 있어서의 CW 레이저광 결정화 장치의 구성예를 도시한 도면도이다.
도 2a는, 본 발명의 실시 형태에 있어서의 CW 레이저광의 장축 프로파일을 도시한 도면이다.
도 2b는, 본 발명의 실시 형태에 있어서의 CW 레이저광의 단축 프로파일을 도시한 도면이다.
도 2c는, 본 발명의 실시 형태에 있어서의 CW 레이저광의 단축 프로파일을 도시한 도면이다(도 2b의 확대도).
도 3a는, 종래의 CW 레이저광의 장축 프로파일을 도시한 도면이다.
도 3b는, 종래의 CW 레이저광의 단축 프로파일을 도시한 도면이다.
도 4는, 종래의 CW 레이저광을 이용한 결정화에 대해 설명하기 위한 모식도이다,
도 5는, 실리콘의 결정화에 대한 온도와 에너지의 관계를 도시한 도면이다.
도 6은, Ex 결정 조직의 성장 메커니즘을 설명하기 위한 도면이다.
도 7은, 본 실시 형태에 있어서의 CW 레이저광을 이용한 결정화에 대해 설명하기 위한 모식도이다.
도 8은, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치를 구비하는 박막 트랜지스터 어레이 기판이다.
도 9는, 도 8의 박막 트랜지스터 어레이 기판에 있어서의 화소의 구성을 도시한 평면도이다.
도 10은, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 화소의 회로 구성도이다.
도 11은, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 구조를 도시한 단면도이다.
도 12는, 본 발명의 실시 형태에 따른 유기 EL 표시 장치의 한 화소에 있어서의 단면도이다.
도 13a는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법의 흐름도이다.
도 13b는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 결정성 반도체막 형성 공정의 흐름도이다.
도 14a는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 기판 준비 공정을 모식적으로 도시한 평면도 및 단면도이다.
도 14b는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 게이트 금속막 형성 공정을 모식적으로 도시한 평면도 및 단면도이다.
도 14c는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 게이트 전극 형성 공정을 모식적으로 도시한 평면도 및 단면도이다.
도 14d는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 게이트 절연막 형성 공정을 모식적으로 도시한 평면도 및 단면도이다.
도 14e는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 비결정성 반도체막 형성 공정을 모식적으로 도시한 평면도 및 단면도이다.
도 14f는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 결정성 반도체막 형성 공정(레이저 조사 공정)을 모식적으로 도시한 평면도 및 단면도이다.
도 14g는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 결정성 반도체막 형성 공정(결정화 공정, 결정 입경 확대 공정)을 모식적으로 도시한 평면도 및 단면도이다.
도 14h는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 비결정성 반도체막 형성 공정을 모식적으로 도시한 평면도 및 단면도이다.
도 14i는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 채널부 섬화(Islandized) 공정을 모식적으로 도시한 평면도 및 단면도이다.
도 14j는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 불순물 도프의 비결정성 반도체막 형성 공정을 모식적으로 도시한 평면도 및 단면도이다.
도 14k는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 소스 드레인 전극 형성 공정을 모식적으로 도시한 평면도 및 단면도이다.
도 14l은, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 소스 전극 및 드레인 전극 형성 공정을 모식적으로 도시한 평면도 및 단면도이다.
도 14m은, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 채널부 에칭 공정을 모식적으로 도시한 평면도 및 단면도이다.
도 15는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 관한 것으로, 표시부 전체를 빔 스캔하는 모양을 모식적으로 도시한 도면이다.
도 16은, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치에 있어서의 결정 입경에 대한 전류 특성을 도시한 도면이다.
도 17a는, 구동용 TFT의 온 전류와 유기 EL 표시 장치의 발광 휘도의 관계를 도시한 도면이다.
도 17b는, 스위치용 TFT의 오프 전류와 유기 EL 표시 장치의 계조 변동의 관계를 도시한 도면이다.
도 18은, 본 발명의 실시 양태에 따른 표시 패널 장치를 내장한 표시 장치의 외관도이다.
본 발명에 따른 박막 트랜지스터 어레이 장치의 한 양태는, 기재와, 상기 기재의 위쪽에 배치된 제1 게이트 전극과, 상기 기재의 위쪽이며 상기 제1 게이트 전극과 병설하여 배치된 제2 게이트 전극과, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 위에 배치된 게이트 절연막과, 상기 제1 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에 배치된, 제1 평균 결정 입경의 결정립에 의해 구성된 제1 결정성 반도체막과, 상기 제1 결정성 반도체막 상에 형성된 제1 소스 전극 및 제1 드레인 전극과, 상기 제2 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에 배치된, 상기 제1 평균 결정 입경보다 평균 결정 입경이 작은 제2 평균 결정 입경의 결정립에 의해 구성된 제2 결정성 반도체막과, 상기 제2 결정성 반도체막 상에 형성된 제2 소스 전극 및 제2 드레인 전극을 구비하고, 상기 제1 결정성 반도체막의 결정립은, 단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 갖는 연속 발진형의 레이저를 이용하여 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위가 되도록 상기 비결정성 반도체막을 레이저 조사하는 제1 공정과, 상기 600℃ 내지 1100℃의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과, 상기 레이저 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 상기 비결정성 반도체막의 온도가 1100℃ 내지 1414℃가 되고, 이 1100℃ 내지 1414℃의 온도 범위에 대응하여 상기 결정화한 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되며, 상기 잠열에 의해 1100℃ 내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 갖도록, 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되어 있고, 또한, 상기 제1 결정성 반도체막의 결정립은, 상기 제3 공정에 있어서, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 일정한 폭의 내부 영역을 이용하여 형성되며, 상기 제2 결정성 반도체막의 결정립은, 상기 제1 공정 및 상기 제2 공정과 동일 공정에 의해, 상기 제1 공정 및 상기 제2 공정에서 이용되는 레이저 조사에 의해 형성되고, 또한, 상기 제2 결정성 반도체막의 결정립은, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 상기 일정한 폭의 외부 영역을 이용하여 형성되는 것이다.
본 양태에 있어서, 제1 박막 트랜지스터에 있어서의 제1 결정성 반도체막과, 제1 박막 트랜지스터와는 별체의 제2 박막 트랜지스터에 있어서의 제2 결정성 반도체막은, 위로 볼록한 연속적인 광 강도 분포를 갖는 연속 발진형의 레이저를 이용하여 일괄 형성되는 것이다.
제1 박막 트랜지스터에 있어서의 제1 결정성 반도체막은, 당해 광 강도 분포의 일정한 폭의 내부 영역을 이용하여 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위가 되는 출력 밀도로 비결정성 반도체막을 레이저 조사함으로써 형성된다. 즉, 레이저광에 있어서의 광 강도 분포의 일정한 폭의 내부 영역을 이용하여 순간적으로 600℃ 내지 1100℃의 온도가 되도록 조사된 비결정성 반도체막의 레이저 조사 영역은, 당해 레이저 조사에 의한 비결정성 반도체막의 결정화 시에 발생하는 잠열에 의해 온도가 상승한다. 이 때, 비결정성 반도체막이 아몰퍼스 실리콘인 경우는, 아몰퍼스 실리콘에 있어서의 원자의 네트워크 구조에 의해 변화하는 아몰퍼스 실리콘의 융점으로서 생각되는 온도(1100℃)를 초과하고, 또한, 결정성 실리콘의 융점 1414℃ 이하가 되는 온도 범위를 거쳐, 고상 성장으로 얻어지는 결정으로부터 약간 입경 확대된 결정 조직을 가지며, 또한, 표면에 돌기가 없고 평탄성이 유지된 다결정성 반도체막인 제1 결정성 반도체막을 형성할 수 있다.
또, 제2 박막 트랜지스터에 있어서의 제2 결정성 반도체막은, 당해 광 강도 분포의 일정한 폭의 외부 영역을 이용하여 비결정성 반도체막을 레이저 조사함으로써 형성된다. 즉, 상기의 광 강도 분포의 일정한 폭의 내부 영역을 이용하여 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위가 되도록 비결정성 반도체막의 소정 영역을 레이저 조사하였을 때에, 당해 광 강도 분포의 일정한 폭의 외측 영역에 의해 레이저 조사된 비결정성 반도체막의 영역의 온도는, 600℃ 내지 1100℃의 온도 범위가 되어 결정화한다. 이에 의해, 평균 결정 입경이 제1 결정성 반도체막보다 작고, 표면의 평탄성이 유지된 다결정성 반도체막인 제2 결정성 반도체막을 형성할 수 있다.
이에 의해, 제1 결정성 반도체막을 구동용 TFT의 채널부로서 적용하고, 제2 결정성 반도체막을 스위치용 TFT의 채널부로서 적용함으로써, 구동용 TFT의 온 전류를 증가시킬 수 있음과 더불어, 스위치용 TFT의 오프 전류를 억제할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 한 양태에 있어서, 상기 광 강도 분포에 있어서의 최대 광 강도를 100%로 하였을 때에, 상기 광 강도 분포에 있어서의 상기 일정한 폭의 상기 내부 영역은, 광 강도가 80% 이상인 영역이며, 상기 광 강도 분포에 있어서의 상기 일정한 폭의 상기 외부 영역은, 광 강도가 50% 이상 80% 미만인 영역인 것이 바람직하다.
이에 의해, 제1 평균 결정 입경의 결정립으로 구성된 제1 결정성 반도체막과, 제1 평균 결정 입경보다 작은 입경인 제2 평균 결정 입경의 결정립으로 구성된 제2 결정성 반도체막을, 각각 원하는 평균 결정 입경으로 형성할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 한 양태에 있어서, 상기 제1 평균 결정 입경은, 40nm 내지 60nm인 것이 바람직하다.
본 양태는, 제1 결정성 반도체막에 있어서의 제1 평균 결정 입경을 40nm 내지 60nm의 범위로 하는 것이다. 이에 의해, 제1 결정성 반도체막을 채널부로 하는 TFT에 있어서, 높은 온 전류를 실현할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 한 양태에 있어서, 상기 제2 평균 결정 입경은, 25nm 내지 35nm인 것이 바람직하다.
본 양태는, 제2 결정성 반도체막에 있어서의 제2 평균 결정 입경을 25nm 내지 35nm의 범위로 하는 것이다. 이에 의해, 제2 결정성 반도체막을 채널부로 하는 TFT는, 아몰퍼스 실리콘막 등의 비결정 반도체막을 채널부로 하는 TFT에 비해, 높은 온 전류를 얻을 수 있음과 더불어, 제2 평균 결정 입경보다 큰 입경의 반도체막을 채널부로 하는 TFT에 비해, 낮은 오프 전류로 할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 한 양태에 있어서, 상기 제1 결정성 반도체막은, 비결정성 구조와 결정 구조의 혼합 결정을 포함하는 것이 바람직하다.
본 양태는, 제1 결정성 반도체막이, 비결정성 구조와 결정 구조의 혼합 결정을 포함하는 결정성 반도체이며, 예를 들면, 평균 결정 입경이 40nm 내지 60nm인 결정립의 영역과, 당해 결정립의 주위에 존재하는 아몰퍼스 구조의 영역을 포함하고 있다. 이에 의해, 표면 거칠기를 저감할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 한 양태에 있어서, 상기 제2 결정성 반도체막은, 비결정성 구조와 결정 구조의 혼합 결정을 포함하는 것이 바람직하다.
이에 의해, 제2 결정성 반도체막이, 비결정성 구조와 결정 구조의 혼합 결정을 포함하는 결정성 반도체이며, 예를 들면, 평균 결정 입경이 25nm 내지 35nm인 결정립의 영역과, 당해 결정립의 주위에 존재하는 아몰퍼스 구조의 영역을 포함하고 있다. 이에 의해, 표면 거칠기를 저감할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 한 양태에 있어서, 상기 제2 소스 전극 또는 제2 드레인 전극은, 상기 제1 게이트 전극과 전기적으로 접속되어 있는 것이 바람직하다.
이에 의해, 제1 결정성 반도체막을 채널부로 하는 제1 박막 트랜지스터와, 제2 결정성 반도체막을 채널부로 하는 별체의 제2 박막 트랜지스터를 최단의 배선 길이로 접속할 수 있다. 이 결과, 제1 박막 트랜지스터와 제2 박막 트랜지스터의 사이의 전기 저항을 최소로 할 수 있다. 따라서, 고속 동작이 가능하며, 전력 손실도 작은, 박막 트랜지스터 어레이 장치를 실현할 수 있다.
또, 본 발명에 따른 유기 EL 표시 장치의 한 양태는, 상기 박막 트랜지스터 어레이 장치의 한 양태를 구비하는 유기 EL 표시 장치로서, 상기 박막 트랜지스터 어레이 장치가 복수의 화소의 화소 단위로 배치된 박막 트랜지스터 어레이 기판과, 상기 박막 트랜지스터 어레이 기판의 위쪽에 배치된 층간 절연막과, 상기 층간 절연막의 위쪽에, 상기 화소 단위로 배치된 하부 전극과, 상기 박막 트랜지스터 어레이 장치와 상기 하부 전극을 접속시키는 컨택트와, 상기 층간 절연막의 위쪽에 배치되고, 개구부를 갖는 뱅크와, 상기 뱅크의 개구부 내에 형성된 유기 발광층과, 상기 유기 발광층의 위쪽에 배치된 상부 전극을 구비하고, 상기 박막 트랜지스터 어레이 장치에 포함되는 상기 제1 결정성 반도체막은, 상기 화소의 발광을 제어하는 구동 회로에 있어서의 구동 트랜지스터의 채널층을 구성하며, 상기 박막 트랜지스터 어레이 장치에 포함되는 상기 제2 결정성 반도체막은, 상기 구동 회로에 있어서의 스위치 트랜지스터의 채널층을 구성하는 것이다.
본 양태에 있어서, 화소의 발광을 제어하는 구동 회로에 있어서, 제1 결정성 반도체막이 구동용 TFT의 채널부를 구성하고, 제2 결정성 반도체막이 스위치용 TFT의 채널부를 구성한다.
이에 의해, 구동용 TFT에 있어서의 제1 결정성 반도체막의 평균 결정 입경을, 예를 들면 40nm 내지 60nm 정도로 크게 할 수 있으므로, 구동용 TFT에 있어서의 채널부에 흐르는 전류를 크게 할 수 있다. 그 결과, 화소의 발광 전류를 크게 할 수 있으므로, 유기 EL 표시 장치의 발광 휘도를 크게 할 수 있다.
또, 스위치용 TFT에 있어서의 제2 결정성 반도체막의 평균 결정 입경을, 예를 들면 25nm 내지 35nm 정도로 할 수 있으므로, 아몰퍼스 실리콘막 등의 비결정 반도체막을 채널부로 하는 TFT에 비해, 높은 온 전류를 얻을 수 있음과 더불어, 제2 평균 결정 입경보다 큰 입경의 반도체막을 채널부로 하는 TFT에 비해, 낮은 오프 전류로 할 수 있다. 그 결과, 동화상 특성이 우수한 유기 EL 표시 장치를 실현할 수 있다. 따라서, 발광 휘도가 크고, 또한, 고속 표시를 할 수 있는 유기 EL 표시 장치를 실현할 수 있다.
또, 본 발명에 따른 박막 트랜지스터 어레이 장치의 제조 방법의 한 양태는, 기재를 준비하는 제1 공정과, 상기 기재의 위쪽에 제1 게이트 전극을 형성하는 제2 공정과, 상기 기재의 위쪽이며 상기 제1 게이트 전극에 병설하여 제2 게이트 전극을 형성하는 제3 공정과, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 위에 게이트 절연막을 형성하는 제4 공정과, 상기 제1 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에, 제1 평균 결정 입경의 결정립에 의해 구성된 제1 결정성 반도체막과, 상기 제2 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에, 상기 제1 평균 결정 입경보다 평균 결정 입경이 작은 제2 평균 결정 입경의 결정립에 의해 구성된 제2 결정성 반도체막을, 동시에 형성하는 제5 공정과, 상기 제1 결정성 반도체막 상에 제1 소스 전극 및 제1 드레인 전극과, 상기 제2 결정성 반도체막 상에 제2 소스 전극 및 제2 드레인 전극을 형성하는 제6 공정을 구비하고, 상기 제5 공정에 있어서, 상기 제1 결정성 반도체막의 결정립은, 단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 갖는 연속 발진형의 레이저를 이용하여 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위가 되도록 상기 비결정성 반도체막을 레이저 조사하는 제5-1 공정과, 상기 600℃ 내지 1100℃의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제5-2 공정과, 상기 레이저 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 상기 비결정성 반도체막의 온도가 1100℃ 내지 1414℃가 되고, 이 1100℃ 내지 1414℃의 온도 범위에 대응하여 상기 결정화한 비결정성 반도체막의 결정 입경을 확대시키는 제5-3 공정에 의해 형성되며, 상기 잠열에 의해 1100℃ 내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 갖도록, 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되어 있고, 또한, 상기 제1 결정성 반도체막의 결정립은, 상기 제5-3 공정에 있어서, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 일정한 폭의 내부 영역을 이용하여 형성되며, 상기 제2 결정성 반도체막의 결정립은, 상기 제5-1 공정 및 상기 제5-2 공정과 동일 공정에 의해, 상기 제5-1 공정 및 상기 제5-2 공정에서 이용되는 레이저 조사에 의해 형성되고, 또한, 상기 제2 결정성 반도체막의 결정립은, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 상기 일정한 폭의 외부 영역을 이용하여 형성되는 것이다.
종래, 엑시머 레이저 등의 펄스 발진형의 레이저를 이용하여 아몰퍼스 실리콘 등의 비결정성 반도체막을 결정화하는 경우는, 비결정성 반도체막의 온도를 1414℃ 이상으로 하지 않으면 결정화하지 않는다. 따라서, 비결정성 반도체막을 용해하여 결정화시키게 되므로, 평균 결정 입경은 70nm～1000nm가 된다. 이와 같이 용해하여 결정화함으로써 형성된 반도체막은, 표면에 돌기가 생겨, 표면의 평탄성이 소실된다. 이 결과, TFT를 구성하는 각 반도체막에 편차가 생겨, TFT 사이에 있어서의 전류량 등의 전기 특성에 편차가 생긴다. 유기 EL 표시 장치와 같은 전류 구동의 표시 장치는, 전류에 의해 계조 제어를 행하므로, 전류량의 편차는 화상의 편차로 직결되어, 고정밀한 화상이 얻어지지 않는다. 또, 반도체막에 생긴 돌기는, 게이트 오프 시에 있어서의 소스 전극과 드레인 전극 사이의 리크 전류의 원인이 되어, TFT의 특성이 열화한다.
또한, 펄스 발진형의 레이저를 나노세컨드 오더로 조사하면, 비결정성 반도체막의 온도는 순간적으로는 1414℃ 이하로 하는 것도 가능하긴 하지만, 조사 시간이 극히 짧아진다. 조사 시간이 짧으면, 비결정성 반도체막에 있어서, 아몰퍼스의 상태로부터 결정화의 상태로 이행하지 않는다. 또, 펄스 발진형의 레이저를 나노세컨드 오더로 조사해도, 비결정성 반도체막의 온도가 1414℃ 이상인 영역과 비결정성 반도체막의 온도가 1414℃ 이하인 영역이 생겨 버린다. 즉, 비결정성 반도체막 내의 상측 영역에서는 비결정성 반도체막이 용해되어 결정화하고, 비결정성 반도체막 내의 하측 영역에서는 비결정성 반도체막이 용해되지 않고 결정화하게 된다. 이 때, 비결정성 반도체막의 상측 영역에서는, 비결정성 반도체막을 용해시켜 결정화하므로, 평균 입경이 50nm 이하인 결정 조직이 생기기 때문에, 결정성 반도체막의 표면에 돌기가 생겨 버린다. 이 경우, 결정 입경은 작아졌지만, 결정성 반도체막에 생긴 돌기에 의해 발생하는 상기 리크 전류에 의해, TFT의 특성이 열화한다.
그래서, 본 양태에서는, 제1 박막 트랜지스터에 있어서의 제1 결정성 반도체막과, 제1 박막 트랜지스터와는 별체의 제2 박막 트랜지스터에 있어서의 제2 결정성 반도체막을, 위로 볼록한 연속적인 광 강도 분포를 갖는 연속 발진형의 레이저를 이용하여 일괄적으로 형성한다.
이 때, 제1 박막 트랜지스터에 있어서의 제1 결정성 반도체막은, 당해 광 강도 분포의 일정한 폭의 내부 영역을 이용하여 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위가 되는 출력 밀도로 비결정성 반도체막을 레이저 조사함으로써 형성된다. 즉, 레이저광에 있어서의 광 강도 분포의 일정한 폭의 내부 영역을 이용하여 순간적으로 600℃ 내지 1100℃의 온도가 되도록 조사된 비결정성 반도체막의 레이저 조사 영역은, 당해 레이저 조사에 의한 비결정성 반도체막의 결정화 시에 발생하는 잠열에 의해 온도가 상승한다. 이 때, 비결정성 반도체막이 아몰퍼스 실리콘인 경우는, 아몰퍼스 실리콘에 있어서의 원자의 네트워크 구조에 의해 변화하는 아몰퍼스 실리콘의 융점으로서 생각되는 온도(1100℃)를 초과하고, 또한, 결정성 실리콘의 융점 1414℃ 이하가 되는 온도 범위를 거쳐, 고상 성장으로 얻어지는 결정으로부터 약간 입경 확대된 결정 조직을 가지며, 또한, 표면에 돌기가 없고 평탄성이 유지된 다결정성 반도체막인 제1 결정성 반도체막을 형성할 수 있다.
또, 제2 박막 트랜지스터에 있어서의 제2 결정성 반도체막은, 당해 광 강도 분포의 일정한 폭의 외부 영역을 이용하여 비결정성 반도체막을 레이저 조사함으로써 형성된다. 즉, 상기의 광 강도 분포의 일정한 폭의 내부 영역을 이용하여 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위가 되도록 비결정성 반도체막의 소정 영역을 레이저 조사하였을 때에, 당해 광 강도 분포의 일정한 폭의 외측 영역에 의해 레이저 조사된 비결정성 반도체막의 영역의 온도는, 600℃ 내지 1100℃의 온도 범위가 되어 결정화한다. 이에 의해, 평균 결정 입경이 제1 결정성 반도체막보다 작고, 표면의 평탄성이 유지된 다결정성 반도체막인 제2 결정성 반도체막을 형성할 수 있다.
이에 의해, 우수한 온 전류인 구동용 TFT의 채널부에 적합한 제1 결정성 반도체막과, 오프 전류를 억제할 수 있는 스위치용 TFT의 채널부에 적합한 제2 결정성 반도체막을 구비하는 박막 트랜지스터 어레이 장치를 제조할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 제조 방법의 한 양태에 있어서, 상기 광 강도 분포에 있어서의 최대 광 강도를 100%로 하였을 때에, 상기 광 강도 분포에 있어서의 상기 일정한 폭의 상기 내부 영역은, 광 강도가 80% 이상인 영역이며, 상기 광 강도 분포에 있어서의 상기 일정한 폭의 상기 외부 영역은, 광 강도가 50% 이상 80% 미만인 영역인 것이 바람직하다.
이에 의해, 제1 평균 결정 입경의 결정립으로 구성된 제1 결정성 반도체막과, 제1 평균 결정 입경보다 작은 입경인 제2 평균 결정 입경의 결정립으로 구성된 제2 결정성 반도체막을, 각각 원하는 평균 결정 입경으로 형성할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 제조 방법의 한 양태에 있어서, 상기 제5-3 공정과, 상기 제6 공정의 사이에 있어서, 상기 제1 결정성 반도체막과 상기 제2 결정성 반도체막을 이간시키는 공정을 포함하는 것이 바람직하다.
이에 의해, 제1 결정성 반도체막과 제2 결정성 반도체막의 사이에 있어서, 전자 또는 홀의 캐리어의 유입이 발생하지 않는다. 이 결과, 제1 결정성 반도체막을 채널부로 하는 제1 박막 트랜지스터와, 제2 결정성 반도체막을 채널부로 하는 제2 박막 트랜지스터가 상호 영향을 받지 않고 동작시킬 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 제조 방법의 한 양태에 있어서, 상기 제1 결정성 반도체막과 상기 제2 결정성 반도체막을 이간시키는 공정에 있어서, 상기 제1 결정성 반도체막과 상기 제2 결정성 반도체막의 경계 영역을, 패터닝에 의해 제거하는 것이 바람직하다.
본 양태는, 제1 결정성 반도체막과 제2 결정성 반도체막의 경계 영역을 패터닝에 의해 제거함으로써, 제1 결정성 반도체막과 제2 결정성 반도체막을 이간시키는 것이다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 제조 방법의 한 양태에 있어서, 상기 제1 평균 결정 입경은, 40nm 내지 60nm인 것이 바람직하다.
본 양태는, 제1 결정성 반도체막에 있어서의 제1 평균 결정 입경을 40nm 내지 60nm의 범위로 하는 것이다. 이에 의해, 제1 결정성 반도체막을 채널부로 하는 TFT에 있어서, 높은 온 전류를 실현할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 제조 방법의 한 양태에 있어서, 상기 제2 평균 결정 입경은, 25nm 내지 35nm인 것이 바람직하다.
본 양태는, 제2 결정성 반도체막에 있어서의 제2 평균 결정 입경을 25nm 내지 35nm의 범위로 하는 것이다. 이에 의해, 제2 결정성 반도체막을 채널부로 하는 TFT는, 아몰퍼스 실리콘막 등의 비결정 반도체막을 채널부로 하는 TFT에 비해, 높은 온 전류를 얻을 수 있음과 더불어, 제2 평균 결정 입경보다 큰 입경의 반도체막을 채널부로 하는 TFT에 비해, 낮은 오프 전류로 할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 제조 방법의 한 양태에 있어서, 상기 볼록한 연속적인 광 강도 분포는, 가우시안 분포인 것이 바람직하다.
이에 의해, 가우시안 분포의 광 강도 분포에 있어서의 일정한 폭의 내부 영역과 외부 영역에 의해 원하는 레이저 조사를 행할 수 있다. 따라서, 제1 평균 결정 입경의 결정립으로 구성된 제1 결정성 반도체막과, 제1 평균 결정 입경보다 작은 입경인 제2 평균 결정 입경의 결정립으로 구성된 제2 결정성 반도체막을, 각각 원하는 평균 결정 입경으로 형성할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 제조 방법의 한 양태에 있어서, 상기 제5-1 공정에 있어서, 상기 비결정성 반도체막의 온도 범위가 600℃ 내지 800℃의 범위가 되도록, 상기 비결정성 반도체막에 레이저 조사하는 것이 바람직하다.
이와 같이, 제1 공정에서의 비결정성 반도체막의 온도 범위를, 600℃ 내지 800℃의 범위로 해도, 600℃ 내지 1100℃의 온도 범위로 행한 경우와 동등한 효과를 발휘할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 제조 방법의 한 양태에 있어서, 상기 제5-1 공정에 있어서, 상기 비결정성 반도체막에 마이크로세컨드 오더로 레이저 조사하는 것이 바람직하다.
이에 의해, 연속 발진형의 레이저광을 비결정성 반도체막에 조사하는 조사 시간을 길게 할 수 있으므로, 비결정성 반도체막에 있어서, 원자의 구조가 아몰퍼스의 상태로부터 결정화하고, 또한 아몰퍼스의 상태로부터 원자가 재배열되는데 충분한 시간을 확보할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 장치의 제조 방법의 한 양태에 있어서, 상기 제5-1 공정에 있어서, 상기 비결정성 반도체막 상에 레이저 조사하는 시간이 10~100마이크로세컨드인 것이 바람직하다.
이에 의해, 연속 발진형의 레이저광을 비결정성 반도체막에 대해 조사하는 조사 시간을 길게 할 수 있으므로, 비결정성 반도체막에 있어서, 원자의 구조가 아몰퍼스의 상태로부터 재배열되어 결정화하는데 충분한 시간을 확보할 수 있다.
(실시 형태)
이하, 본 발명에 따른 박막 트랜지스터 어레이 장치, 유기 EL 표시 장치, 및 박막 트랜지스터 어레이 장치의 제조 방법의 실시 형태에 대해, 도면을 참조하면서 설명한다. 또한, 각 도면은, 설명을 위한 모식도이며, 막 두께 및 각 부의 크기의 비 등은, 반드시 엄밀하게 나타낸 것은 아니다.
(CW 레이저광 결정화 장치)
우선, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치를 제조할 때에 이용되는 CW 레이저광 결정화 장치(500)에 대해, 도면을 참조하면서 설명한다.
도 1은, 본 실시 형태에 있어서의 CW 레이저광 결정화 장치의 구성예를 도시한 도면이다. 도 2a는, 본 실시 형태에 있어서의 CW 레이저광의 단축 프로파일을 도시한 도면이다. 도 2b 및 도 2c는, 본 실시 형태에 있어서의 CW 레이저광의 장축 프로파일을 도시한 도면이며, 도 2c는, 도 2b의 포지션 범위를 작게 한 도면(확대도)이다.
도 1에 나타낸 바와 같이, 본 실시 형태에 있어서의 CW 레이저광 결정화 장치(500)는, 아몰퍼스 실리콘막 등의 비정질성 반도체막(비결정성 반도체막)이 유리 기판 상에 형성된 시료(501)에 대해, 연속적인 레이저광인 CW(Continuous Wave) 레이저광을 이용하여 마이크로세컨드 오더로 조사하는 장치이다. CW 레이저광 결정화 장치(500)는, 레이저 장치(510)와, 장축 성형 렌즈(520)와, 미러(530)와, 단축 성형 렌즈(540)와, 집광 렌즈(550)와, 빔 프로파일러(560)와, 석영 유리(570)를 구비한다.
레이저 장치(510)는, 연속 발진형의 레이저광인 CW 레이저광을 발진한다. 또, 본 실시 형태에 있어서, 레이저 장치(510)는, 예를 들면, 그린 레이저광 또는 블루 레이저광을, 10~100나노세컨드와 같은 단시간이 아니라 10~100마이크로세컨드와 같은 비교적 긴 시간에서 발진한다.
CW 레이저광 결정화 장치(500)에 있어서, 레이저 장치(510)가 발진한 CW 레이저광은, 장축 성형 렌즈(520)를 통과하여, 미러(530)에 의해 조사 방향이 변경된다. 미러(530)에서 조사 방향이 변경된 CW 레이저광은, 단축 성형 렌즈(540)를 통과하여, 집광 렌즈(550)에 의해 집광되어 시료(501)에 조사된다. 또, 집광 렌즈(550)에서 집광된 CW 레이저광의 대부분은, 석영 유리(570)를 통과하여 시료(501)에 조사되지만, 집광 렌즈(550)에서 집광된 CW 레이저광의 일부는, 빔 프로파일러(560)에 입사되어, 빔 프로파일이 측정된다.
여기에서, 집광 렌즈(550)에 의해 집광된 CW 레이저광의 빔 프로파일, 즉, CW 레이저광 결정화 장치(500)에 의해 시료(501)에 조사하는 CW 레이저광의 빔 프로파일은, 도 2a~도 2c에 나타낸 바와 같이, 장축에도 단축에도 가우시안 분포의 광 강도 분포를 갖는다. 단, 도 2a 및 도 2b에 나타낸 바와 같이, 장축에 있어서의 광 강도 분포는, 포지션이 0~6000μm에 있어서, 단축에 대해 넓은 범위에서 가우시안 분포로 되어 있다. 또, 도 2b 및 도 2c에 나타낸 바와 같이, 단축에 있어서의 광 강도 분포는, 포지션이 0~60μm의 좁은 범위에 있어서 가우시안 분포로 되어 있다. 또한, 도 2a~도 2c에 있어서, 세로축은, CW 레이저광의 프로파일의 레이저광 강도가 최대가 되는 위치에서의 레이저광 강도를 100%로 한 경우의 상대 강도를 나타내고 있다.
이와 같이, 본 실시 형태에 있어서, 집광 렌즈(550)에 의해 집광된 CW 레이저광의 빔 프로파일은, 단축 및 장축에 있어서 가우시안 분포의 광 강도 분포를 갖는다. 이 광 강도 분포는, 레이저 장치(510)가 발진하는 CW 레이저광이 단축 성형 렌즈(540) 및 장축 성형 렌즈(520)를 통과함으로써 성형된다. 또, 빔 프로파일러(560)에 의해 측정한 빔 프로파일에 의거하여, CW 레이저광의 빔 프로파일이 단축 및 장축에 있어서 가우시안 분포의 광 강도 분포가 되도록, 장축 성형 렌즈(520) 및 단축 성형 렌즈(540)를 조정할 수 있다.
또한, 집광 렌즈(550)에 의해 집광되어 시료(501)에 조사되는 CW 레이저광의 빔 프로파일은, 전형적으로는, 가우시안 분포의 광 강도 분포를 갖지만, 이것에 한정되는 것은 아니다. 시료(501)에 조사되는 CW 레이저광으로서는, 범종형의 위로 볼록한 연속적인 광 강도 분포이면 된다.
여기에서, 집광 렌즈(550)에서 집광된 CW 레이저광의 빔 프로파일이 단축 및 장축 모두에 가우시안형의 광 강도 분포를 갖는 경우가 전형적인 이유를 설명한다. CW 레이저광을 발진하는 장치가 발진하는 CW 레이저광의 강도 분포는, 원래 가우시안 분포이거나 그것에 상당하는 것이다. 그 때문에, CW 레이저광 결정화 장치(500)의 광학계에 특별한 부가 장치나 부품을 도입하지 않아도 되므로, CW 레이저광 결정화 장치(500)는, 빔 프로파일이 단축 및 장축 모두에 가우시안형의 광 강도 분포인 CW 레이저광을 비교적 간편하게 조사할 수 있다.
(CW 레이저광을 이용한 비결정성 반도체막의 결정화)
다음에, 이상과 같이 구성된 CW 레이저광 결정화 장치(500)를 이용하여, CW 레이저광을 비정질성 반도체막에 레이저 조사함으로써, 표면 돌기가 없고, 결정 입경이 상이한 2개의 영역을 갖는 결정성 반도체막을 얻는 방법에 대해 설명한다. 또한, 비교를 위해, 종래의 CW 레이저광을 이용하여 비정질성 반도체를 결정성 반도체로 하는 경우에 대해서도 아울러 설명한다.
처음에, 종래의 CW 레이저광을 이용하여 비정질성 반도체를 결정성 반도체로 하는 경우에 대해, 도 3a, 도 3b 및 도 4를 이용하여 설명한다.
도 3a는, 종래의 CW 레이저광의 장축 프로파일을 도시한 도면이다. 도 3b는, 종래의 CW 레이저광의 단축 프로파일을 도시한 도면이다. 도 4는, 종래의 CW 레이저광을 이용한 결정화에 대해 설명하기 위한 모식도이며, 도 4(a)는, 종래의 CW 레이저광의 장축 방향의 빔 프로파일의 단면도이다. 또, 도 4(b)는, 레이저 조사된 비정질성 반도체막의 단면(도 4(c)의 X-X' 단면)에 있어서의 온도 분포를 나타낸 도면이다. 또, 도 4(c)는, 레이저 조사되었을 때의 비정질성 반도체막의 표면 상태를 모식적으로 나타낸 도면이다. 또한, 도 4(b)에 있어서, 세로축은 에너지(열)를 나타내고 있으며, 도 4(c)에 있어서, 가로축 t는, 시간의 경과를 나타내고 있다.
여기에서, SPC(Sollid Phase Crystallization) 범위란, 아몰퍼스 실리콘의 융점 이하의 범위, 즉 600℃~1100℃의 온도 범위에 있어서 비결정성 반도체막이 결정화하는 온도 범위를 말한다. 즉, SPC는, 아몰퍼스 실리콘의 융점 이하의 범위 즉 600℃~1100℃의 온도 범위에서, 고상 성장으로 결정화하는 현상이다. SPC에 의한 실리콘의 결정 조직은, 예를 들면, 평균 입경 30nm 정도로 평탄한 표면을 갖는다.
또, Ex(Explosive Nucleation) 범위란, 아몰퍼스 실리콘의 융점 이상이며, 또한, 실리콘의 융점 이하 즉 1100℃~1414℃의 온도 범위에 있어서 비결정성 반도체막이 결정화하는 온도의 범위를 말한다. 즉, Ex는, 아몰퍼스 실리콘의 융점 이상, 실리콘의 융점 이하 즉 1100℃~1414℃의 온도 범위에서, 과냉각 액체 상태를 거쳐 결정화하는 현상이다. Ex에 의한 실리콘의 결정 조직은, 예를 들면, 평균 입경 40~60nm 정도로 평탄한 표면을 갖는다.
또, 용융 범위란, 실리콘의 융점 즉, 1414℃ 이상의 온도 범위이다. 또한, 아몰퍼스 실리콘을 용융 범위에서 결정화한 경우에는, 평균 입경은 500nm 정도의 p-Si(다결정 실리콘)이며, 표면에 돌기가 존재하게 된다.
종래의 CW 레이저광은, 도 3a 및 도 3b에 나타낸 바와 같이, 단축에서는 가우시안형의 광 강도 분포를 갖지만, 장축에서는, 탑 플랫형의 광 강도 분포를 갖는다.
이 종래의 CW 레이저광(이하, 「장축 탑 플랫형 CW 레이저광」이라고 기재한다)을 비정질성 반도체막에 레이저 조사하는 경우에 대해, 도 4를 이용하여 설명한다.
우선, 시간 t1에 있어서, 도 4(c)에 나타낸 바와 같이, 비정질성 반도체막, 구체적으로는 아몰퍼스 실리콘(α-Si)막(600)이 성막된 기판을 준비한다.
다음에, 시간 t2에 있어서, 도 4(a)에 나타낸 장축 탑 플랫형 CW 레이저광을, 아몰퍼스 실리콘막(600)에 레이저 조사한다. 여기에서, 장축 탑 플랫형 CW 레이저광은, 도 4(c)에 나타낸 빔 스캔 방향으로 연속적으로 조사된다. 그러면, 장축 탑 플랫형 CW 레이저광이 조사된 아몰퍼스 실리콘막(600)의 영역은, 도 4(b)에 나타낸 바와 같이, SPC 범위의 온도 분포를 나타내고, SPC 결정성 반도체막(601)이 된다. 또한, 도 4(a)에 나타낸 장축 탑 플랫형 CW 레이저광은, 장축의 탑 플랫 부분에 있어서, 광 강도의 요동이 발생한다. 그것을, 도 4(a)에 있어서, 장축의 탑 플랫 부분의 돌기로 표현하고 있다.
다음에, 시간 t3에 있어서, 아몰퍼스 실리콘막(600)의 평면에 대해 장축 탑 플랫형 CW 레이저광의 스캔이 완료, 즉 아몰퍼스 실리콘막(600)의 평면 모두의 조사가 완료된다. 이 경우, 아몰퍼스 실리콘막(600)은, 도 4(b)에 나타낸 바와 같이, 결정화 시에 발생하는 잠열에 의해 더욱 온도가 상승하지만, 거의 SPC 범위 내에 포함되어 있어, SPC 결정성 반도체막(601)이 된다.
그러나, 장축의 탑 플랫 부분의 돌기 부분, 즉 광 강도의 요동 부분이 조사된 아몰퍼스 실리콘막(600)의 영역은, SPC 범위를 초과하여 Ex 범위로까지 온도가 상승해 버리고 있다. SPC 범위에서 결정화한 경우와 SPC 범위를 초과하여 Ex 범위를 거쳐 결정화한 경우에서는, 결정화하는 메커니즘이 상이하여 결정화 후의 입경 등이 다르게 된다. 그 때문에, SPC 범위를 초과하여 Ex 범위를 거쳐 결정화한 부분은, 결정립의 입경의 불균일(이하, Ex 불균일이라고 칭한다)이 되어 버린다.
이와 같이, 종래의 장축 탑 플랫형 CW 레이저광을 이용하여 비정질성 반도체막을 결정성 반도체막으로 결정화하는 경우, SPC 결정성 반도체막(601) 중에 Ex 범위의 반도체막이 형성되어, Ex 불균일이 발생해 버린다는 문제가 있다. 요컨대, 표면에 돌기가 발생하는 등, 결정성 반도체막의 표면의 평탄성이 소실될 뿐만 아니라, 결정성 반도체막의 면내에서 입경의 편차가 발생해 버린다. 그리고, 이 결정성 반도체막을 갖는 박막 트랜지스터의 특성에 악영향을 미쳐 버린다는 문제가 있다.
또한, 종래의 장축 탑 플랫형 CW 레이저광을 이용하여 비정질성 반도체막을 결정성 반도체막으로 결정화하는 경우, 도 4(c)에 나타낸 바와 같이, Ex 불균일이 발생하는 영역 이외는 SPC 결정성 반도체막(601)으로 되어 있으며, SPC 범위 내에 있어서의 실리콘의 결정 조직의 입경은 일률적으로 작아진다.
여기에서, 실리콘의 결정화 메커니즘에 대해, 도 5를 이용하여 설명한다. 도 5는, 실리콘의 결정화에 대한 온도와 에너지의 관계를 도시한 도면이다. 또한, 도 5에 있어서, 가로축은 온도를 나타내고 있으며, 세로축은 에너지(열)를 나타내고 있다.
도 5에 나타낸 바와 같이, 아몰퍼스 상태의 실리콘은, 예를 들면 레이저광의 조사 등으로 가열되어, SPC 범위, 즉 600℃~1100℃의 온도 범위가 되는 것으로 한다. 그러면, 아몰퍼스 상태의 실리콘은, 고상 성장하여 미결정화한다. 또한, 이 SPC 범위를 거쳐 결정화한 실리콘은, 평균 결정 입경이 25nm 내지 35nm인 SPC의 결정성 실리콘이 된다.
또한, SPC 범위의 실리콘에 열이 가해짐으로써, Ex 범위, 즉, 실리콘 내의 온도가, 아몰퍼스 상태의 실리콘에 있어서의 원자의 네트워크 구조가 변화하는 융점으로서 생각되는 온도인 1100℃를 초과하고, 또한, 실리콘의 융점 1414℃ 이하의 범위가 되는 것으로 한다. 그러면, 실리콘의 결정 입경이, 고상 성장으로 얻어지는 결정(SPC의 결정성 실리콘)으로부터 약간 확대된다. 이것은, 실리콘의 온도가, 아몰퍼스 실리콘의 융점 이상의 온도가 되는 것에 의해, 실리콘이 부분적으로 용융됨으로써 입경이 커진다고 생각된다. 또한, 이 Ex 범위를 거쳐 결정화한 실리콘은, 평균 결정 입경이 40nm 내지 60nm인 Ex 범위의 결정성 실리콘이 된다.
그리고, 또한, Ex 범위의 실리콘에 열을 가하여, 용융 범위, 즉 실리콘의 융점인 1414℃ 이상의 온도 범위가 되는 것으로 한다. 그래서, Ex 범위에서 얻어지는 결정(Ex의 결정성 실리콘)은, 실리콘의 융점에 있어서 열 에너지가 잠열로서 부여되어, 용융된다(액상이 된다). 또한, 용융 범위를 거쳐 결정화한 실리콘은, 용융되어 체적이 축소한 후에 체적 팽창을 수반하여 결정화하며, 평균 입경은 50nm 이상의 p-Si(다결정 실리콘)가 된다.
다음에, Ex 범위의 실리콘이 용융되는 메커니즘에 대해, 도 6을 이용하여 설명한다. 도 6은, Ex 결정 조직의 성장 메커니즘을 설명하기 위한 도면이다.
SPC 범위에 있는 실리콘에서는, 확률적으로 원자가 복수 집합하여, 임계 입경(~1nm)을 초과하면 결정핵이 되어, 결정 성장한다.
그에 반해, Ex 범위에 있는 실리콘에서는, 아몰퍼스 실리콘의 융점 이상의 온도가 가해져 있으므로, 원자의 이동이 촉진되어, 도 6(a)에 나타낸 바와 같이, 결정핵의 형성이 촉진된다. 그리고, 성장성의 핵이 발생한 핵의 주위는, 도 6(b)에 나타낸 바와 같이, 잠열에 의해 용융되어 결정화한다.
이상과 같이, SPC 범위에서 결정화한 경우와, SPC 범위를 초과하여 Ex 범위를 거쳐 결정화한 경우와, 용융 범위를 거쳐 결정화한 경우에서는, 결정화하는 메커니즘이 상이하여 결정화 후의 입경 등이 다르게 된다.
다음에, 본 실시 형태에 따른 CW 레이저광 결정화 장치(500)를 이용하여 CW 레이저광을 비정질성 반도체에 레이저 조사하는 경우에 있어서의 실리콘의 결정화 메커니즘에 대해, 도 7을 이용하여 설명한다. 도 7은, 본 실시 형태에 있어서의 CW 레이저광을 이용한 결정화에 대해 설명하기 위한 모식도이며, 도 7(a)는, 본 실시 형태에 있어서의 CW 레이저광의 장축 방향의 빔 프로파일의 단면도이다. 또, 도 7(b)는, 레이저 조사된 비정질성 반도체막의 단면(도 7(c)의 X-X' 단면)에 있어서의 온도 분포를 나타낸 도면이다. 또, 도 7(c)는, 레이저 조사되었을 때의 비정질성 반도체막의 표면 상태를 모식적으로 나타낸 도면이다. 또한, 도 7(b)에 있어서, 세로축은 에너지(열)를 나타내고 있으며, 도 7(c)에 있어서, 가로축 t는 시간의 경과를 나타내고 있다.
우선, 비정질성 반도체막인 아몰퍼스 실리콘(α-Si)막(600)이 성막된 기판을 준비하고, 시간 t10에 있어서, 도 7(a)에 나타낸 장축의 빔 프로파일이 가우시안형인 본 실시 형태에 따른 CW 레이저광(이하, 「장축 가우시안형 CW 레이저광」이라고 기재한다)에 의해 아몰퍼스 실리콘막(600)에 레이저 조사한다.
여기에서, 장축 가우시안형 CW 레이저광은, 레이저 조사된 아몰퍼스 실리콘막(600)의 온도가 600℃ 내지 1100℃의 범위가 되는 출력 밀도이며, 또한, 도 7(c)에 나타낸 빔 스캔 방향으로 연속적으로 조사된다. 그러면, 아몰퍼스 실리콘막(600)에 있어서, 장축 가우시안형 CW 레이저광의 광 강도 분포에 있어서의 일정한 폭의 내부 영역(레이저광 내부 영역)(WIN)이 레이저 조사된 부분(레이저광 내부 영역 조사 부분)은, 도 7(b)에 나타낸 SPC 범위의 온도 분포를 나타내고, SPC 결정성 반도체막(610)이 된다. 또한, 도 7(a)에 나타낸 장축 가우시안형 CW 레이저광에서는, 도 4(a)에 나타낸 장축 탑 플랫형 CW 레이저광과 같은 광 강도의 요동은 없다.
다음에, 아몰퍼스 실리콘막(600)에 대해 장축 가우시안형 CW 레이저광의 레이저 조사가 계속해서 행해져, 시간 t11에 있어서, 장축 가우시안형 CW 레이저광의 레이저 조사는 아몰퍼스 실리콘막(600)의 단에까지 도달하고 있다. 이에 의해, 시간 t10 이후에 레이저 조사된 레이저광 내부 영역 조사 부분에 대해서도, SPC 범위의 온도 분포를 나타내고, SPC 결정성 반도체막(610a)이 된다.
이 때, 시간 t11에 있어서의 도 7(b)에 나타낸 바와 같이, 레이저광 내부 영역 조사 부분에 있어서의 SPC 결정성 반도체막(610a)은, 아몰퍼스 실리콘막(600)의 결정화 시에 발생하는 잠열에 의해 더욱 온도가 상승하여, 도 7(c)에 나타낸 바와 같이, Ex 범위의 온도 분포를 나타내는 Ex 결정성 반도체막(620)이 된다. 또한, Ex 범위란, 상술하였지만, 아몰퍼스 실리콘막(600)에 있어서의 원자의 네트워크 구조에 의해 변화하는 융점으로서 생각되는 온도(1100℃)를 초과하고, 또한, 실리콘의 융점 1414℃ 이하의 범위이다.
또한, 장축 가우시안형 CW 레이저광의 광 강도 분포에 있어서의 일정한 폭의 내부 영역의 외측인 외부 영역(레이저광 외부 영역)(WOUT)이 레이저 조사된 부분(레이저광 외부 영역 조사 부분), 즉, 레이저광 내부 영역 조사 부분의 빔 스캔 방향에서 본 외측의 근접 영역은, 레이저광 내부 영역 조사 부분에 발생한 열이 전도되어, SPC 범위의 온도 분포를 나타내는 SPC 결정성 반도체막(610b)이 된다.
그 후, 레이저광 내부 영역 조사 부분의 잠열에 의한 온도 상승은 스캔 방향을 따라 진행되어, 시간 t12에 있어서, 레이저광 내부 영역 조사 부분에 있어서의 SPC 결정성 반도체막(610a)의 모두가 Ex 범위의 온도 분포를 나타내는 Ex 결정성 반도체막(620)이 된다. 그와 함께, 레이저광 외부 영역 조사 부분도 시간 경과와 함께 SPC 범위의 온도 분포를 나타내는 SPC 결정성 반도체막(610b)이 되어, 시간 t12에 있어서, 레이저광 외부 영역 조사 부분의 모두가 SPC 범위의 온도 분포를 나타내는 SPC 결정성 반도체막(610b)이 된다.
이와 같이, 본 실시 형태에 따른 CW 레이저광의 광 강도 분포는, 레이저광 내부 영역 조사 부분이 600℃~1100℃의 온도 범위가 되도록 비결정성 반도체막을 레이저 조사하였을 때에, 당해 레이저광 내부 영역 조사 부분의 비결정성 반도체막이 결정화할 때의 잠열에 의해 1100℃~1414℃의 온도 범위에 대응하여 결정화하여 Ex 결정성 반도체막(620)이 되도록 구성되어 있다. 또한, 본 실시 형태에 따른 CW 레이저광의 광 강도 분포는, 레이저광 외부 영역 조사 부분에 있어서의 비결정성 반도체막이 600℃~1100℃의 온도 범위에 대응하여 결정화하여 SPC 결정성 반도체막(610b)이 되도록 구성되어 있다.
이에 의해, 1100℃~1414℃의 온도 범위에 대응하는 Ex 범위에 있어서의 Ex의 결정성 실리콘막과, 600℃~1100℃의 온도 범위에 대응하는 SPC 범위에 있어서의 SPC의 결정성 실리콘막을 동시에 형성할 수 있다. 이 때, Ex의 결정성 실리콘막은, 면내 균일성을 유지하면서, 그 평균 결정 입경은 40nm~60nm가 된다. 또, SPC의 결정성 실리콘막의 평균 결정 입경은 25nm~35nm가 된다. 또한, 이와 같이 결정화된 Ex의 결정성 실리콘막, 즉 Ex의 결정 조직으로 이루어지는 결정성 실리콘막은, 고상 성장으로 얻어지는 결정으로부터 약간 입경 확대되고, 또한 균일성을 소실하지 않으며, 표면 돌기는 형성되지 않는다. 또, SPC의 결정성 실리콘막에도 표면 돌기는 형성되지 않는다.
이와 같이, 본 실시 형태에 의하면, 표면 돌기가 없고 면내 균일성이 좋은 결정 조직으로서, 결정 입경이 상이한 2개의 영역을 갖는 결정성 반도체막을 얻을 수 있다.
또한, 본 실시 형태에서는, 시간 t10에 있어서, 장축 가우시안형 CW 레이저광을, 조사된 아몰퍼스 실리콘막(600)의 온도가 600℃ 내지 1100℃의 범위가 되는 출력 밀도로 비결정성 반도체막에 조사되는 것으로 하였지만, 이것에 한정되지 않는다. 조사된 아몰퍼스 실리콘막(600)의 온도가 600℃ 내지 800℃의 범위가 되는 출력 밀도로 비결정성 반도체막에 조사하는 것으로 해도 되며, 효과는 동일하다.
또, 본 실시 형태에 있어서, 광 강도 분포에 있어서의 일정한 폭의 내부 영역(WIN)은, 당해 광 강도 분포에 있어서의 최대 광 강도를 100%로 하였을 때에, 광 강도가 80% 이상인 영역인 것이 바람직하다. 한편, 광 강도 분포에 있어서의 일정한 폭의 외부 영역(WOUT)은, 광 강도가 80% 미만 50% 이상인 영역인 것이 바람직하다. 이러한 광 강도로 내부 영역(WIN)과 외부 영역(WOUT)을 설정함으로써, 평균 결정 입경이 40nm~60nm인 결정립으로 구성된 제1 결정성 반도체막과, 평균 결정 입경이 25nm~35nm인 결정립으로 구성된 제2 결정성 반도체막을 동시에 형성할 수 있다. 또, 표면에 돌기가 없고 평탄성이 우수한 반도체막으로 할 수 있다.
또, 장축 가우시안형 CW 레이저광은, 10~100마이크로세컨드 등의 마이크로세컨드 오더로 레이저 조사하는 것이 바람직하다. 구체적으로는, 장축 가우시안형 CW 레이저광을, 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위(SPC 범위)가 되도록 비결정성 반도체막에 대해, 10~100마이크로세컨드 등의 마이크로세컨드 오더로 레이저 조사한다. 이에 의해, 면내 균일성이 우수한 결정 조직을 갖는 결정성 반도체막을 형성할 수 있다.
이와 같이 마이크로세컨드 오더로 레이저 조사하는 것은, 장축 가우시안형 CW 레이저광을 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위(SPC 범위)가 되도록 레이저 조사하고, 레이저 조사된 비결정성 반도체막이 결정화 시에 발생하는 잠열에 의해 당해 비결정성 반도체막의 온도가 1100℃ 내지 1414℃의 범위에 포함되도록 하기 위해서이다. 이에 의해, 레이저 조사된 비결정성 반도체막은, 1414℃ 이상의 온도 범위를 거쳐 결정화되는 일은 없으며, 1100℃ 내지 1414℃의 온도 범위를 거쳐 결정화되므로, 표면 돌기의 발생을 억제할 수 있어, 표면의 평탄성을 유지할 수 있다. 이 결과, 이와 같이 형성된 결정성 반도체막을 갖는 박막 트랜지스터에 대해서는, 그 특성을 향상시킬 수 있다.
또한, 장축 가우시안형 CW 레이저광을 나노세컨드 오더가 아니라 마이크로세컨드 오더로 레이저 조사함으로써, 장축 가우시안형 CW 레이저광의 조사 시간을 길게 취할 수 있다. 이에 의해, 아몰퍼스 실리콘막에 있어서의 원자의 구조가 아몰퍼스의 상태로부터 원자가 재배열되어 결정화할 때까지의 충분한 시간을 확보할 수 있다.
(박막 트랜지스터 어레이 장치의 구성)
다음에, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치에 대해, 도면을 참조하면서 설명한다.
도 8은, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치를 구비하는 박막 트랜지스터 어레이 기판(TFT 어레이 기판)(200)이다. 또, 도 9는, 도 8의 TFT 어레이 기판에 있어서의 화소의 구성을 도시한 평면도이다.
도 8에 나타낸 바와 같이, TFT 어레이 기판(200)은, 액티브 매트릭스 기판으로서, 매트릭스형상으로 배치된 복수의 화소(20)로 구성되는 표시부(220)를 구비한다. 또한, 도 8에 있어서는, 2개의 표시부(220)가 형성된 TFT 어레이 기판(200)을 나타내고 있으며, 이 TFT 어레이 기판(200)을 절단함으로써, 2개의 TFT 어레이 기판을 얻을 수 있다. 또, 도 8에 있어서는, 화소(20)는 표시부(220)의 4 모서리의 일부에밖에 도시되어 있지 않으며, 실제로는, 화소(20)는 표시부(220) 내에 매트릭스형상으로 배열되어 있다.
화소(20)는, 도 9에 나타낸 바와 같이, 소스 배선(21), 전원 배선(22) 및 게이트 배선(23)에 의해 구획되어 있으며, 1개의 화소(20)(단위 화소)에는, 제1 박막 트랜지스터인 구동용 TFT(10a)와, 제2 박막 트랜지스터인 스위치용 TFT(10b)가 형성되어 있다.
구동용 TFT(제1 박막 트랜지스터)(10a)는, 유기 EL 소자(도시 생략)를 구동하기 위한 구동용 박막 트랜지스터이며, 제1 게이트 전극(3a)과, 제1 게이트 전극(3a) 상에 섬형상으로 형성된 제1 채널부(50a)와, 제1 채널부(50a) 상에 형성된 제1 소스 전극(8a) 및 제1 드레인 전극(9a)을 구비한다.
스위치용 TFT(제2 박막 트랜지스터)(10b)는, 영상 신호를 당해 화소에 공급하는 것을 선택하기 위한 스위치용(선택용) 박막 트랜지스터이며, 제2 게이트 전극(3b)과, 제2 게이트 전극(3b) 상에 섬형상으로 형성된 제2 채널부(50b)와, 제2 채널부(50b) 상에 형성된 제2 소스 전극(8b) 및 제2 드레인 전극(9b)을 구비한다.
또, 도 9에 나타낸 바와 같이, 구동용 TFT(10a)에 있어서, 제1 드레인 전극(9a)은, 컨택트(24)를 통해 전원 배선(22)과 전기적으로 접속되어 있으며, 제1 게이트 전극(3b)은, 컨택트(25)를 통해 스위치용 TFT(10b)의 제2 드레인 전극(9b)과 전기적으로 접속되어 있다. 또한, 도시 생략하지만, 구동용 TFT(10a)의 제1 소스 전극(8a)은, 유기 EL 소자의 하부 전극에 전기적으로 접속된다.
또, 스위치용 TFT(10b)에 있어서, 제2 소스 전극(8b)은, 컨택트(26)를 통해 소스 배선(21)과 전기적으로 접속되고, 제2 게이트 전극(3b)은, 컨택트(27)를 통해 게이트 배선(23)과 전기적으로 접속된다. 스위치용 TFT(10b)의 제2 드레인 전극(9b)은, 상술한 바와 같이, 구동용 TFT(10a)의 제1 게이트 전극(3a)과 전기적으로 접속된다.
또한, 구동용 TFT(10a)의 제1 게이트 전극(3a)과 전원 배선(22)은, 기판 수직 방향에 있어서 절연막을 통해 겹쳐지도록 구성되어 있으며, 콘덴서(29)(도시 생략)를 형성하고 있다.
본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치에 있어서는, 제2 드레인 전극(9b)과 제1 게이트 전극(3b)이 전기적으로 접속되어 있다. 이에 의해, 구동용 TFT(10a)와 스위치용 TFT(10b)를 최단의 배선 길이로 접속할 수 있다. 이 결과, 구동용 TFT(10a)와 스위치용 TFT(10b)의 사이의 전기 저항을 최소로 할 수 있다. 따라서, 고속 동작이 가능하며, 전력 손실도 작은, 박막 트랜지스터 어레이 장치를 실현할 수 있다. 또한, 제2 드레인 전극(9b)이 아니라, 제2 소스 전극(8b)과 제1 게이트 전극(3a)을 전기적으로 접속하도록 구성해도 상관없다.
다음에, 이와 같이 구성되는 화소의 등가 회로 구성에 대해, 도 10을 이용하여 설명한다. 도 10은, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 화소의 회로 구성도이다.
도 10에 나타낸 바와 같이, 화소(20)는, 구동용 TFT(10a)와, 스위치용 TFT(10b)와, 콘덴서(29)와, 유기 EL 소자(30)를 구비한다. 상술한 바와 같이, 구동용 TFT(10a)의 제1 드레인 전극(9a)은 전원 배선(22)에 접속되고, 제1 소스 전극(8a)은 유기 EL 소자(30)의 애노드에 접속되어 있다. 또, 스위치용 TFT(10b)의 제2 소스 전극(8b)은 소스 배선(21)에 접속되고, 제2 게이트 전극(3b)은 게이트 배선(23)에 접속되며, 제2 드레인 전극(9b)은 콘덴서(29) 및 구동용 TFT(10a)의 제1 게이트 전극(3a)에 접속되어 있다.
이 구성에 있어서, 게이트 배선(23)에 게이트 신호가 입력되어, 스위치용 TFT(10b)를 온 상태로 하면, 소스 배선(21)을 통해 공급된 신호 전압이 콘덴서(29)에 기록된다. 그리고, 콘덴서(29)에 기록된 유지 전압은, 1 프레임 기간을 통해 유지된다. 이 유지 전압에 의해, 구동용 TFT(10a)의 컨덕턴스가 아날로그적으로 변화하여, 발광 계조에 대응한 구동 전류가, 유기 EL 소자(30)의 애노드로부터 캐소드로 흐른다. 이에 의해, 유기 EL 소자(30)가 발광하여, 화상으로서 표시된다.
다음에, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 구조에 대해, 도 11을 이용하여 설명한다. 도 11은, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 구조를 도시한 단면도이다. 또한, 도 11은, 도 9의 Y-Y'선을 따라 절단한 단면도이다.
도 11에 나타낸 바와 같이, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치(100)는, 구동용 TFT(10a)와 스위치용 TFT(10b)에 의해 구성된다.
구동용 TFT(10a)는, 보텀 게이트형의 박막 트랜지스터 장치로서, 기판(1) 상에 순착적으로 형성된, 언더코트층(2), 제1 게이트 전극(3a), 게이트 절연막(4), 제1 결정성 반도체막(5a), 제1 비결정성 반도체막(6a), 한 쌍의 제1 컨택트층(7a), 제1 소스 전극(8a) 및 제1 드레인 전극(9a)을 구비한다. 또한, 구동용 TFT(10a)의 제1 채널부(50a)는, 제1 결정성 반도체막(5a)과 제1 비결정성 반도체막(6a)으로 구성되어 있다.
또, 스위치용 TFT(10b)는, 보텀 게이트형의 박막 트랜지스터 장치로서, 기판(1) 상에 순차적으로 형성된, 언더코트층(2), 제2 게이트 전극(3b), 게이트 절연막(4), 제2 결정성 반도체막(5b), 제2 비결정성 반도체막(6b), 한 쌍의 제2 컨택트층(7b), 제2 소스 전극(8b) 및 제2 드레인 전극(9b)을 구비한다. 또한, 스위치용 TFT의 제2 채널부(50b)는, 제2 결정성 반도체막(5b)과 제2 비결정성 반도체막(6b)으로 구성되어 있다.
이하, 구동용 TFT(10a)와 스위치용 TFT(10b)의 각 구성에 대해 더욱 상세하게 설명한다.
기판(1)은, 구동용 TFT(10a)와 스위치용 TFT(10b)에 공통되며, 예를 들면, 석영 유리 등의 유리 재료에 의해 구성되어 있다.
언더코트층(2)은, 기판(1) 중에 포함되는 불순물이 상층의 반도체막에 침입하는 것을 방지하기 위해 기판(1) 상에 형성되고, 예를 들면, 실리콘질화막(SiN) 등의 질화막으로 구성되어 있다.
제1 게이트 전극(3a) 및 제2 게이트 전극(3b)은, 언더코트층(2) 상에 형성되고, 예를 들면, 몰리브덴텅스텐(MoW) 등으로 구성되어 있다.
게이트 절연막(4)은, 구동용 TFT(10a)와 스위치용 TFT(10b)에 공통되며, 제1 게이트 전극(3a) 및 제2 게이트 전극(3b)을 덮도록 하여 형성되고, 예를 들면, 이산화실리콘(SiO2) 또는 질화실리콘(SiN) 등으로 구성되어 있다.
구동용 TFT(10a)의 제1 결정성 반도체막(5a)은, 게이트 절연막(4) 상에 형성되어 있으며, 비결정성 반도체막을 결정화함으로써 형성된다. 제1 결정성 반도체막(5a)의 평균 결정 입경(제1 평균 결정 입경)은 40nm～60nm이다. 본 실시 형태에 있어서, 제1 결정성 반도체막(5a)은, 아몰퍼스 실리콘막을 결정화함으로써 형성된 마이크로크리스탈이라고 불리는 미결정 구조를 갖는다. 또한, 제1 결정성 반도체막(5a)은, 비결정성 구조와 결정 구조의 혼합 결정이어도 상관없다.
스위치용 TFT(10b)의 제2 결정성 반도체막(5b)도 게이트 절연막(4) 상에 형성되어 있으며, 비결정성 반도체막을 결정화함으로써 형성된다. 단, 제2 결정성 반도체막(5b)의 평균 결정 입경(제2 평균 결정 입경)은, 제1 결정성 반도체막(5a)의 평균 결정 입경보다 작고, 25nm~35nm이다. 본 실시 형태에 있어서, 제2 결정성 반도체막(5b)도, 아몰퍼스 실리콘막을 결정화함으로써 형성된 마이크로크리스탈이라고 불리는 미결정 구조를 갖는다. 또한, 제2 결정성 반도체막(5b)도, 비결정성 구조와 결정 구조의 혼합 결정이어도 상관없다.
또한, 본 실시 형태에 있어서, 평균 결정 입경이 상이한 제1 결정성 반도체막(5a)과 제2 결정성 반도체막(5b)은, 후술하는 바와 같이 동일 제조 공정에 있어서의 레이저 조사에 의해 동시에 형성된다.
구동용 TFT(10a)의 제1 비결정성 반도체막(6a)과 스위치용 TFT의 제2 비결정성 반도체막(6b)은, 각각 제1 결정성 반도체막(5a) 상과 제2 결정성 반도체막(5b) 상에 형성되어 있으며, 모두, 예를 들면, 아몰퍼스 실리콘막(비정질 실리콘막) 등으로 구성되어 있다.
한 쌍의 제1 컨택트층(7a) 및 한 쌍의 제2 컨택트층(7b)은, 각각 제1 비결정성 반도체막(6a) 및 제2 비결정성 반도체막(6b) 상에 형성되고, 불순물을 고농도로 포함하는 비정질성 도체막으로 구성되어 있다. 본 실시 형태에 있어서, 제1 컨택트층(7a) 및 제2 컨택트층(7b)은, 아몰퍼스 실리콘막에 불순물로서 인(P)을 도핑한 n형 반도체층으로서, 1×1019(atm/cm3) 이상의 고농도의 불순물을 포함한다.
구동용 TFT(10a)에 있어서, 제1 소스 전극(8a) 및 제1 드레인 전극(9a)은, 제1 컨택트층(7a) 상에 형성되어 있다. 또, 스위치용 TFT(10b)에 있어서, 제2 소스 전극(8b) 및 제2 드레인 전극(9b)은, 제2 컨택트층(7b) 상에 형성되어 있다. 제1 소스 전극(8a), 제1 드레인 전극(9a), 제2 소스 전극(8b) 및 제2 드레인 전극(9b)은, 각각 도전성 재료 및 합금 등의 단층 구조 또는 다층 구조이며, 예를 들면, 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 티탄(Ti) 및 크롬(Cr) 등의 재료로 구성된다.
이상, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치(100)에 의하면, 표면 돌기가 없고 우수한 면내 균일성을 갖는 결정 조직으로서 평균 결정 입경이 상대적으로 큰 결정립으로 구성된 제1 결정성 반도체막(5a)을 포함한다. 또, 표면 돌기가 없고 우수한 면내 균일성을 갖는 결정 조직으로서 평균 결정 입경이 상대적으로 작은 결정립으로 구성된 제2 결정성 반도체막(5b)을 포함한다. 이에 의해, 제1 결정성 반도체막(5a)을 채널층으로 하는 구동용 TFT(10a)를 구성함과 더불어, 제2 결정성 반도체막(5b)을 TFT의 채널층으로 하는 스위치용 TFT(10a)를 구성할 수 있다. 따라서, 구동용 TFT(10a)에 대해서는, 큰 결정립의 제1 결정성 반도체막(5a)에 의해 온 전류를 증가시킬 수 있다. 또, 스위치용 TFT(10b)에 대해서는, 아몰퍼스 구조의 반도체막을 채널층으로 하는 TFT에 비해 온 전류를 높게 할 수 있음과 더불어, 결정 입경이 큰 반도체막을 채널층으로 하는 TFT에 비해 오프 전류를 억제할 수 있다.
또한, 본 실시 형태에 있어서, 제1 결정성 반도체막(5a)과 제2 결정성 반도체막(5b)은 이간되어 있다. 이에 의해, 제1 결정성 반도체막(5a)과 제2 결정성 반도체막(5b)의 사이에 있어서, 전자 또는 홀의 캐리어의 유입이 발생하지 않는다. 이 결과, 제1 결정성 반도체막(5a)을 채널층으로 하는 구동용 TFT(10a)와, 제2 결정성 반도체막(5b)을 채널층으로 하는 스위치용 TFT(10b)에 있어서, 상호 영향을 받지 않고 동작시킬 수 있다.
(유기 EL 표시 장치의 구성)
다음에, 본 발명의 실시 형태에 따른 유기 EL 표시 장치(300)에 대해, 도 12를 이용하여 설명한다. 도 12는, 본 발명의 실시 형태에 따른 유기 EL 표시 장치의 한 화소에 있어서의 단면도이다.
본 발명의 실시 형태에 따른 유기 EL 표시 장치(300)는, 상술한 구동용 TFT(10a)와 스위치용 TFT(10b)로 이루어지는 박막 트랜지스터 어레이 장치(100)를 구비하는 것이며, 상술한 도 8에 나타낸 TFT 어레이 기판(200)에 있어서의 복수의 화소(20)에 있어서, 박막 트랜지스터 어레이 장치(100)가 화소 단위로 배치되어 있다.
도 12에 나타낸 바와 같이, 본 실시 형태에 따른 유기 EL 표시 장치(300)는, 구동용 TFT(10a)와 스위치용 TFT(10b)(도시 생략)가 형성된 TFT 어레이 기판(200) 상에, 제1 층간 절연막(310), 제2 층간 절연막(320), 제1 컨택트부(330), 제2 컨택트부(340), 뱅크(350), 하부 전극(360), 유기 EL층(370) 및 상부 전극(380)을 구비한다. 또한, 도 12에 있어서는, 구동용 TFT(10a)가 도시되어 있으며, 스위치용 TFT(10b)는 도시되어 있지 않다.
도 12에 나타낸 바와 같이, 구동용 TFT(10a) 및 스위치용 TFT(10b)를 덮도록 하여, 제1 층간 절연막(310)이 형성되어 있다. 제1 층간 절연막(310) 상에는 소스 배선(21) 및 전원 배선(22)이 형성되어 있으며, 전원 배선(22)과 구동용 TFT(10a)의 제1 드레인 전극(9a)은, 제1 층간 절연막(310)을 관통하는 제1 컨택트부(330)를 통해 전기적으로 접속되어 있다. 또, 소스 배선(21)과 전원 배선(22)을 덮도록 하여, 제2 층간 절연막(320)이 형성되어 있다.
제2 층간 절연막(320) 상에는, 인접하는 화소와의 경계 부분에 뱅크(350)가 형성되어 있다. 따라서, 뱅크(350)는 TFT 어레이 기판(200) 상에 복수개 형성되어 있으며, 인접하는 뱅크(350)에 의해 개구부(351)가 형성된다. 뱅크(350)의 개구부(351)에는, 하부 전극(360)과 유기 EL층(370)과 상부 전극(380)으로 구성되는 유기 EL 소자(30)가 형성되어 있다.
하부 전극(360)은, 화소 단위로 배치된 양극(애노드)이며, 제2 층간 절연막(320) 상에 형성되어 있다. 하부 전극(360)과 구동용 TFT(10a)의 제1 소스 전극(8a)은, 제1 층간 절연막(310)과 제2 층간 절연막(320)을 관통하는 제2 컨택트부(340)를 통해 전기적으로 접속되어 있다.
유기 EL층(유기 발광층)(370)은, 색(서브 화소열) 단위 또는 서브 화소 단위로 형성되어 있으며, 소정의 유기 발광 재료로 구성되어 있다.
상부 전극(380)은, 유기 EL층(370)의 위쪽에 배치되고, 복수의 화소에 걸쳐지도록 형성된 음극(캐소드)이며, ITO 등의 투명 전극에 의해 구성된다.
이상, 본 발명의 실시 형태에 따른 유기 EL 표시 장치(300)에 의하면, 구동용 TFT(10a)에 있어서의 제1 결정성 반도체막(5a)의 평균 결정 입경이 40nm 내지 60nm이므로, 구동용 TFT(10a)의 제1 채널부(50a)에 흐르는 전류를 크게 할 수 있다. 그 결과, 화소(20)의 발광 전류를 크게 할 수 있으므로, 유기 EL 표시 장치(300)의 발광 휘도를 크게 할 수 있다.
또, 스위치용 TFT(10b)에 있어서의 제2 결정성 반도체막(5b)의 평균 결정 입경이 25nm 내지 35nm이므로, 아몰퍼스 구조의 반도체막을 채널층으로 하는 스위치용 TFT에 비해 고속 동작의 TFT를 구성할 수 있음과 더불어, 결정 입경이 큰 반도체막을 채널층으로 하는 TFT에 비해 오프 전류를 억제할 수 있다. 그 결과, 동화상 특성이 우수한 유기 EL 표시 장치를 실현할 수 있다. 따라서, 발광 휘도가 크고, 또한, 고속 표시를 할 수 있는 유기 EL 표시 장치를 실현할 수 있다.
(박막 트랜지스터 어레이 장치의 제조 방법)
다음에, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치(100)의 제조 방법에 대해, 도면을 참조하면서 설명한다.
도 13a는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법의 흐름도이다. 또, 도 13b는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 결정성 반도체막 형성 공정의 흐름도이다.
도 13a에 나타낸 바와 같이, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치(100)의 제조 방법은, 제1 공정인 기재 준비 공정(S10)과, 제2 공정인 제1 게이트 전극 형성 공정(S20)과, 제3 공정인 제2 게이트 전극 형성 공정(S30)과, 제4 공정인 게이트 절연막 형성 공정(S40)과, 제5 공정인 결정성 반도체막 형성 공정(S50)과, 제6 공정인 소스 드레인 전극 형성 공정(S60)을, 이 순서대로 포함한다. 또한, 도 13b에 나타낸 바와 같이, 제5 공정인 결정성 반도체막 형성 공정(S50)은, 제5-1 공정인 비결정성 반도체막으로의 레이저 조사 공정(S51)과, 제5-2 공정인 비결정성 반도체막의 결정화 공정(S52)과, 제5-3 공정인 결정성 반도체막의 결정 입경 확대 공정(S53)을 포함한다.
다음에, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치(100)의 구체적인 제조 방법에 대해, 도 14a~도 14m를 이용하여 설명한다. 도 14a~14m은, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 있어서의 각 공정을 모식적으로 도시한 평면도 및 단면도이다. 또한, 각 도면에 있어서 좌측의 도면이 평면도를 나타내고, 우측의 도면은 당해 평면도에 있어서의 Y-Y'선을 따라 절단한 단면도를 나타내고 있다.
우선, 도 14a에 나타낸 바와 같이, 석영 유리 등의 유리 재료에 의해 구성된 기판(1)을 준비한다(S10). 그 후, 기판(1) 상에, 실리콘질화막 등의 절연막으로 이루어지는 언더코트층(2)을 플라즈마 CVD 등에 의해 형성한다.
다음에, 순수(純水) 등으로 세정한 후에, 도 14b에 나타낸 바와 같이, 언더코트층(2) 상에 게이트 금속막(3M)을 50nm 정도의 막 두께로 성막한다. 본 실시 형태에서는, 몰리브덴텅스텐(MoW)으로 이루어지는 게이트 금속막(3M)을 스퍼터에 의해 성막하였다.
다음에, 게이트 금속막(3M)에 대해 포토리소그래피 및 습식 에칭을 실시함으로써, 게이트 금속막(3M)을 패터닝하여, 도 14c에 나타낸 바와 같이, 소정 형상의 제1 게이트 전극(3a)과 제2 게이트 전극(3b)을 형성한다(S20, S30).
다음에, 도 14d에 나타낸 바와 같이, 제1 게이트 전극(3a) 및 제2 게이트 전극(3b)을 덮도록 하여, 제1 게이트 전극(3a)과 제2 게이트 전극(3b) 위에, 이산화실리콘으로 이루어지는 게이트 절연막(4)을 100nm 정도의 막 두께로 성막한다(S40). 또한, 게이트 절연막(4)은, 플라즈마 CVD 등에 의해 성막할 수 있다.
다음에, 도 14e에 나타낸 바와 같이, 게이트 절연막(4) 상에, 아몰퍼스 실리콘막으로 이루어지는 비결정성 반도체막(5α)을 50nm 정도의 막 두께로 성막한다. 또한, 비결정성 반도체막(5α)도, 플라즈마 CVD 등에 의해 성막할 수 있다.
그 후, 비결정성 반도체막(5α)에 장축 가우시안형 CW 레이저광을 조사하기 전준비로서, 탈수소 처리를 행한다. 구체적으로는, 예를 들면 400℃~500℃로 30분간 어닐을 행한다. 이것은, 아몰퍼스 실리콘막으로 이루어지는 비결정성 반도체막(5α)에는, 통상, 5%~15%의 수소가 SiH로서 함유되어 있으며, 수소를 함유한 채로의 비결정성 반도체막(5α)을 결정화하면, 수소가 실리콘의 길을 막아 버려 결정화를 저해해 버릴 뿐만 아니라, 돌비와 같은 현상이 일어나기 쉬워지기 때문이다.
다음에, 도 14f에 나타낸 바와 같이, 도 1에 나타낸 CW 레이저광 결정화 장치를 이용하여, 도 2에 나타낸 형상의 광 강도 분포를 갖는 장축 가우시안형 CW 레이저광을 비결정성 반도체막(5α)에 조사하여, 비결정성 반도체막(5α)을 결정화한다(S50).
구체적으로는, 비결정성 반도체막(5α)의 온도가 600℃ 내지 1100℃의 범위(SPC 범위)가 되도록, 장축 가우시안형의 CW 레이저광을 비결정성 반도체막(5α)에 조사한다(S51). 또한, 장축 가우시안형의 CW 레이저광은, 마이크로세컨드 오더로 조사한다.
이 때, 본 실시 형태에서는, 제1 게이트 전극(3a)의 위쪽에 위치하는 비결정성 반도체막(5α)에 대해서는, 장축 가우시안형 CW 레이저광의 광 강도 분포에 있어서의 일정한 폭의 내부 영역(레이저광 내부 영역)(WIN)이 조사되도록 레이저 조사를 행한다. 또, 동시에, 제2 게이트 전극(3b)의 위쪽에 위치하는 비결정성 반도체막(5α)에 대해서는, 장축 가우시안형 CW 레이저광의 광 강도 분포에 있어서의 일정한 폭의 내부 영역의 외측인 외부 영역(레이저광 외부 영역)(WOUT)이 조사되도록 레이저 조사를 행한다.
이에 의해, 상술한 도 7의 경우와 동일하게, 도 14g에 나타낸 바와 같이, 레이저광 내부 영역(WIN)에 의해 조사된 비결정성 반도체막(5α)의 영역은, 600℃~1100℃의 온도 범위(SPC 범위)에서 고상 성장에 의해 결정화한 결정 조직(결정립)으로 구성되는 SPC 결정성 반도체막이 되고(S52), 일정 시간 경과하면, 당해 SPC 결정성 반도체막은, 결정화 시에 발생하는 잠열에 의해 1100℃~1414℃의 온도 범위(Ex 범위)의 온도로 더욱 상승하여 결정 입경을 확대시켜, Ex 결정성 반도체막(5E)이 된다. 이 Ex 결정성 반도체막(5E)은, 평균 결정 입경이 40nm~60nm인 결정립으로 구성되는 제1 결정성 반도체막(5a)이 된다(S53).
또, 레이저광 외부 영역(WOUT)에 의해 조사된 비결정성 반도체막(5α)의 영역은, 600℃~1100℃의 온도 범위(SPC 범위)에서 결정화한 결정 조직(결정립)으로 구성되는 SPC 결정성 반도체막(5S)이 된다. 이 SPC 결정성 반도체막(5S)은, 평균 결정 입경이 25nm~35nm인 결정립으로 구성되는 제2 결정성 반도체막(5b)이 된다.
그 후, 수소 플라즈마 처리에 의한 수소 플라즈마 처리를 행한다. 수소 플라즈마 처리를 행함으로써, 장축 가우시안형 CW 레이저광이 조사된 비결정성 반도체막(5α), 즉, 레이저 미조사의 비결정성 반도체막(5α)을 포함시켜, Ex 결정성 반도체막(5E)(제1 결정성 반도체막(5a)) 및 SPC 결정성 반도체막(5S)(제2 결정성 반도체막(5b))의 수소 종단화 처리를 행한다.
다음에, 도 14h에 나타낸 바와 같이, 비결정성 반도체막(6α)을 100nm 정도의 막 두께로 성막한다. 구체적으로는, 플라즈마 CVD법에 의해, 레이저 미조사의 비결정성 반도체막(5α)을 포함시켜, Ex 결정성 반도체막(5E)(제1 결정성 반도체막(5a)) 및 SPC 결정성 반도체막(5S)(제2 결정성 반도체막(5b)) 상에, 아몰퍼스 실리콘막으로 이루어지는 비결정성 반도체막(6α)을 성막한다.
다음에, 도 14i에 나타낸 바와 같이, 포토리소그래피 및 습식 에칭을 실시함으로써, 적층된 Ex 결정성 반도체막(5E) 및 비결정성 반도체막(6α)을 선택적으로 패터닝하여, 제1 결정성 반도체막(5a) 및 제1 비결정성 반도체막(6a)을 섬형상으로 형성한다. 또, 이와 동시에, 적층된 SPC 결정성 반도체막(5S)과 비결정성 반도체막(6α)도 선택적으로 패터닝하여, 제2 결정성 반도체막(5b) 및 제2 비결정성 반도체막(6b)에 대해서도 섬형상으로 형성한다. 이에 의해, 제1 결정성 반도체막(5a)과 제1 비결정성 반도체막(6a)이 적층된 제1 채널부(50a)와, 제2 결정성 반도체막(5b)과 제2 비결정성 반도체막(6b)이 적층된 제2 채널부(50b)를 형성할 수 있다.
다음에, 도 14j에 나타낸 바와 같이, 플라즈마 CVD 등에 의해 아몰퍼스 실리콘막으로 이루어지는 비정질성 반도체막을 성막하고, 당해 비정질성 반도체막에 불순물을 도핑하여, 제1 컨택트층(7a) 및 제2 컨택트층(7b)이 되는 불순물 도프의 비정질성 반도체막(7αD)을 형성한다. 불순물로서는, 예를 들면, 인 등의 5가 원소를 이용할 수 있다. 또, 불순물 농도가 고농도가 되도록 도핑한다.
다음에, 도 14k에 나타낸 바와 같이, 불순물 도프의 비정질성 반도체막(7αD) 상에, 소스 드레인 금속막(8M)을 성막한다. 소스 드레인 금속막(8M)의 재료는, 제1 소스 전극(8a), 제1 드레인 전극(9a), 제2 소스 전극(8b) 및 제2 드레인 전극(9b)을 구성하는 재료이다. 본 실시 형태에서는, MoW/Al/MoW의 3층 구조의 소스 드레인 금속막(8M)을 스퍼터법에 의해 성막하였다.
다음에, 도 14l에 나타낸 바와 같이, 포토리소그래피 및 습식 에칭을 실시함으로써, 소스 드레인 금속막(8M)과 불순물 도프의 비정질성 반도체막(7αD)을 패터닝한다. 이에 의해, 제1 소스 전극(8a) 및 제1 드레인 전극(9a)과, 제2 소스 전극(8b) 및 제2 드레인 전극(9b)을 형성한다(S60).
그 후, 소스 드레인 금속막(8M)을 패터닝할 때의 레지스트(도시)를 남긴 채로, 드라이 에칭을 실시함으로써, 도 14l에 나타낸 바와 같이, 제1 비결정성 반도체막(6a) 및 제2 비결정성 반도체막(6b)의 상층 일부를 에칭한다. 이에 의해, 불순물 도프의 비정질성 반도체막(7αD)을 분리하여, n+층인 한 쌍의 제1 컨택트층(7a) 및 한 쌍의 제2 컨택트층(7b)을 형성할 수 있다. 또, 비정질성 반도체막(7αD)의 상층을 에칭함으로써, 원하는 막 두께의 제1 채널부(50a) 및 제2 채널부(50b)를 형성할 수 있다.
이에 의해, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치(100)를 제조할 수 있다.
또한, 도시 생략하지만, 그 후, 도 12에 나타낸 바와 같이, 제1 층간 절연막(310), 제2 층간 절연막(320), 제1 컨택트부(330), 제2 컨택트부(340), 뱅크(350), 하부 전극(360), 유기 EL층(370) 및 상부 전극(380), 및, 소스 배선(21), 전원 배선(22) 및 게이트 배선(23)을 형성함으로써, 유기 EL 표시 장치를 제조할 수 있다.
이상의 설명에서는 하나의 화소에 대해 설명하였지만, 다른 화소의 박막 트랜지스터 어레이 장치에 대해서도 동일하게 형성할 수 있다. 이하, 복수의 화소를 포함하는 표시부 전체에 있어서의 CW 레이저의 빔 스캔 방법에 대해, 도 15를 이용하여 설명한다. 도 15는, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치의 제조 방법에 관한 것으로, 표시부 전체를 빔 스캔하는 모양을 모식적으로 도시한 도면이다.
도 15에 나타낸 바와 같이, 상술한 본 실시 형태에 있어서의 장축 가우시안형 CW 레이저광의 빔 스캔 방법은, 복수행 및 복수열의 매트릭스형상으로 배치된 복수의 화소(20)에 대해, 1행(1라인) 단위로 레이저 조사를 행하는 것이다. 이 때, 도 14g에서 설명한 바와 같이, CW 레이저광의 광 강도 분포 중 레이저광 내부 영역(WIN)이, 구동용 TFT(10a)의 제1 결정성 반도체막(5a)이 되는 부분에 있어서의 비결정성 반도체막(5α)을 조사하도록 하여 레이저 조사를 행한다. 또, CW 레이저광의 광 강도 분포 중 레이저광 외부 영역(WOUT)이, 스위치용 TFT(10b)의 제2 결정성 반도체막(5b)이 되는 부분에 있어서의 비결정성 반도체막(5α)을 조사하도록 하여 레이저 조사를 행한다.
또한, 본 실시 형태에서는, 좌측으로부터 우측으로 향하는 한 방향으로 순차적으로 빔 스캔하였지만, 1라인째는 좌측으로부터 우측으로 향하는 방향으로, 다음의 2라인째는, 우측으로부터 좌측으로 향하는 방향으로, 1라인마다 반대가 되도록 하여 빔 스캔해도 상관없다. 단, CW 레이저광의 광 강도 분포가 구동용 TFT(10a)와 스위치용 TFT(10b)에 대해 상기와 같은 결정화가 되도록 조정할 필요가 있다.
다음에, 본 실시 형태에 제조 방법에 의해 제조한 박막 트랜지스터 어레이 장치(100)의 전류 특성에 대해 도 16을 이용하여 설명한다. 도 16은, 본 발명의 실시 형태에 따른 박막 트랜지스터 어레이 장치에 있어서의 결정 입경에 대한 전류 특성을 도시한 도면이다.
도 16에 나타낸 바와 같이, 본 실시 형태에 따른 박막 트랜지스터 어레이 장치(100)에 있어서, 구동용 TFT(10a)의 제1 채널부(50a)에 있어서의 제1 결정성 반도체막(5a)의 평균 결정 입경을 40~60μm로 비교적 크게 할 수 있으므로, 구동용 TFT의 온 전류를 크게 할 수 있다. 또, 스위치용 TFT(10b)의 제2 채널부(50b)에 있어서의 제2 결정성 반도체막(5b)의 평균 결정 입경을 25~35μm로 비교적 작게 할 수 있으므로, 스위치용 TFT(10b)의 오프 전류를 작게 할 수 있다.
이상, 본 실시 형태에 따른 박막 트랜지스터 어레이 장치(100)의 제조 방법에 의하면, 온 전류가 높은 구동용 TFT(10a)와 오프 전류가 낮은 스위치용 TFT(10b)를 동시에 형성할 수 있다.
다음에, 구동용 TFT(10a)의 온 전류와 스위치용 TFT(10b)의 오프 전류에 대한 유기 EL 표시 장치의 표시 성능의 관계에 대해, 도 17a 및 도 17b를 이용하여 설명한다. 도 17a는, 구동용 TFT의 온 전류와 유기 EL 표시 장치의 발광 휘도의 관계를 도시한 도면이다. 또, 도 17b는, 스위치용 TFT의 오프 전류와 유기 EL 표시 장치의 계조 변동의 관계를 도시한 도면이다.
도 17a에 나타낸 바와 같이, 구동용 TFT(10a)의 온 전류가 증가함에 따라, 유기 EL 표시 장치의 발광 휘도는 증가한다. 또, 도 17b에 나타낸 바와 같이, 스위치용 TFT(10b)의 오프 전류가 저감함에 따라, 유기 EL 표시 장치에 있어서의 계조 변동이 감소한다. 계조 변동이 감소하는 것은, 스위치용 TFT(10b)의 오프 전류가 작아짐으로써, 구동용 TFT(10a)의 게이트 전압의 변동이 작아지기 때문이다.
따라서, 본 실시 형태에 따른 박막 트랜지스터 어레이 장치(100)를 구비하는 유기 EL 표시 장치(300)에 의하면, 상술한 바와 같이, 구동용 TFT(10a)의 온 전류를 크게 할 수 있으므로, 유기 EL 표시 장치(300)의 발광 휘도를 증가시킬 수 있다. 또, 스위치용 TFT(10b)의 오프 전류를 작게 할 수 있으므로, 유기 EL 표시 장치(300)에 있어서의 계조 변동을 작게 할 수 있다. 이에 의해, 고화질의 화상을 표시할 수 있는 유기 EL 표시 장치(300)를 얻을 수 있다.
이상, 본 발명의 실시 형태에 따른 유기 EL 표시 장치(300)는, 플랫 패널 디스플레이 등으로서 이용할 수 있다. 예를 들면, 도 18에 나타낸 바와 같은 TV 세트(400), 또는, 휴대전화기나 퍼스널 컴퓨터 등의 모든 표시 장치에 적용할 수 있다.
이상, 본 발명에 따른 박막 트랜지스터 어레이 장치, 유기 EL 표시 장치 및 박막 트랜지스터 어레이 장치의 제조 방법에 대해, 실시 형태에 의거하여 설명하였지만, 본 발명은 실시 형태에 한정되는 것은 아니다. 예를 들면, 각 실시 형태에 대해 당업자가 생각해낸 각종 변형을 실시하여 얻어지는 형태나, 본 발명의 취지를 일탈하지 않는 범위에서 각 실시 형태에 있어서의 구성 요소 및 기능을 임의로 조합함으로써 실현되는 형태도 본 발명에 포함된다.
[산업상의 이용 가능성]
본 발명에 따른 박막 트랜지스터 어레이 장치 및 유기 EL 표시 장치는, TV 세트, 퍼스널 컴퓨터, 휴대전화 등의 표시 장치 등의 전기 기기에 있어서 널리 이용할 수 있다.
1 : 기판
2 : 언더코트층
3a, 3b : 게이트 전극
3M : 게이트 금속막
4 : 게이트 절연막
5a : 제1 결정성 반도체막
5b : 제2 결정성 반도체막
5α, 6a : 비결정성 반도체막
5E, 620 : Ex 결정성 반도체막
5S, 601, 610, 610a, 610b : SPC 결정성 반도체막
6a : 제1 비결정성 반도체막
6b : 제2 비결정성 반도체막
7a : 제1 컨택트층
7b : 제2 컨택트층
7αD : 비정질성 반도체막
8a : 제1 소스 전극
8b : 제2 소스 전극
8M : 소스 드레인 금속막
9a : 제1 드레인 전극
9b : 제2 드레인 전극
10a : 구동용 TFT
10b : 스위치용 TFT
20 : 화소
21 : 소스 배선
22 : 전원 배선
23 : 게이트 배선
24, 25, 26, 27 : 컨택트
29 : 콘덴서
30 : 유기 EL 소자
50a : 제1 채널부
50b : 제2 채널부
100 : 박막 트랜지스터 어레이 장치
200 : TFT 어레이 기판
220 : 표시부
300 : 유기 EL 표시 장치
310 : 제1 층간 절연막
320 : 제2 층간 절연막
330, 340 : 컨택트부
350 : 뱅크
351 : 개구부
360 : 하부 전극
370 : 유기 EL층
380 : 상부 전극
400 : TV 세트
500 : CW 레이저광 결정화 장치
501 : 시료
510 : 레이저 장치
520 : 장축 성형 렌즈
530 : 미러
540 : 단축 성형 렌즈
550 : 집광 렌즈
560 : 빔 프로파일러
570 : 석영 유리
600 : 아몰퍼스 실리콘막

Claims (20)

  1. 기재(基材)와,
    상기 기재의 위쪽에 배치된 제1 게이트 전극과,
    상기 기재의 위쪽이며 상기 제1 게이트 전극과 병설하여 배치된 제2 게이트 전극과,
    상기 제1 게이트 전극과 상기 제2 게이트 전극의 위에 배치된 게이트 절연막과,
    상기 제1 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에 배치된, 제1 평균 결정 입경의 결정립에 의해 구성된 제1 결정성 반도체막과,
    상기 제1 결정성 반도체막 상에 형성된 제1 소스 전극 및 제1 드레인 전극과,
    상기 제2 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에 배치된, 상기 제1 평균 결정 입경보다 평균 결정 입경이 작은 제2 평균 결정 입경의 결정립에 의해 구성된 제2 결정성 반도체막과,
    상기 제2 결정성 반도체막 상에 형성된 제2 소스 전극 및 제2 드레인 전극을 구비하고,
    상기 제1 결정성 반도체막의 결정립은,
    단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 갖는 연속 발진형의 레이저를 이용하여 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위가 되도록 상기 비결정성 반도체막을 레이저 조사하는 제1 공정과,
    상기 600℃ 내지 1100℃의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과,
    상기 레이저 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 상기 비결정성 반도체막의 온도가 1100℃ 내지 1414℃가 되고, 이 1100℃ 내지 1414℃의 온도 범위에 대응하여 상기 결정화한 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되며,
    상기 잠열에 의해 1100℃ 내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 갖도록, 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되어 있고,
    또한, 상기 제1 결정성 반도체막의 결정립은,
    상기 제3 공정에 있어서, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 일정한 폭의 내부 영역을 이용하여 형성되며,
    상기 제2 결정성 반도체막의 결정립은,
    상기 제1 공정 및 상기 제2 공정과 동일 공정에 의해, 상기 제1 공정 및 상기 제2 공정에서 이용되는 레이저 조사에 의해 형성되고,
    또한, 상기 제2 결정성 반도체막의 결정립은, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 상기 일정한 폭의 외부 영역을 이용하여 형성되는, 박막 트랜지스터 어레이 장치.
  2. 청구항 1에 있어서,
    상기 광 강도 분포에 있어서의 최대 광 강도를 100%로 하였을 때에,
    상기 광 강도 분포에 있어서의 상기 일정한 폭의 상기 내부 영역은, 광 강도가 80% 이상인 영역이며,
    상기 광 강도 분포에 있어서의 상기 일정한 폭의 상기 외부 영역은, 광 강도가 50% 이상 80% 미만인 영역인, 박막 트랜지스터 어레이 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제1 평균 결정 입경은, 40nm 내지 60nm인, 박막 트랜지스터 어레이 장치.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 제2 평균 결정 입경은, 25nm 내지 35nm인, 박막 트랜지스터 어레이 장치.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제1 결정성 반도체막은, 비결정성 구조와 결정 구조의 혼합 결정을 포함하는, 박막 트랜지스터 어레이 장치.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 제2 결정성 반도체막은, 비결정성 구조와 결정 구조의 혼합 결정을 포함하는, 박막 트랜지스터 어레이 장치.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 제2 소스 전극 또는 제2 드레인 전극은, 상기 제1 게이트 전극과 전기적으로 접속되어 있는, 박막 트랜지스터 어레이 장치.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 기재된 박막 트랜지스터 어레이 장치를 구비하는 유기 EL 표시 장치로서,
    상기 박막 트랜지스터 어레이 장치가 복수의 화소의 화소 단위로 배치된 박막 트랜지스터 어레이 기판과,
    상기 박막 트랜지스터 어레이 기판의 위쪽에 배치된 층간 절연막과,
    상기 층간 절연막의 위쪽에, 상기 화소 단위로 배치된 하부 전극과,
    상기 박막 트랜지스터 어레이 장치와 상기 하부 전극을 접속시키는 컨택트와,
    상기 층간 절연막의 위쪽에 배치되고, 개구부를 갖는 뱅크와,
    상기 뱅크의 개구부 내에 형성된 유기 발광층과,
    상기 유기 발광층의 위쪽에 배치된 상부 전극을 구비하고,
    상기 박막 트랜지스터 어레이 장치에 포함되는 상기 제1 결정성 반도체막은, 상기 화소의 발광을 제어하는 구동 회로에 있어서의 구동 트랜지스터의 채널층을 구성하며,
    상기 박막 트랜지스터 어레이 장치에 포함되는 상기 제2 결정성 반도체막은, 상기 구동 회로에 있어서의 스위치 트랜지스터의 채널층을 구성하는, 유기 EL 표시 장치.
  9. 기재를 준비하는 제1 공정과,
    상기 기재의 위쪽에 제1 게이트 전극을 형성하는 제2 공정과,
    상기 기재의 위쪽이며 상기 제1 게이트 전극에 병설하여 제2 게이트 전극을 형성하는 제3 공정과,
    상기 제1 게이트 전극과 상기 제2 게이트 전극의 위에 게이트 절연막을 형성하는 제4 공정과,
    상기 제1 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에, 제1 평균 결정 입경의 결정립에 의해 구성된 제1 결정성 반도체막과, 상기 제2 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에, 상기 제1 평균 결정 입경보다 평균 결정 입경이 작은 제2 평균 결정 입경의 결정립에 의해 구성된 제2 결정성 반도체막을, 동시에 형성하는 제5 공정과,
    상기 제1 결정성 반도체막 상에 제1 소스 전극 및 제1 드레인 전극과, 상기 제2 결정성 반도체막 상에 제2 소스 전극 및 제2 드레인 전극을 형성하는 제6 공정을 구비하고,
    상기 제5 공정에 있어서,
    상기 제1 결정성 반도체막의 결정립은,
    단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 갖는 연속 발진형의 레이저를 이용하여 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위가 되도록 상기 비결정성 반도체막을 레이저 조사하는 제5-1 공정과,
    상기 600℃ 내지 1100℃의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제5-2 공정과,
    상기 레이저 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 상기 비결정성 반도체막의 온도가 1100℃ 내지 1414℃가 되고, 이 1100℃ 내지 1414℃의 온도 범위에 대응하여 상기 결정화한 비결정성 반도체막의 결정 입경을 확대시키는 제5-3 공정에 의해 형성되며,
    상기 잠열에 의해 1100℃ 내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 갖도록, 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되어 있고,
    또한, 상기 제1 결정성 반도체막의 결정립은,
    상기 제5-3 공정에 있어서, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 일정한 폭의 내부 영역을 이용하여 형성되며,
    상기 제2 결정성 반도체막의 결정립은,
    상기 제5-1 공정 및 상기 제5-2 공정과 동일 공정에 의해, 상기 제5-1 공정 및 상기 제5-2 공정에서 이용되는 레이저 조사에 의해 형성되고,
    또한, 상기 제2 결정성 반도체막의 결정립은, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 상기 일정한 폭의 외부 영역을 이용하여 형성되는, 박막 트랜지스터 어레이 장치의 제조 방법.
  10. 청구항 9에 있어서,
    상기 광 강도 분포에 있어서의 최대 광 강도를 100%로 하였을 때에,
    상기 광 강도 분포에 있어서의 상기 일정한 폭의 상기 내부 영역은, 광 강도가 80% 이상인 영역이며,
    상기 광 강도 분포에 있어서의 상기 일정한 폭의 상기 외부 영역은, 광 강도가 50% 이상 80% 미만인 영역인, 박막 트랜지스터 어레이 장치의 제조 방법.
  11. 청구항 9 또는 청구항 10에 있어서,
    상기 제5-3 공정과, 상기 제6 공정의 사이에 있어서,
    상기 제1 결정성 반도체막과 상기 제2 결정성 반도체막을 이간시키는 공정을 포함하는, 박막 트랜지스터 어레이 장치의 제조 방법.
  12. 청구항 11에 있어서,
    상기 제1 결정성 반도체막과 상기 제2 결정성 반도체막을 이간시키는 공정에 있어서,
    상기 제1 결정성 반도체막과 상기 제2 결정성 반도체막의 경계 영역을 패터닝에 의해 제거하는, 박막 트랜지스터 어레이 장치의 제조 방법.
  13. 청구항 9 내지 청구항 12 중 어느 한 항에 있어서,
    상기 제1 평균 결정 입경은, 40nm 내지 60nm인, 박막 트랜지스터 어레이 장치의 제조 방법.
  14. 청구항 9 내지 청구항 13 중 어느 한 항에 있어서,
    상기 제2 평균 결정 입경은, 25nm 내지 35nm인, 박막 트랜지스터 어레이 장치의 제조 방법.
  15. 청구항 9 내지 청구항 14 중 어느 한 항에 있어서,
    상기 볼록한 연속적인 광 강도 분포는, 가우시안 분포인, 박막 트랜지스터 어레이 장치의 제조 방법.
  16. 청구항 9 내지 청구항 15 중 어느 한 항에 있어서,
    상기 제5-1 공정에 있어서, 상기 비결정성 반도체막의 온도 범위가 600℃ 내지 800℃의 범위가 되도록, 상기 비결정성 반도체막에 레이저 조사하는, 박막 트랜지스터 어레이 장치의 제조 방법.
  17. 청구항 9 내지 청구항 16 중 어느 한 항에 있어서,
    상기 제5-1 공정에 있어서,
    상기 비결정성 반도체막에 마이크로세컨드 오더로 레이저 조사하는, 박막 트랜지스터 어레이 장치의 제조 방법.
  18. 청구항 17에 있어서,
    상기 제5-1 공정에 있어서,
    상기 비결정성 반도체막 상에 레이저 조사하는 시간이 10~100마이크로세컨드인, 박막 트랜지스터 어레이 장치의 제조 방법.
  19. 기재와,
    상기 기재의 위쪽에 배치된 제1 게이트 전극과,
    상기 기재의 위쪽이며 상기 제1 게이트 전극과 병설하여 배치된 제2 게이트 전극과,
    상기 제1 게이트 전극과 상기 제2 게이트 전극의 위에 배치된 게이트 절연막과,
    상기 제1 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에 배치된, 제1 평균 결정 입경의 결정립에 의해 구성된 제1 결정성 반도체막과,
    상기 제1 결정성 반도체막 상에 형성된 제1 소스 전극 및 제1 드레인 전극과,
    상기 제2 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에 배치된, 상기 제1 평균 결정 입경보다 평균 결정 입경이 작은 제2 평균 결정 입경의 결정립에 의해 구성된 제2 결정성 반도체막과,
    상기 제2 결정성 반도체막 상에 형성된 제2 소스 전극 및 제2 드레인 전극을 구비하고,
    상기 제1 결정성 반도체막의 결정립은,
    단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 갖는 연속 발진형의 레이저를 이용하여 비결정성 반도체막의 온도가, 비결정성 반도체의 융점 이하의 온도이며 상기 비결정성 반도체가 고상 성장에 의해 결정화하는 제1 온도 범위가 되도록 상기 비결정성 반도체막을 레이저 조사하는 제1 공정과,
    상기 제1 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과,
    상기 레이저 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 상기 비결정성 반도체막의 온도가, 비결정성 반도체의 융점 이상이며 결정성 반도체막의 융점 이하의 온도인 제2 온도 범위가 되고, 이 제2 온도 범위에 대응하여 상기 결정화한 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되며,
    상기 잠열에 의해 상기 제2 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 갖도록, 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되어 있고,
    또한, 상기 제1 결정성 반도체막의 결정립은,
    상기 제3 공정에 있어서, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 일정한 폭의 내부 영역을 이용하여 형성되며,
    상기 제2 결정성 반도체막의 결정립은,
    상기 제1 공정 및 상기 제2 공정과 동일 공정에 의해, 상기 제1 공정 및 상기 제2 공정에서 이용되는 레이저 조사에 의해 형성되고,
    또한, 상기 제2 결정성 반도체막의 결정립은, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 상기 일정한 폭의 외부 영역을 이용하여 형성되는, 박막 트랜지스터 어레이 장치.
  20. 기재를 준비하는 제1 공정과,
    상기 기재의 위쪽에 제1 게이트 전극을 형성하는 제2 공정과,
    상기 기재의 위쪽이며 상기 제1 게이트 전극에 병설하여 제2 게이트 전극을 형성하는 제3 공정과,
    상기 제1 게이트 전극과 상기 제2 게이트 전극의 위에 게이트 절연막을 형성하는 제4 공정과,
    상기 제1 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에, 제1 평균 결정 입경의 결정립에 의해 구성된 제1 결정성 반도체막과,
    상기 제2 게이트 전극의 위쪽이며, 상기 게이트 절연막 상에, 상기 제1 평균 결정 입경보다 평균 결정 입경이 작은 제2 평균 결정 입경의 결정립에 의해 구성된 제2 결정성 반도체막을, 동시에 형성하는 제5 공정과,
    상기 제1 결정성 반도체막 상에 제1 소스 전극 및 제1 드레인 전극과, 상기 제2 결정성 반도체막 상에 제2 소스 전극 및 제2 드레인 전극을 형성하는 제6 공정을 구비하고,
    상기 제5 공정에 있어서,
    상기 제1 결정성 반도체막의 결정립은,
    단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 갖는 연속 발진형의 레이저를 이용하여 비결정성 반도체막의 온도가, 비결정성 반도체의 융점 이하의 온도이며 상기 비결정성 반도체가 고상 성장에 의해 결정화하는 제1 온도 범위가 되도록 상기 비결정성 반도체막을 레이저 조사하는 제5-1 공정과,
    상기 제1 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제5-2 공정과,
    상기 레이저 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 상기 비결정성 반도체막의 온도가, 비결정성 반도체의 융점 이상이며 결정성 반도체막의 융점 이하의 온도인 제2 온도 범위가 되고, 이 제2 온도 범위에 대응하여 상기 결정화한 비결정성 반도체막의 결정 입경을 확대시키는 제5-3 공정에 의해 형성되며,
    상기 잠열에 의해 상기 제2 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 갖도록, 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되어 있고,
    또한, 상기 제1 결정성 반도체막의 결정립은,
    상기 제5-3 공정에 있어서, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 일정한 폭의 내부 영역을 이용하여 형성되며,
    상기 제2 결정성 반도체막의 결정립은,
    상기 제5-1 공정 및 상기 제5-2 공정과 동일 공정에 의해, 상기 제5-1 공정 및 상기 제5-2 공정에서 이용되는 레이저 조사에 의해 형성되고,
    또한, 상기 제2 결정성 반도체막의 결정립은, 상기 일정한 폭을 갖도록 규정된 상기 장축에 있어서 위로 볼록한 연속적인 광 강도 분포에 있어서의 상기 일정한 폭의 외부 영역을 이용하여 형성되는, 박막 트랜지스터 어레이 장치의 제조 방법.
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