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- 239000013078 crystal Substances 0.000 claims abstract description 142
- 239000010408 film Substances 0.000 claims abstract description 141
- 239000004065 semiconductor Substances 0.000 claims abstract description 86
- 239000010409 thin film Substances 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 abstract description 37
- 239000011159 matrix material Substances 0.000 abstract description 20
- 238000004806 packaging method and process Methods 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 32
- 229910052710 silicon Inorganic materials 0.000 description 32
- 239000010703 silicon Substances 0.000 description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- 229920005591 polysilicon Polymers 0.000 description 22
- 238000010586 diagram Methods 0.000 description 20
- 229910021417 amorphous silicon Inorganic materials 0.000 description 16
- 229910021419 crystalline silicon Inorganic materials 0.000 description 13
- 238000000034 method Methods 0.000 description 11
- 101100055268 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ALD3 gene Proteins 0.000 description 9
- 230000001678 irradiating effect Effects 0.000 description 7
- 102100020970 ATP-binding cassette sub-family D member 2 Human genes 0.000 description 6
- 101100321983 Homo sapiens ABCD2 gene Proteins 0.000 description 6
- 101100055270 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ALD4 gene Proteins 0.000 description 6
- 101150063578 ald1 gene Proteins 0.000 description 6
- 101150023727 ald2 gene Proteins 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 101100055273 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ALD5 gene Proteins 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- AZDRQVAHHNSJOQ-XCIZNGPVSA-N trideuterioalumane Chemical compound [2H][Al]([2H])[2H] AZDRQVAHHNSJOQ-XCIZNGPVSA-N 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 4
- 238000005224 laser annealing Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 101150076082 ALD5 gene Proteins 0.000 description 3
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 3
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 3
- 229910004444 SUB1 Inorganic materials 0.000 description 3
- 101100055265 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ALD2 gene Proteins 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 101100269708 Candida albicans ALS3 gene Proteins 0.000 description 2
- 101100055274 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ALD6 gene Proteins 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 101150089655 Ins2 gene Proteins 0.000 description 1
- 101710120101 Photosystem I reaction center subunit XI Proteins 0.000 description 1
- 101710127295 Photosystem I reaction center subunit XI, chloroplastic Proteins 0.000 description 1
- 101100072652 Xenopus laevis ins-b gene Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 238000002715 modification method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000002407 reforming Methods 0.000 description 1
- 239000011856 silicon-based particle Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
- H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
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- Engineering & Computer Science (AREA)
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Recrystallisation Techniques (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Abstract
【課題】 アクティブ・マトリクス基板上の駆動回路面積を縮小して高密度実装を可能とした表示装置を提供する。
【解決手段】 略帯状結晶の半導体膜とそれ以外の半導体膜との間の境界領域に存在する半導体膜を、略帯状結晶の半導体膜を用いた薄膜トランジスタに接続される配線及び/又は抵抗として利用する。
【選択図】 図４
【解決手段】 略帯状結晶の半導体膜とそれ以外の半導体膜との間の境界領域に存在する半導体膜を、略帯状結晶の半導体膜を用いた薄膜トランジスタに接続される配線及び/又は抵抗として利用する。
【選択図】 図４
Description
本発明は、表示装置に係り、特に絶縁基板上に形成された半導体膜の結晶構造をレーザ光で帯状結晶に改質し、改質された半導体膜で駆動回路のアクティブ素子等の回路素子を形成した表示装置に好適なものである。
マトリクス配列された画素の駆動素子として薄膜トランジスタ等のアクティブ素子を用いたアクティブ・マトリクス型表示装置（アクティブ・マトリクス型駆動方式の画像表示装置、以下単にディスプレイ装置とも称する）が広く使用されている。この種の表示装置の多くは、半導体膜としてシリコン膜を用いて形成された薄膜トランジスタ（ＴＦＴ）等をアクティブ素子として構成した多数の画素回路およびその駆動回路とを絶縁基板上に配置することで良質の画像を表示することができる。ここでは、上記アクティブ素子として、その典型例である薄膜トランジスタを例として説明する。
半導体膜としてこれまで一般的に用いられてきた非晶質シリコン半導体膜（アモルファスシリコン半導体膜）を用いた薄膜トランジスタでは、そのキャリア（電子またはホール）移動度に代表される薄膜トランジスタの性能に限界があるために、高速、高機能が要求される回路を構成することは困難であった。より優れた画像品質を提供するのに必要な高移動度の薄膜トランジスタの実現にはアモルファスシリコン膜（以下、非晶質シリコン膜とも称する）をあらかじめポリシリコン膜（以下、多結晶シリコン膜とも称する）に改質（結晶化）し、ポリシリコン膜を用いて薄膜トランジスタを形成するのが有効である。この改質のためにはエキシマレーザ光等のレーザ光（以下、単にレーザとも称する）を照射してアモルファスシリコン膜をアニールする手法（レーザアニーリング）が用いられている。
エキシマレーザを用いたレーザアニーリングによる改質方法を図８で説明する。図８は、最も一般的なエキシマパルスレーザ照射を走査することによるアモルファスシリコン膜の結晶化方法の説明図であり、図８（ａ）は照射される半導体層を形成した絶縁基板ＳＵＢの構成、図８（ｂ）はレーザの照射で改質される状態を示す。この絶縁基板ＳＵＢにはガラスやセラミックスが用いられる。
図８において、絶縁基板ＳＵＢ上に下地膜ＢＦＬ（ＳｉＯ/ＳｉＮ等）を介して堆積したアモルファスシリコン膜ＡＳＩに幅が数ｎｍ乃至数１００ｎｍ程度の線状のエキシマレーザＥＬＡを照射し、矢印で示したように一方向（ｘ方向）に沿って１乃至数パルス毎に照射位置を移動する走査を行うことによりアモルファスシリコン膜ＡＳＩをアニールし、絶縁基板ＳＵＢ全体のアモルファスシリコン膜ＡＳＩをポリシリコン膜ＰＳＩに改質する。
この方法で改質したポリシリコン膜（粒状結晶シリコン膜）ＰＳＩに、エッチング、配線形成、イオン打ち込み等の種々の加工を施して薄膜トランジスタ等のアクティブ素子を有する回路を形成する。この絶縁基板（アクティブ・マトリクス基板）ＳＵＢを用いて液晶表示装置や有機ＥＬ表示装置等のアクティブ・マトリクス方式の画像表示装置を製造する。
図９は、図８におけるレーザ照射部の部分平面図と薄膜トランジスタ部の構成例を説明する要部平面図で、図９（ｂ）は図９（ａ）の薄膜トランジスタ形成部ＴＲＡをパターニングして薄膜トランジスタを形成した図である。図９（ａ）に示したように、レーザ照射部には０．０５μｍ乃至０．５μｍ程度の大きさに結晶化した多数のシリコン半導体粒子（粒状結晶または微結晶シリコン半導体）で構成された多結晶半導体膜ＰＳＩが面内均一に成長する。各シリコン半導体粒子（以下、シリコン半導体粒子、シリコン結晶とも略記）の粒界の殆どは、それぞれが自身で閉じている（粒状の全方向に隣接するシリコン粒子の間に粒界が存在する）。従来のシリコン膜の改質はこのような結晶化を意味している。
上記の改質されたシリコン膜（ポリシリコン膜ＰＳＩ）を利用して画素回路または駆動回路を形成するには、図９（ｂ）に示すように、結晶化したシリコンの一部をトランジスタ部として利用するために、図９（ａ）のトランジスタ部ＴＲＡとなる部分を除く不要部をエッチングで除去してシリコン膜の島（アイランド）を形成し、このアイランドＰＳＩ−Ｌ上にゲート絶縁膜（図示せず）、ゲート電極ＧＴ、ソース電極ＳＤ１、ドレイン電極ＳＤ２等を配置して薄膜トランジスタを形成する。
このようなエキシマレーザアニーリングにおいては、絶縁基板上にポリシリコン膜で薄膜トランジスタを形成して動作性能のよい薄膜トランジスタ等のアクティブ素子を配置するものであるが、前記したように、ポリシリコン膜の結晶を用いた例えば薄膜トランジスタのチャネルにおけるキャリア移動度（電子移動度あるいはホール移動度、以下では単に電子移動度とも称する）には限界がある。すなわち、エキシマレーザ光の照射で結晶化したポリシリコン膜の結晶の粒界は図９（ｂ）に示したように粒状をなす個々の結晶毎に閉じており、ソース電極とドレイン電極の間のチャネルにおけるキャリアの移動が妨げられるため、更に大きな移動度を実現するには限界がある。近年の高精細化に伴って駆動回路の回路密度も高精細化している。このような駆動回路における回路密度が極めて大きい薄膜トランジスタ等のアクティブ素子には、さらに大きなキャリア移動度が要求される。
この要求を満たすものとして、近年、固体レーザなどを用い、連続発振（ＣＷ）レーザ、あるいは擬似ＣＷレーザをパルス変調してアモルファスシリコン膜、あるいはポリシリコン膜の所定の領域に選択的に照射しながら所定の方向に走査して、当該走査方向に半導体の結晶を横方向成長させ、それぞれの結晶粒が細長い形状を有し略帯状の粒界を有する略帯状結晶を形成する擬似単結晶化技術が研究されている。
図１０は、略帯状結晶シリコン膜の不連続改質領域の形成プロセスの説明図であり、図１０（ａ）はプロセスを説明する模式図、図１０（ｂ）は連続発振レーザをパルス変調したレーザの波形例、図１０（ｃ）は擬似ＣＷレーザの波形例を示す。なお、不連続改質領域を以下では仮想タイルとも称する。なお、ここでいう不連続改質領域とは、レーザ光を照射して半導体膜を改質する際に、レーザ光を所定の領域に選択的に照射することで、互いに異なる位置（不連続な位置）に改質領域が存在することを意味している。図１０（ｂ）、図１０（ｃ）において、横軸は時間Ｔ、縦軸はレーザ出力強度ＩＮＴである。擬似ＣＷレーザとは、周波数fが１００ＭＨｚ以上の高速発振のパルスレーザであるため、擬似的に連続発振（ＣＷ）レーザとみなせるものである。図１０（ｂ）、図１０（ｃ）では、連続発振レーザまたは擬似ＣＷレーザを、ＥＯモジュレータによって１０ｎｓないし１００ｍｓのパルス幅にパルス変調したものである（以下、これをパルス変調レーザと呼ぶ）。
略帯状結晶シリコン膜の仮想タイルは、絶縁基板ＳＵＢ１に有するバッファ層すなわち下地層ＢＦＬ上に形成されたポリシリコン膜ＰＳＩに図１０の（ｂ）又は（ｃ）に示したレーザＳＸＬを照射することで得られる。パスル変調レーザＳＸＬとして図１０（ｂ）の連続発振レーザをパルス変調したレーザ、又は図１０（ｃ）に示したような擬似ＣＷレーザをパルス変調したレーザを用い、１０ｎｓ乃至１００ｍｓの周期で照射する。このレーザＳＸＬを照射させつつ、図１０（ａ）に示したようにポリシリコン膜ＰＳＩ上をｘ方向に走査し、ｙ方向にシフトさせた後に−ｘ方向に走査する。これによって、ポリシリコン膜ＰＳＩの一部が改質され、当該走査方向ｘ、−ｘ方向に結晶粒が細長く成長した略帯状結晶を有するシリコン膜ＳＰＳＩが所定の領域に得られる。絶縁基板ＳＵＢ１には位置決めのためのマークＭＫを有し、このマークＭＫを位置決めターゲットとしてレーザＳＸＬの走査を行う。このように断続的にレーザを照射しながら基板を走査するので、略帯状結晶を有する改質されたシリコン膜ＳＰＳＩを仮想タイル状に（不連続な位置に）配列することができる。
図１１は、略帯状結晶シリコン膜の結晶構造の説明図であり、図１１（ａ）はパルス変調レーザＳＸＬの走査態様を説明する模式図、同図（ｂ）はパルス変調レーザ光ＳＸＬの走査により形成された略帯状結晶シリコン膜ＳＰＳＩを非走査部分に残留するポリシリコン膜ＰＳＩとの結晶構造の違いを比較して示す模式図である。ポリシリコン膜ＰＳＩを図１１（ａ）のようにパルス変調レーザＳＸＬの走査で改質することで、図１１（ｂ）に示したように、当該レーザの走査方向に単結晶が帯状に延在する略帯状結晶シリコン膜ＳＰＳＩの結晶構造となる。参照符号ＣＢは略帯状結晶シリコン膜ＳＰＳＩの粒界を示す。
略帯状結晶シリコン膜ＳＰＳＩの平均粒サイズはパルス変調レーザ光ＳＸＬの走査方向に約５μｍ程度、走査方向と直角方向（粒界ＣＢ間の幅）に０．５μｍ程度となる。なお、走査方向の粒サイズはパルス変調レーザＳＸＬのエネルギー（パワー）や走査速度、パルス幅等の条件で可変である。これに対し、ポリシリコン膜ＰＳＩの平均粒径は０．６μｍ（０．３乃至１．２μｍ）程度の粒状結晶である。このような結晶構造の相違によって、略帯状結晶シリコン膜ＳＰＳＩを用いて薄膜トランジスタを構成した場合、結晶粒の長手方向を電流の方向に略一致させることで、粒界によってキャリアの移動が妨げられないので、擬似的に単結晶とみなすことが出来るため、電子移動度は、およそ３００ｃｍ2／Ｖ・ｓ乃至５００ｃｍ2／Ｖ・ｓ以上となる。なお、ポリシリコン膜ＰＳＩの電子移動度は高々１２０ｃｍ2／Ｖ・ｓ程度である。
なお、略帯状結晶シリコン膜の結晶化と、略帯状結晶シリコン膜に薄膜トランジスタを作り込んだ表示装置に関連する従来技術を開示したものとしては、特許文献１、特許文献２、特許文献３、特許文献４を挙げることができる。
特開平１１−１２１７５３号公報
特開２００２−２２２９５７号公報
特開２００３−１７９０６８号公報
特開２００４−５４１６８号公報
上記の従来技術は、略帯状結晶領域の形成とその配置、略帯状結晶領域内での薄膜トランジスタ（ＭＯＳトランジスタ）の配置、略帯状結晶領域の結晶方向の異なる複数の領域の配列規定によるレイアウト裕度の拡大について開示する。しかし、略帯状結晶領域を形成した場合に、その略帯状結晶領域と略帯状結晶化されないポリシリコン領域（粒状結晶シリコン膜領域）との間（境界線）と、レイアウト裕度との関係については言及がない。すなわち、略帯状結晶領域の境界線の幅は２μｍ乃至１０μｍあり、この境界線を考慮した薄膜トランジスタの配置については何も考慮がされていない。
略帯状結晶領域の境界線の領域には薄膜トランジスタを配置することはできないため、高密度実装のための回路のレイアウトの自由度、回路面積の縮小を制限する。基板に直接駆動回路も作り込む方式のアクティブ・マトリクス基板では、その駆動回路の単位回路を画素ピッチで配置しなければならず、回路面積の縮小は必須である。
本発明の目的は、アクティブ・マトリクス基板上の駆動回路面積を縮小して高密度実装を可能とした表示装置を提供することにある。なお、本発明は、画像表示装置のための絶縁基板に形成された半導体膜の改質に限るものではなく、他の基板例えばシリコンウエハ上に形成された半導体膜の改質等にも同様に適用できる。
上記の課題を解決するための手段として、本発明は、略帯状結晶領域の境界線の領域の一部あるいは全部を薄膜トランジスタに接続する配線及び/又は抵抗として利用する。略帯状結晶領域の境界線は、略帯状結晶領域と略帯状結晶領域との間、ならびに、略帯状結晶領域とポリシリコン領域との間を含む。なお、境界線は、略帯状結晶領域とアモルファスシリコン領域との間であってもよい。
略帯状結晶領域は概して矩形状であり、この矩形状の略帯状結晶領域内に画素の駆動回路部等の所要の回路部を作り込む際に、当該回路部を構成する個々の回路の薄膜トランジスタ等のアクティブ素子のチャネル方向が略帯状結晶シリコン膜の粒界方向に略平行となるようにすることが望ましい。なお、本発明における連続発振レーザのパルス変調レーザあるいは擬似ＣＷレーザのパルス変調レーザの照射で略帯状結晶シリコン膜を作成する手法をＳＥＬＡＸ（Ｓｅｌｅｃｔｉｖｅｌｙ Ｅｎｌａｒｇｉｎｇ Ｌａｓｅｒ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）と称するが、本発明はこの手法を用いたものに限られるものではなく、類似した構造を作成するその他の手法を用いたものに対しても適用可能である。
本発明による表示装置を構成する絶縁基板（アクティブ・マトリクス基板）の画素領域に有するシリコン膜はＣＶＤ法あるいはスパッタ法で形成されたアモルファスシリコン膜をエキシマレーザの照射で改質したポリシリコン膜であり、駆動回路領域に有するシリコン膜はポリシリコン膜に固体レーザを用いた連続発振レーザのパルス変調レーザあるいは擬似ＣＷレーザのパルス変調レーザの照射でさらに結晶構造が改質された略帯状結晶シリコン膜を用いることが望ましい。なお、ここで言うパルス変調とは、パルスの幅あるいはパルスとパルスの間隔、もしくはこれら両者を変化させる変調方法を意味する。具体的には、ＣＷ（連続発振）レーザまたは擬似ＣＷレーザを、電気光学変調（Ｅｌｅｃｔｒｏ−Ｏｐｔｉｃ：ＥＯ変調）することで、このような変調パルスを得ることができる。
なお、画素領域をアモルファスシリコン膜のままとしたものにも本発明を適用できる。また、駆動回路領域についても、一旦ポリシリコン膜に改質するのではなく、アモルファスシリコン膜に連続発振レーザのパルス変調レーザあるいは擬似ＣＷレーザのパルス変調レーザを照射して略帯状結晶に改質したものにも適用可能である。
さらには、連続発振レーザ等をパルス変調しない場合であっても、改質領域の境界線は形成されるため、単に連続発振レーザを用いて走査するだけで、パルス変調レーザを用いない場合であっても適用可能である。
本発明の代表的な構成を列記すると、例えば、次の通りである。すなわち、
（１）帯状結晶の第１の半導体膜と、前記第１の半導体膜とは平面的に異なる場所に位置する前記第１の半導体膜とは結晶状態が異なる第２の半導体膜と、前記第１の半導体膜をチャネル領域に用いた薄膜トランジスタとを備えた表示装置であって、
前記薄膜トランジスタに接続される配線または抵抗を有し、
前記配線または前記抵抗の少なくとも一部が、前記第１の半導体膜と前記第２の半導体膜との間の境界領域に存在する半導体膜を有する。
（１）帯状結晶の第１の半導体膜と、前記第１の半導体膜とは平面的に異なる場所に位置する前記第１の半導体膜とは結晶状態が異なる第２の半導体膜と、前記第１の半導体膜をチャネル領域に用いた薄膜トランジスタとを備えた表示装置であって、
前記薄膜トランジスタに接続される配線または抵抗を有し、
前記配線または前記抵抗の少なくとも一部が、前記第１の半導体膜と前記第２の半導体膜との間の境界領域に存在する半導体膜を有する。
（２）（１）において、前記第２の半導体膜は、粒状結晶の半導体膜、微結晶の半導体膜のうちの何れかであることを特徴とする請求項１に記載の表示装置。
（３）帯状結晶の第１の半導体膜と、前記第１の半導体膜とは平面的に異なる場所に位置する第２の半導体膜と、前記第１の半導体膜と前記第２の半導体膜との境界領域に存在し前記第１の半導体膜とは結晶状態が異なる第３の半導体膜と、前記第１の半導体膜をチャネル領域に用いた薄膜トランジスタとを備えた表示装置であって、
前記薄膜トランジスタに接続される配線または抵抗を有し、
前記配線または前記抵抗の少なくとも一部が、前記第３の半導体膜で形成されている。
前記薄膜トランジスタに接続される配線または抵抗を有し、
前記配線または前記抵抗の少なくとも一部が、前記第３の半導体膜で形成されている。
（４）（３）において、前記第２の半導体膜は、帯状結晶の半導体膜、非晶質の半導体膜のうちの何れかである。
尚、帯状結晶と略帯状結晶はほぼ同じ意味で用いている。
本発明は、例えば、アクティブ・マトリクス基板の画素領域の周辺に配置される駆動回路領域の回路を構成するシリコン膜として、連続発振レーザ等を照射して所定の領域に選択的に改質された略帯状結晶シリコン膜を用いた場合に、略帯状結晶の半導体膜とそれ以外の半導体膜との間の境界領域に存在する半導体膜を有効に利用できるので、スペースの利用効率を向上でき、該回路のレイアウトの自由度を拡大できる。
さらに、該基板上の回路の作り込みスペースの利用効率が向上することで、略帯状結晶を形成するためのレーザの照射面積を縮小でき、レーザ照射装置の小型化に資する。また、スループットも向上する。これにより、高精細の回路を持ち、高速の電子移動度で動作する高性能の表示装置を得ることができる。
そして、本発明のアクティブ・マトリクス基板を使用することで優れた画質の有機ＥＬ表示装置をも安価に提供できる。さらに本発明では、液晶表示装置、有機ＥＬ表示装置にとどまることなく、同様の半導体構造を駆動回路に有する他の方式のアクティブ・マトリクス型画像表示装置、さらには半導体ウエハ上に作り込む各種の半導体装置にも適用可能である。
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。
図１は、本発明の表示装置を構成するアクティブ・マトリクス基板の駆動回路領域の一部における略帯状結晶領域の配置例を説明する模式図である。図１は、アモルファスシリコン膜にエキシマレーザアニーリングを施して形成したポリシリコン膜領域（粒状結晶領域）ＲＬに、さらに連続発振レーザを走査しながら所定の領域に照射して略帯状結晶シリコン膜に改質した改質領域（略帯状結晶領域）ＴＬの配置を示す。略帯状結晶領域ＴＬは図中に矩形の太枠で示し、略帯状結晶の結晶方向（結晶粒の長手方向）ＤＮはレーザの走査方向に沿い、図１では破線の長手方向で示してある。略帯状結晶領域ＴＬは、一般にレーザ走査方向に長軸をもつ長方形である。
なお、矩形の細枠はホトリソグラフィーとエッチングで形成したシリコンアイランドＡＬＤを示し、このシリコンアイランドＡＬＤに薄膜トランジスタが形成される。ここでは、シリコンアイランドＡＬＤと薄膜トランジスタのゲート電極ＧＴのみを示してある。略帯状結晶シリコン膜を用いた薄膜トランジスタの場合は、シリコンアイランドＡＬＤの結晶方向ＤＮに沿って電流が流れるように薄膜トランジスタのソース、ドレインを配置することで高移動度の薄膜トランジスタが得られる。
図２は、実施例１を説明するための略帯状結晶領域ＴＬと他の結晶領域ＲＬとの境界を示す模式図であり、図２（b）は図２（a）のＡ部分の拡大図、図２（c）は図２（b）の断面図である。図２（a）において、略帯状結晶領域ＴＬの結晶方向はｘ方向である。粒状結晶領域ＲＬ内に形成された略帯状結晶領域ＴＬと当該粒状結晶領域ＲＬとの間には境界領域ＢＲが存在する。略帯状結晶領域ＴＬの表面は比較的平坦で、粒状結晶領域ＲＬの表面はシリコン結晶粒を反映した凹凸である。そして、境界領域ＢＲの表面は両者の中間的な形状となっている。この境界領域ＢＲの幅は２μｍ程度である。この境界領域ＢＲにおける半導体の結晶状態は、粒状結晶、あるいは、微結晶の状態であり、略帯状結晶とは結晶状態が異なっている。
尚、本発明は、他の結晶領域ＲＬとして微結晶の半導体膜を用いた場合や、アモルファス半導体を用いた場合にも適用可能であり、境界領域ＢＲでは略帯状結晶領域ＴＬの形成の際に一度加熱されるので、境界領域ＢＲにおける半導体の結晶状態は、粒状結晶、あるいは、微結晶の状態となる。
また、本発明は、第１の略帯状結晶領域ＴＬと第２の略帯状結晶領域ＴＬとの間に境界領域ＢＲがある場合でも適用可能である。例えば、連続発振レーザを照射して略帯状結晶領域ＴＬに改質する際に、既に形成された略帯状結晶領域ＴＬに一部重ねて照射すれば形成できる。この場合も、境界領域ＢＲにおける半導体の結晶状態は、不完全な改質となるので、粒状結晶、あるいは、微結晶の状態となる。
図３は、図２に示した基板上の略帯状結晶領域ＴＬと他の結晶領域ＲＬのレイアウトにおける薄膜トランジスタの従来の配置例を説明する模式図である。図３において、略帯状結晶領域ＴＬには、図３（a）（b）（c）の上側に示したように高速動作の薄膜トランジスタのためのシリコンアイランドＡＬＤ１、ＡＬＤ２、ＡＬＤ３が形成される。
シリコンアイランドＡＬＤ１、ＡＬＤ２、ＡＬＤ３の内部に示した破線は略帯状結晶シリコンの粒界を示す。一方、他の結晶領域すなわち粒状結晶領域ＲＬには、図３（a）の下側と同（d）に示したように高速動作を必要としない薄膜トランジスタのためのシリコンアイランドＡＬＤ４、ＡＬＤ５が形成される。これらのシリコンアイランドにはゲート電極ＧＴやソース/ドレイン電極（図示せず）が形成される。なお、ゲート電極ＧＴはゲートパッドＧＴ−ＰＤで図示しないゲート配線に接続する。
このレイアウトでは、略帯状結晶領域ＴＬと粒状結晶領域ＲＬとの間に存在する境界領域ＢＲにおける半導体膜はパターニングの際に除去されてしまい、回路の構成要素しては利用されない。すなわち、幅が２μｍ程度ある境界領域ＢＲは無駄なスペースであり、薄膜トランジスタ回路のレイアウトの自由度を制限する要素となっている。
図４は、図２に示した基板上の略帯状結晶領域ＴＬと他の結晶領域ＲＬのレイアウトにおける薄膜トランジスタの実施例１の配置例を説明する模式図である。図４において、図３と同一参照符号は同一機能部分に対応する。実施例１では、１つの略帯状結晶領域ＴＬをパターニングしてシリコンアイランドＡＬＤ１、ＡＬＤ２、ＡＬＤ３、ＡＬＤ６を形成している。また、他の結晶領域ＲＬをパターニングして、シリコンアイランドＡＬＤ４、ＡＬＤ５、ＡＬＤ７、ＡＬＤ８を形成している。また、境界領域ＢＲに存在する半導体膜の一部を残している。
このとき、図４（a）では、略帯状結晶領域ＴＬのアイランドＡＬＤ１と粒状結晶領域ＲＬのアイランドＡＬＤ４を境界領域ＢＲで連結させて一つのアイランドとして一体形成する。すなわち、アイランドＡＬＤ１を用いた薄膜トランジスタと、アイランドＡＬＤ２を用いた薄膜トランジスタとの間を接続する配線または抵抗を、半導体膜で形成している。そして、この配線または抵抗の一部として、境界領域ＢＲに存在する半導体膜が利用されている。図３（a）の場合では、この２つの薄膜トランジスタを接続する配線または抵抗は、別層で形成する必要があったが、本発明によればその必要がなくなる。
また、図４（ａ）の場合は、図３（ａ）の場合に比較して、２つの薄膜トランジスタを境界領域ＢＲを間にしてより近づけて配置することが出来るので、レイアウト面積の縮小が可能である。
図４（b）では、略帯状結晶領域ＴＬのアイランドＡＬＤ２（“Ｃ”字形）と粒状結晶領域ＲＬのアイランドＡＬＤ８を境界領域ＢＲで連結させて一つのアイランドとして一体形成する。この場合も、２つの薄膜トランジスタを接続する配線または抵抗の一部として、境界領域ＢＲに存在する半導体膜が利用されている。こうすることで、薄膜トランジスタを略帯状結晶領域ＴＬの境界領域ＢＲのすぐ近くに配置でき、無駄になるスペースがなくなる。
図４（c）では、略帯状結晶領域ＴＬのアイランドＡＬＤ３と粒状結晶領域ＲＬのアイランドＡＬＤ７を境界領域ＢＲで連結させて一つのアイランドとして一体形成する。図４（d）では、粒状結晶領域ＲＬのアイランドＡＬＤ５と略帯状結晶領域ＴＬのアイランドＡＬＤ６を境界領域ＢＲで連結させて一つのアイランドとして一体形成する。図４（ｃ）（ｄ）では、境界領域ＢＲに存在する半導体膜を薄膜トランジスタのソース領域またはドレイン領域として利用した例である。境界領域ＢＲに存在する半導体膜をチャネル領域に用いない限りは性能への悪影響は小さいので問題はない。この場合も、薄膜トランジスタを略帯状結晶領域ＴＬの境界領域ＢＲのすぐ近くに配置でき、無駄になるスペースがなくなる。
このように、実施例１によれば、アクティブ・マトリクス基板上での回路の作り込みスペースの利用効率が向上し、回路のレイアウトの自由度を拡大した表示装置を提供することができる。
図５は、図２に示した基板上の略帯状結晶領域ＴＬと他の結晶領域ＲＬのレイアウトにおける薄膜トランジスタの実施例２の配置例を説明する模式図である。図４と比較して異なる点は、１つあたりの略帯状結晶領域ＴＬの大きさが小さい点である。図５では、アイランドＡＬＤ１は、略帯状結晶領域ＴＬから形成された領域と、他の結晶領域ＲＬから形成された領域と、それらの間の境界領域ＢＲから形成された領域の３つが混在している。アイランドＡＬＤ２、ＡＬＤ３、ＡＬＤ４についても同様である。
図５（a）（b）（ｄ）の薄膜トランジスタは、略帯状結晶領域ＴＬを薄膜トランジスタのチャネル領域に用いている。
また、図５（ａ）（ｂ）では、略帯状結晶領域ＴＬを薄膜トランジスタのチャネル領域に用いている薄膜トランジスタに接続される配線または抵抗の一部を、境界領域ＢＲに存在する半導体膜を利用して形成している。
実施例２によれば、アクティブ・マトリクス基板上での回路の作り込みスペースの利用効率が向上し、回路のレイアウトの自由度を拡大した表示装置を提供することができる。
図６は、本発明による薄膜トランジスタ回路の構成例を説明する模式図で、図６（a）は平面図、図６（b）は図６（a）のｘ−ｘ´線に沿った断面図である。図６において、アクティブ・マトリクス基板ＳＵＢ１には下地層ＢＦＬが成膜され、その上に略帯状結晶領域ＴＬと粒状結晶領域ＲＬとが境界領域ＢＲで連続したアイランドとして加工されている。すなわち、２つの薄膜トランジスタをつなぐ配線または抵抗の一部に境界領域ＢＲに存在する半導体膜が用いられている。それぞれの結晶領域には、ゲート電極ＧＴが配置され、ソース／ドレイン領域には、ゲート絶縁膜ＧＩと層間絶縁膜ＩＮＳ１に開けたスルーホールＴＨを介してソース/ドレイン電極（あるいは配線）ＳＤが接続されるように形成される。ソース/ドレイン電極ＳＤの上には絶縁膜ＩＮＳ２が形成される。なお、ゲート電極ＧＴはスルーホールＴＨを介してゲート配線ＧＬに接続する。
図７は、本発明を適用した表示装置の一例としての液晶表示装置のアクティブ・マトリクス基板の全体を説明する模式図である。図７（a）は平面図、図７（b）は図７（a）のＢ部分の拡大図、図７（c）は図７（b）の略帯状結晶領域ＴＬの拡大図である。図７（a）において、画素領域（有効表示領域）ＰＡＲの周囲にはゲートドライバ（垂直走査駆動回路）ＶＳＲ、データドライバ（水平走査駆動回路ＨＳＲ、電圧選択回路ＳＶＣ）、その他の周辺路が作り込まれている。この例では、水平走査駆動回路ＨＳＲと電圧選択回路ＳＶＣに高速動作の薄膜トランジスタ回路を形成し、この領域の略帯状結晶領域ＴＬと粒状結晶領域ＲＬとの境界領域にこれまで説明した配線または抵抗を配した。図中矢印は略帯状結晶領域ＴＬを形成するレーザの走査方向、すなわち略帯状結晶の長手方向を示す。
このアクティブ・マトリクス基板を用いて液晶表示装置を構成することにより、回路面積が縮小でき、画素領域の回りの面積を狭くすることで、広い表示画面を持ち、全体として小型化した表示装置を実現できる。
ＴＬ・・・略帯状結晶領域、ＲＬ・・・粒状結晶領域、ＤＮ・・・帯状結晶長手方向、ＢＲ・・・境界領域。
Claims (4)
- 帯状結晶の第１の半導体膜と、前記第１の半導体膜とは平面的に異なる場所に位置する前記第１の半導体膜とは結晶状態が異なる第２の半導体膜と、前記第１の半導体膜をチャネル領域に用いた薄膜トランジスタとを備えた表示装置であって、
前記薄膜トランジスタに接続される配線または抵抗を有し、
前記配線または前記抵抗の少なくとも一部が、前記第１の半導体膜と前記第２の半導体膜との間の境界領域に存在する半導体膜を有することを特徴とする表示装置。 - 前記第２の半導体膜は、粒状結晶の半導体膜、微結晶の半導体膜のうちの何れかであることを特徴とする請求項１に記載の表示装置。
- 帯状結晶の第１の半導体膜と、前記第１の半導体膜とは平面的に異なる場所に位置する第２の半導体膜と、前記第１の半導体膜と前記第２の半導体膜との境界領域に存在し前記第１の半導体膜とは結晶状態が異なる第３の半導体膜と、前記第１の半導体膜をチャネル領域に用いた薄膜トランジスタとを備えた表示装置であって、
前記薄膜トランジスタに接続される配線または抵抗を有し、
前記配線または前記抵抗の少なくとも一部が、前記第３の半導体膜で形成されていることを特徴とする表示装置。 - 前記第２の半導体膜は、帯状結晶の半導体膜、非晶質の半導体膜のうちの何れかであることを特徴とする請求項３に記載の表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005277985A JP2007088364A (ja) | 2005-09-26 | 2005-09-26 | 表示装置 |
| US11/526,011 US7557376B2 (en) | 2005-09-26 | 2006-09-25 | Display device using first and second semiconductor films of different crystallinity and boundary section therebetween |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005277985A JP2007088364A (ja) | 2005-09-26 | 2005-09-26 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007088364A true JP2007088364A (ja) | 2007-04-05 |
Family
ID=37893398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005277985A Pending JP2007088364A (ja) | 2005-09-26 | 2005-09-26 | 表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7557376B2 (ja) |
| JP (1) | JP2007088364A (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US7557376B2 (en) | 2009-07-07 |
| US20070070283A1 (en) | 2007-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070824 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110117 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110218 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110218 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111122 |