JP4597730B2 - 薄膜トランジスタ基板およびその製造方法 - Google Patents
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Description
本発明は、薄膜トランジスタを有する薄膜トランジスタ基板およびその製造方法に関し、特に多結晶シリコン薄膜を用いた薄膜トランジスタ基板およびその製造方法に関する。
近年、フラットパネルディスプレイとして、液晶表示装置や有機ＥＬ表示装置が用いられている。表示画素ごとに薄膜トランジスタ（ＴＦＴ）などのスイッチング（アクティブ）素子を備えたアクティブマトリクスを用いると、表示装置の機能を高めることができる。このようなアクティブマトリクス基板は、ＰＣ（パーソナルコンピュータ）、携帯電話等に広く用いられている。
ガラス基板上に薄膜トランジスタ（ＴＦＴ）を形成する場合、ガラス基板の耐熱温度の制限から、当初は非晶質シリコン膜を用いていた。近年、非晶質シリコン膜を多結晶化することにより、非晶質シリコントランジスタに較べ、移動度を大幅に向上させた高性能の多結晶シリコントランジスタが得られるようになっている。多結晶シリコン膜を用いる場合、同一基板上に駆動回路を搭載することもできる。このような構成により、さらなる高性能化、低消費電力化を目指し、開発が進められている。
長尺状のエキシマレーザ光で、アモルファスシリコン膜を走査し、多結晶化する技術が用いられている。パルス発振するエキシマレーザ光を長尺ビーム形状に集光し、ビームの短尺方向に走査して、大面積のアモルファスシリコン膜を効率的に多結晶化する。
特開平１０−２２９２０２号は、長尺状エキシマレーザ光を短尺方向に走査した時、長尺方向には均一であるが、走査方向に結晶粒径の大きな領域と結晶粒径の小さな領域が形成されることを見出し、チャネル長方向を結晶粒径の小さな領域で遮られない方向（走査方向に垂直な方向）に設定することを提案している。
これは、エキシマレーザで多結晶したシリコン膜内の結晶粒径の大小による移動度の大小に着目した提案であるが、エキシマレーザによる多結晶化においても、掃引方向による結晶性が生じることも報告されている。
特開２０００−２４３９７０号は、エキシマレーザ光のビーム形状を帯状に整形し、長手方向に均一で、短手方向に強度分布を有するＫｒＦ（ＸｅＣｌ）エキシマレーザ光を短手方向に走査して多結晶化したシリコン薄膜の結晶粒は、走査方向に細長い楕円形状となり、例えば長手方向のグレインサイズが３〜５μｍ、短手方向のグレインサイズが０．５〜２μｍとなることを報告している。
ゲート長方向と結晶粒の長手方向とをほぼ平行にすると、例えば４８０ｃｍ２／Ｖｓｅｃの高い移動度が得られた。薄膜トランジスタのゲート長方向を特性の高い方向とほぼ平行になるように作成して、キャリアの移動度を向上させることを提案している。
スポット状のビーム形状を有する連続波（ＣＷ）レーザを用いた多結晶化は、半導体膜を島状に加工した後、ＣＷレーザ光を掃引して結晶化を行なう。ラテラル成長と呼ばれる結晶化が生じ、得られる多結晶シリコンは、掃引方向に長い結晶粒を持つ。掃引方向に沿う方向の移動度は、掃引方向に交差する方向の移動度より高い。掃引方向に沿ったチャネル長方向を持つ薄膜トランジスタは、掃引方向に交差する方向に沿ったチャネル長方向を持つ薄膜トランジスタよりも特性が良い。そこで、移動度の高い掃引方向を特性の高い方向、移動度の低い交差する方向を特性の低い方向とも呼ぶ。
図７Ａは、チャネル長方向を特性の高い方向に合わせたＴＦＴを概略的に示す。多結晶シリコン膜１０１は、垂直方向に特性の高い方向Ｄ１を持ち、垂直方向に細長く、両端で幅を広げた形状を持つ。幅を広げた領域でソース／ドレイン電極Ｓ／Ｄが接続されている。中間の細い領域を横断してゲート電極Ｇが形成され、オーバーラップする領域の多結晶シリコン膜１０１内にチャネルを画定する。チャネル長方向Ｄ２は垂直方向となり、特性の高い方向Ｄ１と一致する。この場合、ＴＦＴとして高い移動度が得られる。
図７Ｂは、チャネル長方向を特性の高い方向に交差させたＴＦＴを概略的に示す。多結晶シリコン膜１０２は、垂直方向に特性の高い方向Ｄ１を持ち、水平方向に細長く、両端で幅を広げた形状を持つ。幅を広げた領域でソース／ドレイン電極Ｓ／Ｄが接続されている。中間の細い領域を横断してゲート電極Ｇが形成され、オーバーラップする領域の多結晶シリコン膜１０２内にチャネルを画定する。チャネル長方向Ｄ２は水平方向となり、特性の高い方向Ｄ１と交差する。この場合、ＴＦＴとして低い移動度しか得られない。
液晶表示装置のアクティブマトリックス基板に駆動回路まで集積化する構成が開発されている。液晶表示装置の駆動回路は、高速動作が望ましい、表示コントローラ、シフトレジスタを含む。高速動作が要求されるＴＦＴは、高い移動度を有することが望ましい。アナログスイッチのように大きな駆動能力が必要なトランジスタにも高移動度が望ましい。
図７Ｃ，７Ｄはアクティブマトリックス基板の多結晶化工程を概略的に示す。図７Ｃに示すように、ガラス基板１１０の中央部に画素を形成する表示領域１１１が画定される。画素用ＴＦＴは、各画素に１つづつ離散的に配置される。表示領域１１１の上下にはドレイン側駆動回路領域１１２が画定され、高密度に駆動回路用ＴＦＴが配置される。表示領域１１１の左右にはゲート側駆動回路領域１１３が画定され、高密度に駆動回路用ＴＦＴが配置される。ドレイン側駆動回路領域１１２、ゲート側駆動回路領域１１３をまとめて周辺回路領域と呼ぶ。多結晶化工程に先立ち、各ＴＦＴに対応して島（リボン）状シリコン膜がパターニングされている。
図７Ｃに示すように、初めに、密に島状シリコン膜が形成されている周辺回路領域１１２，１１３全面がＣＷレーザ光で走査される。レーザ光が、各周辺回路領域の長辺に沿った方向に走査され、交差方向に位置をずらし、長辺に沿う逆方向に走査され、さらに交差方向に位置をずらし、同様の走査を繰り返す。このような走査により、図中太い矢印で示す方向に特性の高い方向を持つ多結晶シリコン膜が形成される。高い移動度を得るには、チャネル長方向を特性の高い方向に沿わせて、島状シリコン膜を配置する。
図７Ｄに示すように、次に表示領域の画素ＴＦＴ用島状シリコン膜の多結晶化を行なう。表示領域内に画素が行列状に配置され、画素行に併せてゲート配線、画素列に併せてドレイン配線が配置される。ゲート配線から張り出した配線でゲート電極を形成し、ドレイン配線から張り出した配線でドレイン電極を形成する。このような配置では、ソースとドレインを結ぶ方向を行方向にするのが便宜である。チャネル長方向が水平方向となり、水平方向に長い島状シリコン膜を用いる。多結晶化は、水平方向の各行単位の島状シリコン膜に合わせたＣＷレ−ザ光照射で行なう。島状シリコン膜の存在しない列方向位置にはＣＷレーザ光は照射しない。
本発明者は、このような多結晶化工程に於いて、問題が生じることを見出した。
本発明の目的は、多結晶化工程による特性の擾乱を防止できる周辺回路を備えた薄膜トランジスタ基板とその製造方法を提供することである。
本発明の他の目的は、表示領域のＴＦＴが整列するストライプ領域の延長上に周辺回路領域を画定し、薄膜トランジスタを形成しても、所望の特性を確保できる薄膜トランジスタ基板とその製造方法を提供することである。
本発明の１観点によれば、
表示領域と周辺領域とを有する透明絶縁基板と、
前記表示領域上に行列状に配置された多数の画素薄膜トランジスタであって、各画素薄膜トランジスタが、移動度が第１の方向で他の方向より高い多結晶半導体膜を用いて形成されたチャネルを含み、チャネル長方向が前記第１の方向に沿い、複数組の画素薄膜トランジスタのチャネルが夫々第１の方向に長い一定幅のストライプ状領域内に配置された多数の画素薄膜トランジスタと、
前記周辺領域中、前記ストライプ状領域の延長を含む周辺領域に配置され、移動度が第１の方向と交差する第２の方向で他の方向より高い多結晶半導体膜を用いて形成された多数の薄膜トランジスタを含む複数の周辺回路であって、前記複数の周辺回路の内少なくとも１つの周辺回路は、チャネル長方向が前記第２の方向に沿う高速動作薄膜トランジスタを含み、前記高速動作薄膜トランジスタのチャネルは、前記ストライプ領域の延長以外の領域に配置されている、複数の周辺回路と、
を有する薄膜トランジスタ基板が提供される。
表示領域と周辺領域とを有する透明絶縁基板と、
前記表示領域上に行列状に配置された多数の画素薄膜トランジスタであって、各画素薄膜トランジスタが、移動度が第１の方向で他の方向より高い多結晶半導体膜を用いて形成されたチャネルを含み、チャネル長方向が前記第１の方向に沿い、複数組の画素薄膜トランジスタのチャネルが夫々第１の方向に長い一定幅のストライプ状領域内に配置された多数の画素薄膜トランジスタと、
前記周辺領域中、前記ストライプ状領域の延長を含む周辺領域に配置され、移動度が第１の方向と交差する第２の方向で他の方向より高い多結晶半導体膜を用いて形成された多数の薄膜トランジスタを含む複数の周辺回路であって、前記複数の周辺回路の内少なくとも１つの周辺回路は、チャネル長方向が前記第２の方向に沿う高速動作薄膜トランジスタを含み、前記高速動作薄膜トランジスタのチャネルは、前記ストライプ領域の延長以外の領域に配置されている、複数の周辺回路と、
を有する薄膜トランジスタ基板が提供される。
本発明の他の観点によれば、
表示領域と周辺領域とを有する透明絶縁基板上に非晶質半導体膜を堆積する工程と、
前記非晶質半導体膜をパターニングして島状非晶質半導体膜に整形する工程であって、前記表示領域においては第１の方向に長い一定幅の複数のストライプ領域内に夫々前記第１の方向にチャネル長方向を有する複数の画素薄膜トランジスタを形成するための島状半導体膜をパターニングし、前記周辺領域においては前記ストライプ領域の延長を含む周辺回路領域内に複数の周辺回路を形成する夫々複数の周辺回路薄膜トランジスタを形成するための島状半導体膜をパターニングする工程と、
前記周辺回路領域の島状半導体膜は、前記第１の方向と異なる第２の方向で移動度が高いように多結晶化し、前記表示領域の島状半導体膜は前記第１の方向で移動度が高いように多結晶化する多結晶化工程と、
多結晶化した島状半導体膜を用いて薄膜トランジスタを形成する工程と
を含み、
前記複数の周辺回路の内少なくとも１つの周辺回路は、チャネル長方向が前記第２の方向に沿う高速動作薄膜トランジスタを含み、前記高速動作薄膜トランジスタのチャネルは、前記ストライプ領域の延長以外の領域に配置されている、薄膜トランジスタ基板の製造方法が提供される。
表示領域と周辺領域とを有する透明絶縁基板上に非晶質半導体膜を堆積する工程と、
前記非晶質半導体膜をパターニングして島状非晶質半導体膜に整形する工程であって、前記表示領域においては第１の方向に長い一定幅の複数のストライプ領域内に夫々前記第１の方向にチャネル長方向を有する複数の画素薄膜トランジスタを形成するための島状半導体膜をパターニングし、前記周辺領域においては前記ストライプ領域の延長を含む周辺回路領域内に複数の周辺回路を形成する夫々複数の周辺回路薄膜トランジスタを形成するための島状半導体膜をパターニングする工程と、
前記周辺回路領域の島状半導体膜は、前記第１の方向と異なる第２の方向で移動度が高いように多結晶化し、前記表示領域の島状半導体膜は前記第１の方向で移動度が高いように多結晶化する多結晶化工程と、
多結晶化した島状半導体膜を用いて薄膜トランジスタを形成する工程と
を含み、
前記複数の周辺回路の内少なくとも１つの周辺回路は、チャネル長方向が前記第２の方向に沿う高速動作薄膜トランジスタを含み、前記高速動作薄膜トランジスタのチャネルは、前記ストライプ領域の延長以外の領域に配置されている、薄膜トランジスタ基板の製造方法が提供される。
本発明のさらに他の観点によれば、
表示領域と周辺領域とを有する透明絶縁基板上に非晶質半導体膜を堆積する工程と、
前記非晶質半導体膜をパターニングして島状非晶質半導体膜に整形する工程であって、前記表示領域においては第１の方向に長い一定幅の複数のストライプ領域内に夫々前記第１の方向にチャネル長方向を有する複数の画素薄膜トランジスタを形成するための島状半導体膜をパターニングし、前記周辺領域においては前記ストライプ領域の延長を含む周辺回路領域内に複数の周辺回路を形成する夫々複数の周辺回路薄膜トランジスタを形成するための島状半導体膜をパターニングする工程と、
前記表示領域の島状半導体膜を前記第１の方向で移動度が高いように多結晶化する第１の多結晶化工程と、
前記第１の多結晶化工程の後、前記周辺回路領域の島状半導体膜を前記第１の方向と異なる第２の方向で移動度が高いように多結晶化する第２の多結晶化工程と、
多結晶化した島状半導体膜を用いて薄膜トランジスタを形成する工程と
を含む、薄膜トランジスタ基板の製造方法が提供される。
表示領域と周辺領域とを有する透明絶縁基板上に非晶質半導体膜を堆積する工程と、
前記非晶質半導体膜をパターニングして島状非晶質半導体膜に整形する工程であって、前記表示領域においては第１の方向に長い一定幅の複数のストライプ領域内に夫々前記第１の方向にチャネル長方向を有する複数の画素薄膜トランジスタを形成するための島状半導体膜をパターニングし、前記周辺領域においては前記ストライプ領域の延長を含む周辺回路領域内に複数の周辺回路を形成する夫々複数の周辺回路薄膜トランジスタを形成するための島状半導体膜をパターニングする工程と、
前記表示領域の島状半導体膜を前記第１の方向で移動度が高いように多結晶化する第１の多結晶化工程と、
前記第１の多結晶化工程の後、前記周辺回路領域の島状半導体膜を前記第１の方向と異なる第２の方向で移動度が高いように多結晶化する第２の多結晶化工程と、
多結晶化した島状半導体膜を用いて薄膜トランジスタを形成する工程と
を含む、薄膜トランジスタ基板の製造方法が提供される。
一定の方向にレーザ光を走査して多結晶化した領域に、他の方向に走査するレーザ光が照射されると、結晶性が乱れ、特性が擾乱を受けると考えられる。レーザ光の照射位置を走査方向で精密に制御することは現在困難である。所望の特性を期待するチャネル領域は結晶性の乱れ得る領域外に配置することにより、結晶性の乱れの影響を低減できると考えられる。
また、同一半導体膜が重ねて多結晶化されると、後に行なった多結晶化が優勢となるようである。周辺回路領域を表示領域の後に多結晶化すると、周辺回路領域のＴＦＴ特性を保証しやすくなると考えられる。
液晶表示装置のＴＦＴには、高速動作が必要で、高移動度が望ましいＴＦＴ、格別の高速動作は行なわず、高移動度を有さなくても良いＴＦＴ等、特性の異なるＴＦＴが存在する。
図８Ａは、アクティブマトリクス基板の構成例を示す。ガラス基板等の絶縁性透明基板ＳＵＢの上に、表示を行う表示領域ＤＡと周辺回路を形成する周辺回路領域ＰＨが画定されている。表示領域ＤＡにおいては、複数の走査用ゲート配線（バスライン）ＧＬが行（横）方向に延在し、画像データ供給用の複数の画像データ（ドレイン）配線（バスライン）ＤＬが列（縦）方向に延在する。
走査用ゲート配線ＧＬと画像データ配線ＤＬとの各交点に、薄膜トランジスタＴＦＴが接続され、薄膜トランジスタの出力端子はＩＴＯ等の透明電極で形成される画素電極ＰＸＥに接続されている。さらに、各画素電極ＰＸＥに補助容量ＳＣが接続される。補助容量ＳＣの他の電極は、一定電位の補助容量配線（バスライン）ＳＣＬに接続される。補助容量配線ＳＣＬは行方向に延在するが、列方向に延在する構成とすることもできる。
周辺回路領域ＰＨには、走査用ゲート配線に供給する走査信号群を発生させるためのゲート側駆動回路ＧＤ、画像データ配線に供給する画像データを供給するためのドレイン側駆動回路ＤＤ、及び外部より制御信号ＣＳを受け、ゲート側駆動回路ＧＤおよびドレイン側駆動回路ＤＤを制御する表示コントローラＤＣが形成されている。ゲート側駆動回路ＧＤは、シフトレジスタＳＲ１、レベルシフタＬＳ１、出力バッファＯＢ等を含む。ドレイン側駆動回路ＤＤは、シフトレジスタＳＲ２、レベルシフタＬＳ２、アナログスイッチＡＳ等を含む。さらに、外部より基準電圧ＶＬ、ＶＨ及び画像信号ＩＤが供給される。図の構成においては、表示領域の上側と左側にのみ駆動回路を配置したが、図７Ｃ，７Ｄに示すように表示領域の上下、左右に配置してもよい。
周辺回路を集積化したアクティブマトリクス基板において、表示コントローラＤＣ、シフトレジスタＳＲ１、ＳＲ２は比較的高速動作を行なうことが要求される。アナログスイッチＡＳは、駆動能力が高いことが望ましい。
レベルシフタＬＳ１、ＬＳ２、出力バッファＯＢ、アナログスイッチＡＳ、表示エリアにおいて用いられるスイッチング用薄膜トランジスタ（ＴＦＴ）は、比較的高耐圧が要求される。駆動回路用高耐圧ＴＦＴと画素ＴＦＴとは、高耐圧ＴＦＴで形成する。表示エリアＤＡのＴＦＴはｎチャネルＴＦＴのみで作成しても、周辺回路ＰＨはＣＭＯＳ回路で構成することが好ましい。従って、ｎチャネルＴＦＴの他、ｐチャネルＴＦＴも作成する。多結晶シリコンを用いた表示装置用回路の場合、補助容量は一般的にＭＯＳ容量を用いる。
画素ＴＦＴは、液晶駆動に必要な電圧を確保するために、７〜１０Ｖ以上の電圧がかかる。このため、ゲート耐圧の面からゲート絶縁膜厚を十分厚くする必要がある。周辺回路ＴＦＴを同一構造のＴＦＴで形成すると、周辺回路の動作電圧も高くなり、消費電力が高くなる。
アモルファス（ａ−）Ｓｉ膜を連続発振（ＣＷ）レーザを照射して結晶化すると、大粒径の結晶を得ることができる。ａ−Ｓｉ膜は、５０ｎｍ以上にすることが望まれる。ＣＷレーザによる多結晶化は、走査方向に粒径が大きく、移動度の高い結晶方向性を持つ多結晶シリコン膜を形成する。動作速度の高い、ないしは駆動電流の大きいＴＦＴを形成するには、結晶方向性に合わせてチャネル長方向を配置することが望まれる。
ドレイン側駆動回路のシフトレジスタは行方向に並ぶのでチャネル長方向を行方向にするのが設計上好ましい。アナログスイッチは大電流を流すため、ゲート幅の広いトランジスタ、例えばインターデジタル形のソース領域とドレイン領域を対向させるのが好ましい。上側からソース領域が延び、下側からドレイン領域が延びて行方向で対向する構成が好ましい。これらの配置は、図７Ｃで示した多結晶化によりＴＦＴとして高い移動度を実現できる。
ゲート側駆動回路のシフトレジスタは列方向に並ぶのでチャネル長方向を列方向にするのが設計上好ましい。この配置は、図７Ｃで示した多結晶化によりＴＦＴとして高い移動度を実現できる。ところが、図７Ｃ，７Ｄに示すように多結晶化したシリコン膜を用いてＴＦＴを形成した時、ゲート側駆動回路内に特性の劣化したＴＦＴが生じることが判った。特性の劣化したＴＦＴは、表示領域の島状シリコン領域の多結晶化のためにＣＷレーザを照射するストライプ領域の延長上に存在する。
アクティブマトリクス基板は、その主要部を表示部が占め、駆動回路を配置する周辺領域（額縁領域）は、幅の狭い領域である。表示領域の多結晶化のためにＣＷレーザ光を走査する時、表示領域の縁で正確にＣＷレーザ光の走査を止めることは難しく、ゲート側駆動回路領域も照射されてしまうと考えられる。
図８Ｂは、周辺回路領域の多結晶化を行なった状態での、ゲート側駆動回路領域内の１つの島状シリコン膜を示す。列方向にソースＳ，チャネルＣＨ，ドレインＤを配置するように、列方向に長い島状シリコン膜１２０が形成され、列方向のＣＷレーザ光走査により、列方向に長い結晶粒１２２が形成されている。この状態でＴＦＴを作成すれば、高い移動度が得られる。
図８Ｃは、表示領域の島状シリコン膜の多結晶化のための行方向のＣＷレーザ光ＣＬの走査により、多結晶化したシリコン膜１２０の一部に重ねてＣＷレーザ光ＣＬが照射されたときの様子を概略的に示す。ＣＷレーザ光照射により行方向に長い結晶粒１２３が発生する。先のＣＷレーザ光走査による結晶粒１２２も残っている可能性があるが、完全な形では残らないであろう。結晶粒１２３の領域では行方向の移動度は高くても、列方向の移動度は低い。ＴＦＴとして有効な移動度は低下してしまう。このように、多結晶半導体膜の特性が擾乱を受ける。
ＴＦＴの特性の擾乱を防ぐには、ＴＦＴ用半導体膜に重ねてレーザ光が照射されなければよい。ＴＦＴの動作速度は、厳密にはチャネルで決まるので、ＴＦＴのチャネルに重ねてレーザ光が照射されないようにすれば、ＴＦＴの特性の擾乱を低減できる。
図１Ａ，１Ｂは、本発明の第１の実施例による薄膜トランジスタ基板の構成を示す平面図である。
図１Ａは、未対策の薄膜トランジスタ基板の構成を示す。右側に表示領域を示し、左側にゲート側駆動回路を示す。表示領域においては、画素が行列状に配列され、各画素行に沿ってゲートラインＧＬが配列され、各画素列に沿ってドレインラインＤＬが配列されている。各画素の左上角に画素薄膜トランジスタＰＸＴが配置されている。
画素薄膜トランジスタＰＸＴは、ドレインラインに接続されたドレインＤ，画素電極ＰＸに接続されたソースＳ，ゲートラインＧＬに接続されたダブルゲートＧ１，Ｇ２，ゲート下方のチャネルＣＨを有する。チャネル長方向は、水平な行方向である。
ゲート側駆動回路には、代表的に４種類の薄膜トランジスタＤＲＴ１、ＤＲＴ２、ＤＲＴ３、ＤＲＴ４が示されている。薄膜トランジスタＤＲＴ１、ＤＲＴ２はゲート電極Ｇ下方に狭いチャネル幅のチャネルＣＨ１，ＣＨ２を有する。薄膜トランジスタＤＲＴ３、ＤＲＴ４はゲート電極Ｇ下方に、広いチャネル幅の、駆動電流の大きなチャネルＣＨ３，ＣＨ４を有する。薄膜トランジスタＤＲＴ１、ＤＲＴ３のチャネル長方向は垂直な列方向であり、薄膜トランジスタＤＲＴ２、ＤＲＴ４のチャネル長方向は水平な行方向である。
ゲート側駆動回路の半導体層は垂直方向のＣＷレーザ光走査によって多結晶化されているので、垂直方向の移動度が高い。薄膜トランジスタＤＲＴ１、ＤＲＴ３は、高い移動度を有することが期待されている。しかし、薄膜トランジスタＤＲＴ１〜ＤＲＴ４のチャネルＣＨ１〜ＣＨ４は、画素薄膜トランジスタＰＸＴ用半導体層を多結晶化するレーザ光の照射を受けるストライプ領域ＳＴの延長上に有り、画素薄膜トランジスタＰＸＴ用半導体層と共に、レーザ光の照射を受ける可能性が高い。すると、垂直方向の結晶方向性に水平方向の結晶方向性が重ねられ、擾乱を受けてしまう。
図１Ｂは、擾乱を避ける対策を行なったＴＦＴ配置を示す。表示領域は図１Ａと同様である。ゲート側駆動回路に於いては、表示領域内のレーザ光照射用ストライプ領域ＳＴの直線状延長ＥＳＴから全てのＴＦＴの半導体膜が外されている。したがって、表示領域の多結晶化工程の影響は、ゲート側駆動回路のＴＦＴには及ばない。
この対策は安全であるが、レーザ光照射ストライプ領域ＳＴの延長ＥＳＴには、ＴＦＴの半導体膜を全く配置できないので設計上の制約が大きくなる。以下、設計上の制約を少なくする他の対策を説明する。
図２Ａ，２Ｂは、第２の実施例による薄膜トランジスタ基板の構成を示す平面図である。図２Ａは、図１Ａと同じで、擾乱を受ける可能性のある初期配置を示す。図２Ｂは、トランジスタ性能を支配するチャネルをレーザ光照射ストライプ領域ＳＴの延長ＥＳＴから外したＴＦＴ配置を示す。チャネルが擾乱を受けなければ、高い不純物濃度を与えられるソースＳ，ドレインＤは例え異なる走査方向のレーザ光照射を受けても、トランジスタ特性に与える影響は少ない。チャネルのみに着目してＴＦＴの移動を行なえばよいので、設計に与える制約は減少する。特に、垂直方向にチャネル長方向を有する薄膜トランジスタＤＲＴ１、ＤＲＴ３の移動量を少なくすることができる。
以上、ゲート側駆動回路の全ＴＦＴを対象とした対策を説明した。ゲート側駆動回路は複数の回路を含み、特性が変化しても全回路特性に与える影響の少ない回路もある。まず、全回路ではなく、例えば最高動作速度の、高特性の回路のみを対象とすることができる。
図３Ａは回路に応じて対策を行なう実施例を示す。左側の回路ＤＲＣ１は影響の大きな回路であり、薄膜トランジスタＤＲＴ１、ＤＲＴ２、ＤＲＴ３、ＤＲＴ４をレーザ光照射ストライプ領域ＳＴの延長ＥＳＴ外に移動して対策を行なった回路である。右側の回路ＤＲＣ２は影響の少ない回路であるので対策を行なわず、薄膜トランジスタＤＲＴ５、ＤＲＴ６、ＤＲＴ７、ＤＲＴ８は、レーザ光照射ストライプ領域ＳＴの延長ＥＳＴ内に配置されたままである。
図３Ｂは、チャネル長方向に着目した実施例を示す。ゲート側駆動回路の多結晶化レーザ光照射は垂直方向に行われ、チャネル長方向が垂直のＴＦＴの特性が高い。チャネル長方向が垂直の薄膜トランジスタＤＲＴ１、ＤＲＴ３、ＤＲＴ５、ＤＲＴ７のチャネルは、レーザ光照射ストライプ領域ＳＴの延長ＥＳＴ外に移動して対策を行なう。チャネル長方向が水平の薄膜トランジスタＤＲＴ２、ＤＲＴ４、ＤＲＴ６、ＤＲＴ８は、元々移動度が低く擾乱を受けても影響が少ないので、移動せず、レーザ光照射ストライプ領域ＳＴの延長ＥＳＴ内に残す。移動するＴＦＴの数を減少でき、さらにチャネルのみを対象として移動量を抑制できるので、設計の自由度は上がる。
図３Ｃは、チャネル長方向と動作速度などの必要な特性とを考慮して、必要最小限のＴＦＴを移動させる実施例を示す。回路ＤＲＣ１は、擾乱を受けても全回路特性に与える影響は少ないので、移動は行なわず、レーザ光照射ストライプ領域ＳＴの延長ＥＳＴ内でもそのまま残す。回路ＤＲＣ２は高特性が擾乱の影響を受ける回路である。この高特性の回路ＤＲＣ２の中で、高特性の、チャネル長が垂直方向の薄膜トランジスタＤＲＴ５、ＤＲＴ７のチャネルは、レーザ光照射ストライプ領域ＳＴの延長ＥＳＴ内にある場合は、ＥＳＴ外に移動して対策を行なう。
１つの回路内に、擾乱の影響の異なるトランジスタが存在する場合もある。例えば、図３Ｂの回路部ＤＲＣ１、ＤＲＣ２が１つの回路を構成し、チャネル長方向が垂直の薄膜トランジスタＤＲＴ５、ＤＲＴ７が高い特性が要求され、擾乱の影響が強い場合、チャネル長が垂直方向の薄膜トランジスタの中で、特にＤＲＴ５、ＤＲＴ７のチャネルのみを、レーザ光照射ストライプ領域ＳＴの延長ＥＳＴ外に移動して対策を行なう。
次に、レーザ光照射領域の幅について説明する。
図４Ａ−４Ｃは、３種類のレーザ光照射の態様を示す。図４Ａにおいては、表示領域の島状半導体膜ＳＩの幅に位置合わせ誤差を含んだ幅のレーザ光照射領域ＳＴ１を設定する。レーザ光照射領域ＳＴ１をレーザ光で照射することにより、島状半導体膜ＳＩの位置合わせに誤差が生じても全島状領域を多結晶化することができる。
図４Ｂは、位置合わせ精度を向上し、島状半導体膜ＳＩの幅とほぼ同一の幅のレーザ光照射領域ＳＴ２を設定する場合を示す。レーザ光照射領域ＳＴ２の幅を制限することにより、ゲート側駆動回路において対策が必要な領域の幅を減少させることができる。位置合わせ精度が高ければ、島状半導体膜ＳＩの全面積を多結晶化することができる。
図４Ｃは、島状半導体膜ＳＩの全領域ではなく、チャネルを形成する活性領域ＡＲのみに着目した多結晶化工程を示す。島状半導体膜ＳＩから周辺部を除去してパターニングされるトランジスタ形状の半導体膜の内、チャネルを構成する領域はさらに幅が狭くなる。レーザ光照射領域ＳＴ３は、作成する薄膜トランジスタのチャネル領域を狙い撃ちするように狭い幅に設定され、島状半導体膜ＳＩの一部のみを多結晶化する。幅広のソース／ドレイン領域は、多結晶化されない領域を含むが、多量に不純物が添加され、広い面積で電極を接触させることにより十分低い抵抗を保つことができる。
図５Ｄ−５Ｍは、薄膜トランジスタ基板の製造方法を概略的に示す。
図５Ａに示すように、ガラス基板1の上に、厚さ５０ｎｍの窒化シリコン（ＳｉＮ）膜２と厚さ２００ｎｍの酸化シリコン（ＳｉＯ2）膜３をプラズマ化学気相堆積（ＰＥ-ＣＶＤ）により堆積し、その上にアモルファスシリコン膜４を厚さ７０〜１００ｎｍＰＥ-ＣＶＤにより成膜する。その後、熱アニールによりシリコン膜４の水素抜きを行なう。シリコン膜４の上にレジストパターンを形成し、島状半導体膜７のパターニングを行う。
図５Ｂは、パターニングされた島状半導体膜７の形状を概略的に示す。各島状半導体膜は、長方形の形状を有する。これらの島状半導体膜は、ＴＦＴを形成すべき位置に配置される。表示領域５では、各画素に１つの島状半導体膜７を、長辺を行方向に揃えて配置する。ゲート側駆動回路領域６では、高い密度で島状半導体膜７を配置する。ゲート側周辺回路領域６においては、前述の実施例に従って、表示領域の島状半導体膜７を多結晶化するレーザ光のストライプ状領域と一定の関係を満たすように島状半導体７の配置が調整される。
図５Ｃに示すように、周辺回路領域の島状半導体膜７をＣＷレーザ光ＣＬの照射によって多結晶化する。ＣＷレーザとしては、例えばＮｄ：ＹＶＯ４結晶とレーザダイオードからなるものを用いることができる。島状半導体膜７は多結晶半導体膜７ｐとなる。表示領域の島状半導体膜７は非晶質のままに保たれている。
図５Ｄに示すように、表示領域の島状半導体膜７をＣＷレーザ光ＣＬで多結晶化する。この時、走査方向の制御は十分に行えないため、レーザ光ＣＬは、ゲート側周辺回路領域にも入り込むことが避けがたい。ＣＷレーザ光が入り込む領域には、擾乱を避ける対策が施される。このため、回路の受ける影響は少ない。
図５Ｅは、図５Ｃ、図５Ｄに示すＣＷレーザ光による多結晶化工程を示す平面図である。先ず、周辺回路領域６において、ＣＷレーザ光が軌跡ＶＣのように走査され、全面積が多結晶化される。次に、表示領域５において、画素トランジスタを形成する島状半導体膜のみを多結晶化するようにＣＷレーザ光が軌跡ＶＤのように走査される。
図５Ｆは、多結晶化の後、島状半導体膜をパターニングして、両端の幅が拡大された細長い形状のＴＦＴ用多結晶領域を形成した状態を示す。画素領域においては、水平方向にチャネル長を有する多結晶領域８が形成される。ゲート側周辺回路領域においては、典型的には垂直方向にチャネル長方向を有する多結晶領域９が形成される。なお、周辺回路領域においては種々のＴＦＴが存在するため、垂直方向にチャネル方向を有するＴＦＴ領域のみでなく、水平方向にチャネル長方向を有するＴＦＴ領域も形成される。
図５Ｇに示すように、パターニングされた結晶領域８、９を覆うように、酸化シリコン膜３の上に低耐圧ゲート絶縁膜用の厚さ約３０ｎｍの酸化シリコン膜１０及び厚さ３００ｎｍのＭｏ膜１１を形成する。酸化シリコン膜は例えばＰＥ−ＣＶＤで成膜し、Ｍｏ膜１１は例えばスパッタリング等の物理気相堆積（ＰＶＤ）で成膜する。Ｍｏ膜上に低耐圧ＴＦＴのゲートパターンを有するレジストパターンを形成し、Ｍｏ膜１１のエッチングを行って低耐圧ＴＦＴのゲート電極を形成する。なお、ゲート電極と同時に、ゲート配線もパターニングされる。
図５Ｈに示すように、パターニングしたゲート電極１１を覆うように、酸化シリコン膜１０の上に、高耐圧ゲート絶縁膜用の、例えば厚さ８０ｎｍの追加酸化シリコン膜１２をＰＥ-ＣＶＤで成膜し、その上に厚さ３００ｎｍのＭｏ膜１３をスパッタリング等で成膜する。Ｍｏ膜１３の上に、高耐圧ＴＦＴのゲートパターンを有するレジストパターンを形成し、Ｍｏ膜１３をパターニングする。画素ＴＦＴはダブルゲート形状にパターニングする。なお、ゲート電極と同時に、ゲート配線もパターニングされる。低耐圧ＴＦＴのゲート電極１１の側壁上には、酸化シリコン膜のサイドウォールが形成される。
図５Ｉに示すように、ゲート電極１１、１３をマスクとしてｎ型不純物Ｐをイオンドーピングする。ゲート電極両側の多結晶半導体膜には、高濃度のｎ型不純物がドープされる。ｐチャネルＴＦＴはレジストマスクで覆っておく。ｎチャネルＴＦＴをレジストマスクで覆い、周辺回路領域のｐチャネルＴＦＴにＢ等のｐ型不純物をイオンドープする。
図５Ｊは、ゲート電極１１、１３を形成した状態の平面図を示す。多結晶半導体膜８，９の中間の幅狭の領域を横断してゲート電極１１、１３が形成されている。
図５Ｋに示すように、形成されたＴＦＴ構造を覆うように、例えば厚さ１０ｎｍの酸化シリコン膜１７を成膜した後、厚さ３００ｎｍの窒化シリコン膜１８を成膜する。窒化シリコン膜１８上にレジストパターンを形成し、ＴＦＴに対するコンタクトホールを開口する。
図５Ｌに示すように、例えば厚さ１００ｎｍのＴｉ層、厚さ２００ｎｍのＡｌ層、厚さ１００ｎｍのＴｉ層をスパッタリング等のＰＶＤで積層して成膜し、その上にレジストパターンを形成してエッチングを行い、電極２０をパターニングする。
図５Ｍに示すように、電極２０を覆って、ＴＦＴ基板の表面上に有機系材料のオーバーコート層２２を形成し、平坦な表面を形成する。オーバーコート層２２にソース電極用コンタクト孔を開口し、ＩＴＯ等の透明電極層２３を成膜する。レジストパターンを用いて透明電極層をパターニングし、画素電極を形成する。このようにして、薄膜トランジスタ基板が形成される。
図６Ａ〜６Ｅは、本発明の他の実施例による薄膜とランジスタ基板の製造方法を概略的に示す。
図６Ａは、表示領域の多結晶化工程に利用する複数のレーザ光ビーム形成手段を示す。１本のＣＷレーザ光ビーム３０はビームスプリッタ３１に入射し、複数本のレーザ光ビーム３２が形成される。この複数のレーザ光ビーム３２をそれぞれ位置合わせし、表示領域において複数行の島状半導体領域を同時に多結晶化する。
1本のレーザ光ビームを複数のレーザ光ビームに分割し、それぞれを多結晶化領域に位置合わせして多数本のレーザ光ビームを同時に走査することにより、表示領域の多結晶化に必要な時間を短縮化することができる。多結晶化を効率的に行なうことができる。図４Ｂ，４Ｃに示したように、レーザ光照射領域の幅を制限することは、分割ビーム数を増加できることも意味する。
図６Ｂに示すように、先ず表示領域における多結晶化を行う。この多結晶化は、図６Ａに示すように複数のレーザ光ビームを同時に照射することにより効率的に行うことができる。特に、図４Ｃに示すように、画素トランジスタのチャネル領域のみを狙い撃ちするように狭い幅のレーザ光ビームを形成することにより、効率的に多結晶化を行うことができる。レーザ光ビームの走査は、走査方向の停止位置を正確に制御することができないため、両側に配置されたゲート側駆動回路領域１１３にもレーザ光が照射されることは避けがたい。
図６Ｃは、ゲート側駆動回路内の島状半導体領域の状態を概略的に示す。ゲート側駆動回路領域においてもレーザ光が照射され、水平方向に長い多結晶粒２４が形成される。
図６Ｄは、その後に行う周辺回路領域の多結晶化工程を示す。ドレイン側駆動回路領域１１２及びゲート側駆動回路領域１１３がそれぞれ長辺方向に沿う方向でレーザ光走査され、全面積が多結晶化される。
図６Ｅは、多結晶化されたゲート側周辺回路領域の島状半導体層の状態を概略的に示す。図６Ｄに示すレーザ光照射により、垂直方法に長い多結晶粒２６が形成されている。図６Ｃに示したように、表示領域の多結晶化において多結晶化されてしまった結晶粒２４は、新たに形成された多結晶粒２６によって重ね書きされ、分断された形状となるであろう。このように、一旦水平方向にレーザ光走査され、その後垂直方向にレーザ光走査された領域から、チャネル長方向が垂直方向のＴＦＴを形成すると、高い特性を示すことが判明した。従って、この実施例により多結晶化の順序を選択することにより、ゲート側駆動回路領域内のＴＦＴの位置を調整しなくても、高特性の周辺回路を得ることができる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば例示された材料，厚さ等は、例示であり，設計に応じ種々変更することができる。ガラス基板に代え、石英基板等の透明絶縁基板を用いてもよい。ｐ型不純物、ｎ型不純物として、Ｂ．Ｐの他Ｓｂ、Ａｓなど他の不純物を用いることもできる。ゲート絶縁膜は酸化シリコン膜以外の絶縁層で形成してもよい。例えば、酸化窒化シリコン膜、窒化シリコン膜、有機絶縁層等を用いることも可能であろう。その他，種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
ＳＴ ストライプ領域
ＥＳＴ ストライプ領域延長部
ＧＬ ゲートライン
ＤＬ ドレインライン
ＰＸＴ 画素ＴＦＴ
ＰＸ 画素電極
ＤＲＴ 駆動回路ＴＦＴ
ＣＨ チャネル
Ｇ ゲート電極
Ｓ ソース
Ｄ ドレイン
ＤＲＣ 駆動回路
ＳＩ 島状シリコン膜
ＡＲ 活性領域
１ ガラス基板（透明絶縁基板）
２ 窒化シリコン膜
３ 酸化シリコン膜
４ 非晶質シリコン膜
５ 表示領域
６ ゲート側駆動回路領域
７ 島状非晶質シリコン膜
７ｐ 島状多結晶シリコン膜
８ （画素ＴＦＴ用）多結晶シリコン膜
９ （ゲート側駆動回路ＴＦＴ用）多結晶シリコン膜
１０ 酸化シリコン膜
１１ Ｍｏ膜
１２ 酸化シリコン膜
１３ Ｍｏ膜
１７ 酸化シリコン膜
１８ 窒化シリコン膜
２０ 電極層（Ｔｉ／Ａｌ／Ｔｉ積層）
２２ オーバーコート層
２３ ＩＴＯ層
２４ 水平配向結晶粒
２６ 垂直配向結晶粒
３０ ＣＷレーザ光ビーム
３１ ビームスプリッタ
３２ 分割ビーム
１１０ 透明絶縁基板
１１１ 表示領域
１１２ ドレイン側駆動回路
１１３ ゲート側駆動回路
ＥＳＴ ストライプ領域延長部
ＧＬ ゲートライン
ＤＬ ドレインライン
ＰＸＴ 画素ＴＦＴ
ＰＸ 画素電極
ＤＲＴ 駆動回路ＴＦＴ
ＣＨ チャネル
Ｇ ゲート電極
Ｓ ソース
Ｄ ドレイン
ＤＲＣ 駆動回路
ＳＩ 島状シリコン膜
ＡＲ 活性領域
１ ガラス基板（透明絶縁基板）
２ 窒化シリコン膜
３ 酸化シリコン膜
４ 非晶質シリコン膜
５ 表示領域
６ ゲート側駆動回路領域
７ 島状非晶質シリコン膜
７ｐ 島状多結晶シリコン膜
８ （画素ＴＦＴ用）多結晶シリコン膜
９ （ゲート側駆動回路ＴＦＴ用）多結晶シリコン膜
１０ 酸化シリコン膜
１１ Ｍｏ膜
１２ 酸化シリコン膜
１３ Ｍｏ膜
１７ 酸化シリコン膜
１８ 窒化シリコン膜
２０ 電極層（Ｔｉ／Ａｌ／Ｔｉ積層）
２２ オーバーコート層
２３ ＩＴＯ層
２４ 水平配向結晶粒
２６ 垂直配向結晶粒
３０ ＣＷレーザ光ビーム
３１ ビームスプリッタ
３２ 分割ビーム
１１０ 透明絶縁基板
１１１ 表示領域
１１２ ドレイン側駆動回路
１１３ ゲート側駆動回路
Claims (9)
- 表示領域と周辺領域とを有する透明絶縁基板と、
前記表示領域上に行列状に配置された多数の画素薄膜トランジスタであって、各画素薄膜トランジスタが、移動度が第１の方向で他の方向より高い多結晶半導体膜を用いて形成されたチャネルを含み、チャネル長方向が前記第１の方向に沿い、複数組の画素薄膜トランジスタのチャネルが夫々第１の方向に長い一定幅のストライプ状領域内に配置された多数の画素薄膜トランジスタと、
前記周辺領域中、前記ストライプ状領域の延長を含む周辺領域に配置され、移動度が第１の方向と交差する第２の方向で他の方向より高い多結晶半導体膜を用いて形成された多数の薄膜トランジスタを含む複数の周辺回路であって、前記複数の周辺回路の内少なくとも１つの周辺回路は、チャネル長方向が前記第２の方向に沿う高速動作薄膜トランジスタを含み、前記高速動作薄膜トランジスタのチャネルは、前記ストライプ領域の延長以外の領域に配置されている、複数の周辺回路と、
を有する薄膜トランジスタ基板。 - 前記少なくとも１つの周辺回路がチャネル長方向が前記第２の方向に沿う複数の周辺回路薄膜トランジスタを含み、前記複数の周辺回路薄膜トランジスタのチャネルが、前記ストライプ領域の延長以外の領域に配置されている請求項１記載の薄膜トランジスタ基板。
- 前記少なくとも１つの周辺回路が、さらにチャネル長方向が前記第２の方向以外の方向に沿う他の周辺回路薄膜トランジスタを含み、前記少なくとも１つの周辺回路の全薄膜トランジスタのチャネルが、前記ストライプ領域以外の領域に配置されている請求項１または２記載の薄膜トランジスタ基板。
- 前記少なくとも１つの周辺回路の全周辺回路薄膜トランジスタを構成する半導体膜が、前記ストライプ領域の延長以外の領域に配置されている請求項１記載の薄膜トランジスタ基板。
- 前記少なくとも１つの回路がゲート制御回路のシフトレジスタである請求項１記載の薄膜トランジスタ基板。
- 表示領域と周辺領域とを有する透明絶縁基板上に非晶質半導体膜を堆積する工程と、
前記非晶質半導体膜をパターニングして島状非晶質半導体膜に整形する工程であって、前記表示領域においては第１の方向に長い一定幅の複数のストライプ領域内に夫々前記第１の方向にチャネル長方向を有する複数の画素薄膜トランジスタを形成するための島状半導体膜をパターニングし、前記周辺領域においては前記ストライプ領域の延長を含む周辺回路領域内に複数の周辺回路を形成する夫々複数の周辺回路薄膜トランジスタを形成するための島状半導体膜をパターニングする工程と、
前記周辺回路領域の島状半導体膜は、前記第１の方向と異なる第２の方向で移動度が高いように多結晶化し、前記表示領域の島状半導体膜は前記第１の方向で移動度が高いように多結晶化する多結晶化工程と、
多結晶化した島状半導体膜を用いて薄膜トランジスタを形成する工程と
を含み、
前記複数の周辺回路の内少なくとも１つの周辺回路は、チャネル長方向が前記第２の方向に沿う高速動作薄膜トランジスタを含み、前記高速動作薄膜トランジスタのチャネルは
、前記ストライプ領域の延長以外の領域に配置されている、薄膜トランジスタ基板の製造方法。 - 前記少なくとも１つの周辺回路がチャネル長方向が前記第２の方向に沿う複数の周辺回路薄膜トランジスタを含み、前記複数の周辺回路薄膜トランジスタのチャネルが、前記ストライプ領域の延長以外の領域に配置されている請求項６記載の薄膜トランジスタ基板の製造方法。
- 前記少なくとも１つの周辺回路が、さらにチャネル長方向が前記第２の方向以外の方向に沿う他の周辺回路薄膜トランジスタを含み、前記少なくとも１つの周辺回路の全薄膜トランジスタのチャネルが、前記ストライプ領域以外の領域に配置されている請求項６または７記載の薄膜トランジスタ基板の製造方法。
- 前記少なくとも１つの周辺回路の全周辺回路薄膜トランジスタを構成する半導体膜が、前記ストライプ領域の延長以外の領域に配置されている請求項６記載の薄膜トランジスタ基板の製造方法。
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