JP2005010606A - 画像表示装置 - Google Patents

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Abstract

【課題】マトリクス状に配置された画素部を駆動するための駆動回路を構成する薄膜トランジスタの高速化する。
【解決手段】絶縁性基板SUB上の表示領域DSPに多数の画素PXLをマトリクス状に配置し、この表示領域DSPの周辺にドレインシフトレジスタDSR、デジタル・アナログ変換器DAC、ドレインレベルシフタDLS、バッファBF、サンプリングスイッチSSWからなるドレイン側画素駆動回路と、ゲートシフトレジスタGSR、ゲートレベルシフタGLSなどからなるゲート側画素駆動回路、および各種の回路を配置する。これら画素駆動回路の高速動作を必要とする回路領域SXを構成する薄膜トランジスタの電流移動度を、複数のレイアウトと配置構造の組み合わせを回路毎に最適化し、各回路に特有の仕様を満たす。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、画像表示装置に係り、特に高速動作の薄膜トランジスタを用いた回路を具備する画像表示装置に関する。
【0002】
【従来の技術】
アクティブ・マトリクス方式の液晶表示装置(液晶ディスプレイ)、有機発光表示装置(有機ELディスプレイ)、あるいはイメージセンサの画素及び画素駆動回路を構成するアクティブ素子として、ポリシリコン薄膜トランジスタ(以下、ポリシリコンTFTとも言う)が開発されている。ポリシリコンTFTは、他の駆動回路素子に比べ、駆動能力が大きい点で有利であり、画素と同一の基板上に周辺駆動回路を搭載することができる。
【0003】
テレビ受像機や大形のモニターなどの大サイズの液晶表示装置に用いられるポリシリコンTFTは、コスト面の要請から、画像表示装置のアクティブ基板(所謂、あるいはアクティブ・マトリクス基板)を構成する絶縁性基板であるガラス基板上に形成される。ガラス基板上にTFTを形成するプロセスでは、ガラスの耐熱温度がプロセス温度を規定する。
【0004】
ガラス基板(以下、単に基板とも称する)上に高品質なポリシリコン薄膜(以下、多結晶シリコン薄膜とも称する)を形成するには、「非特許文献1」に記載のように、エキシマレーザによる結晶化を利用する。
【0005】
画素駆動回路部に、より高性能な集積回路を搭載するためには、より高性能なポリシリコンTFTを実現する必要があるが、例えば、「非特許文献2」、あるいは、「非特許文献3」に記載のように、固体レーザを用いた結晶化により、レーザの走査方向に結晶粒径が大きく、粒幅のそろった、表面が平坦なポリシリコン薄膜が得られる。このポリシリコン薄膜でポリシリコンTFTを形成することで薄膜トランジスタの性能が向上することが報告されている。
【0006】
【非特許文献1】
テクノロジー・アンド・アプリケーションズ・オブ・アモルファスシリコン(2000年)第94頁から第146頁(Technology and Applications of Amorphous Silicn ( Springer 2000) PP94−146 )。
【非特許文献2】
国際電子デバイス学会予稿集(2001年)第747頁から第751頁(International Electron Devices Meeting (Washington DC, 2001) PP747−751)。
【非特許文献3】
情報ディスプレイ学会国際シンポジウムダイジェスト(2002年)第158頁から第161頁(Society For Information Display International Symposium Digest 2002 PP158−161 )。
【0007】
【発明が解決しようとする課題】
エキシマレーザを用いて結晶化したポリシリコン薄膜を薄膜トランジスタに利用してきたこれまでのポリシリコン薄膜は、結晶粒径が小さく、結晶粒の形状に異方性が少ない。従って、薄膜トランジスタを基板上にどのような向きに配置しても、その性能はほぼ同じであった。この理由から、基板上での薄膜トランジスタの配置はレイアウト面積の低減を目的として行われており、必然的に複数の向きを持った薄膜トランジスタが、同一基板上に存在する。
【0008】
前記のように、固体レーザを用いた結晶化により、レーザの走査方向に対し、結晶粒径が大きく、レーザの走査方向に対して垂直な方向に結晶粒幅の揃った 、表面が平坦なポリシリコン薄膜が得られる。このポリシリコン薄膜で作製したTFTの性能は、従来搭載不可能であった回路が搭載でき、アクティブ・マトリクス基板の高機能化を果たすことができる。しかし、従来のポリシリコン薄膜は、シリコン結晶の異方性が大きく、従来どおりのレイアウトを行うと、回路動作に必要とされる性能が得られない場合が生じる。
【0009】
本発明の目的は、多数の画素をマトリクス状に配置された画素部(画素領域、または表示領域)と、画素部を駆動させるための高速の電流移動度(電子移動度、ホール移動度)で動作する高性能の薄膜トランジスタ回路で構成した画素駆動回路部を絶縁性基板に備えた画像表示装置を提供することである。
【0010】
なお、本発明は、画像表示装置のための絶縁性基板に形成された半導体膜を上記高速の電流移動度を可能とする特性をもつ薄膜に改良するポリシリコン薄膜の改質に限るものではなく、他の基板、例えばシリコンウエハ上に形成された半導体膜の改質等にも同様に適用できる。
【0011】
【課題を解決するための手段】
上記目的を達成するために、本発明は、まず、絶縁性基板の全域に形成された非晶質(アモルファス)シリコン膜の全面にエキシマレーザ光を照射して、ポリシリコン膜に改質し、あるいは化学気相法(CVD法)でポリシリコン膜を形成した絶縁性基板を作製し、この絶縁性基板の画素領域の周辺に配置される駆動回路領域のポリシリコン膜に固体レーザを用いたパルス変調レーザ光あるいは擬似CWレーザ光を選択的に照射しながら、所定の方向に走査して、レーザの走査方向に結晶粒径が大きく、粒幅のそろった、表面が平坦なポリシリコン薄膜からなる帯状結晶シリコン膜の不連続改質領域を形成する。
【0012】
上記の不連続改質領域は矩形状とし、この矩形状の不連続改質領域内に所要の回路を作り込む。その際に、レーザ走査方向と個々の回路を構成するTFTのチャネル方向との相対関係の違いによるTFT特性の差異を考慮して、個々の回路の要求仕様に対して最適となるように、TFTを配置することにより、上記本発明の目的が達成される。なお、本発明では、上記のパルス変調レーザ光あるいは擬似CWレーザ光の照射で略帯状結晶シリコン膜の不連続改質領域を作製する手法をSELAX(Selectively Enlarging Laser Crystallization )と称する。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。ここでは、絶縁性基板としてガラス基板を用いた液晶表示装置に本発明を適用した場合で説明する。図1は画像表示装置を構成するアクティブ・マトリクス基板であるガラス基板上に形成した画像部と画素駆動回路部および他の必要な回路類の概略を模式的に説明する平面図である。なお、液晶表示装置では、このアクティブ・マトリクス基板にカラーフィルタなどを形成した対向基板(カラーフィルタを有するものではカラーフィルタ基板と称する)を重ねて貼り合わせ、両基板の貼り合わせ間隙に液晶が封入される。
【0014】
ここでは、アクティブ・マトリクス基板が線順次方式であるものとして説明する。ガラス基板SUBに形成される各回路は、その大部分に画素領域DSPを有する。画素領域DSPにマトリクス状に配列される画素PXLは、データ線DLとゲート線GLの交差部に設けられる。この画素PXLは、スイッチとして働くTFTと、画素電極で構成される。本実施例では、スイッチが2個のTFTで構成されるダブルゲートの場合を示しているが、シングルゲートあるいはマルチゲートであってもよい。
【0015】
ガラス基板SUB上の画素領域DSPの外側で、当該画素領域DSPに形成された多数の画素PXLに駆動信号を供給する回路を形成した駆動回路領域を配置する。画素領域DSPの一方の長辺(図1の上辺)に、デジタル化された表示データをデジタルアナログ変換器DACに順次読み込ませる役割を持つシフトレジスタDSR、デジタル化された表示データを階調電圧信号として出力するデジタルアナログ変換器DAC、デジタルアナログ変換器DACからの階調信号を増幅して所望の階調電圧を得るレベルシフタDLS、バッファBF、隣接画素で階調電圧の極性を反転させるサンプリングスイッチSSWが配置されている。
【0016】
また、画素領域DSPの短辺(図1の左辺)には、画素電極PXLのゲートを順次開いてゆくためのシフトレジスタGSR、レベルシフタGLSが配置されている。そして、上記回路群の周辺には、システムSLSIから送られた画像データを表示装置に取り込んで信号変換を行うインタフェースIF、階調信号発生器SIG、各回路のタイミング制御用のクロック信号を発生するクロック信号発生器CLG等が配置されている。
【0017】
これらの回路群の内、インターフェースIF、クロック信号発生器CLG、ドレイン側シフトレジスタDSR、ゲート側シフトレジスタGSR、デジタルアナログ変換器DACといった回路は、デジタル信号を処理するため高速性が必要とされ、かつ低電力化のため、低電圧駆動が必要とされる。
【0018】
一方、画素PXLは液晶に電圧を印加し、液晶の透過率を変調するための回路であり、階調を出すためには高電圧駆動とならざるをえない。また、一定時間電圧を保持するためには、スイッチングをする薄膜トランジスタは低リーク電流でなければならない。低電圧駆動回路群と高電圧駆動回路群の間にあるドレイン側レベルシフタDLS、ゲート側レベルシフタGLS、バッファBF、サンプリングスイッチSSWは、画素PXLへ高電圧のアナログ信号を送るため、高電圧駆動が要求される。以上のように、ガラス基板SUB上に画像表示用の回路を作製するためには、相反する複数の仕様のTFTを同時に搭載する必要がある。
【0019】
図2はアクティブ・マトリクス基板の各駆動回路領域に形成される各回路対する要求仕様とその仕様を満たした場合の効果をまとめた説明図である。各領域に形成される各回路の要求仕様とその仕様に対する効果は図2中に記述してあるので、ここでは繰り返しの説明はしない。図2にまとめた要求仕様を満たすために、本実施例では、図1において、インターフェースIF、クロック信号発生器CLG、ドレイン側のシフトレジスタDSR、ゲート側シフトレジスタGSR、デジタルアナログ変換器DACの部分にパルス変調レーザ光の走査による選択的な照射で、レーザの走査方向に連続した粒界を持つように改質された帯状結晶シリコン膜の不連続改質領域を適用する。この不連続改質領域を適用する範囲を図1において参照符号SXで示す。
【0020】
図3はアモルファスシリコン膜を良質なポリシリコン膜に改質する様子を説明する模式図である。図3(a−1)は斜視図、図3(a−2)は図3(a−1)を図3(a−1)の上方からみた平面図である。また、図3(b−1)は斜視図、図3(b−2)は図3(b−1)を図3(b−1)の上方からみた平面図である。図3(a−1)、(a−2)に示すように、絶縁基板INS上の全域にプリカーサ膜PRC、非晶質シリコン膜(以下、アモルファスシリコン膜とも言う)ASIを化学気相成長法(CVD法)によって成膜する。プリカーサ膜PRCは絶縁膜の種類によっては、必ずしも成膜すべきものではないが、本実施例ではこれを成膜したものとして説明する。
【0021】
形成されたアモルファスシリコン膜ASIの全面に、エキシマレーザ光EXLを照射して、ポリシリコン膜PSIに改質する。このときの改質は非晶質→多結晶の処理である。このポリシリコン膜PSI1は化学気相法(CVD法)あるいはスパッタ法で直接成膜してもよい。つづいて,図3(b−1)、(b−2)に示すように、図1の領域SXに相当する領域のポリシリコン膜PSIに固体レーザを用いたパルス変調レーザ光あるいは擬似CWレーザ光SSLを選択的に照射しながら、所定の方向SSLDに走査して、レーザーの走査方向に結晶粒径が大きく、粒幅のそろった、表面が平坦なポリシリコン薄膜からなる帯状結晶シリコン膜の不連続改質領域VTLを形成する。この不連続改質は多結晶→結晶粒拡大の処理である。なお、エキシマレーザ光EXLの走査方向EXLDと、固体レーザを用いたパルス変調レーザ光あるいは擬似CWレーザ光SSLの走査方向SSLDは必ずしも一致しなくともよい。
【0022】
以下、上記の方法で得た不連続改質を施した矩形状の領域VTLを便宜上仮想タイルとも称する。仮想タイルVTLの大きさは、作り込む回路規模に対応した大きさ、あるいは複数の回路を作り込む大きさに設定される。
【0023】
図4は薄膜トランジスタのレイアウトと固体レーザの照射方向および粒界の様子を模式的に説明する平面図である。前記した方法で図1の領域SX内に搭載された回路群を構成する薄膜トランジスタは、図4の(a)に示すように、固体レーザを用いたパルス変調レーザ光あるいは擬似CWレーザ光の走査方向SSLDと薄膜トランジスタTFTPのソース・ドレイン方向SDDが平行となるようにレイアウトした場合、電子の結晶粒境界での散乱回数が少ないために、電子の移動度が300cm/ V・sから500cm/V/sと大きく、しきい値のばらつきも±0.2V以下となる。
【0024】
また、図4(b)に示すように、固体レーザを用いたパルス変調レーザ光あるいは擬似CWレーザ光の走査方向SSLDと薄膜トランジスタTFTVのソース、ドレイン方向SDDが垂直となるようにレイアウトした場合、電子の移動度は100cm/V・sから300cm/V/sと低くなるが、抵抗が大きくなるために、オフ時の電流が小さく、また特性劣化が少なく、高耐圧なトランジスタ特性を示す。
【0025】
図5は仮想タイルVTL内に作製した薄膜トランジスタのレイアウト方法の違いによる輸送特性を比較した説明図である。図5において、曲線TFTPC、TFTVCは、図4のそれぞれ(a)TFTP、(b)TFTVの輸送特性を示す。従って、例えば、メモリスイッチのような、電荷を保持、放蓄電する素子に利用できる。
【0026】
上記の薄膜トランジスタ群により、従来はガラス基板上に搭載された画像部(表示領域)の外周にLSIチップとして搭載されていた高速回路群(主として画素駆動回路)を同一ガラス基板内に直接搭載することが可能となる。これにより、LSIチップコストの削減、パネル周辺部(アクティブ・マトリクス基板の外周)の非画素領域の削減が可能となる。またLSIチップ設計、製造の時点で行われていた回路のカスタム化がアクティブ・マトリクス基板となるパネル製造工程で可能となる。
【0027】
次に、実際の基板上におけるレイアウトの実施例を図6から図9を参照して説明する。図6は本発明の実施例における絶縁性基板上での画素のレイアウトの一例を説明する要部平面図である。画素PXLは図1に示した画素領域DSPは、電荷を保持、放蓄電するための薄膜トランジスタで構成したスイッチSWと保持容量CSTと画素電極CLQから構成される。スイッチSWはソース側がコンタクトSCTを介してドレイン線DLに、ドレイン側が保持容量CSTに、ゲートがゲート線GLに接続される。ドレイン線DLに送られた階調信号は、スイッチSWがオン状態の時、保持容量CST及び保持容量CSTとコンタクトICTを介して接続している画素電極CLQに電荷として送られる。この電荷はスイッチSWがオフ状態の時保持され、再びオン状態になるとドレイン線DLに放電し、リセットされる。
【0028】
スイッチSWは、耐圧向上のために2個の薄膜トランジスタSWTR1とSWTR2で構成されたダブルゲート構造になっている。本実施例では、スイッチSWをダブルゲート構造の例で示したが、後述するLDD(Lightly Doped Drain)構造を有する1個の薄膜トランジスタ、あるいは2個の薄膜トランジスタで構成されるスイッチを採用しても耐圧向上の実現が可能である。画素PXLを構成する素子は、前記したアモフファスシリコンからエキシマレーザによって改質したポリシリコン膜PSIで作製される。従って、ポリシリコン膜に異方性は無く、どのようにレイアウトしても、薄膜トランジスタの特性に大きな差異は無い。従って、本実施例の場合、レイアウト面積縮小と画素の開口率向上のために薄膜トランジスタSWTR1と薄膜トランジスタSWTR2のソース・ドレインの向きが互いに直行するようにレイアウトすることが望ましい。
【0029】
画素と同様、サンプリングスイッチ、ドレイン側レベルシフタ、ゲート側レベルシフタ、バッファといった回路では、構成素子が図3のポリシリコン膜PSIで作製される。よってこれらの回路では、構成する薄膜トランジスタ群のソース、ドレインの向きが互いに直行するものが存在する様、レイアウトすることが望ましい。
【0030】
図7はドレイン側シフトレジスタDSRの1段分の基板上でのレイアウト例を模式的に説明する要部平面図である。また、図8はドレイン側シフトレジスタDSR1段分の論理回路図である。そして、図9は図7に示したシフトレジスタの動作を説明するタイミング図である。画像表示装置の駆動回路を構成するシフトレジスタは、通例ではM段から構成され、ここでは、便宜上、N段目のシフトレジスタであるとする。N−1段目のシフトレジスタより出力された信号SOUTN−1は2個のクロックインバータを経由して信号SOUTNとして出力される。N+1段目のクロック信号の入力をN段目の場合と入れ替え、クロック信号CLK1とCLK2を図9のタイミングチャートのように制御することにより、各段の信号の立ち上がり時間をシフトすることが可能である。その結果、薄膜トランジスタのゲートもしくはドレイン線に表示データが送られるタイミングを画素毎に時間DELHだけ順次シフトさせることができる。シフトレジスタDSRの回路様式は多岐にわたるが、図8に示す回路構成を採用した場合、回路を構成する素子数は少なくなる。しかし、信号の立ち上がり、立下りが急峻である必要がある。
【0031】
ドレイン側シフトレジスタDSRの構成素子は、図3(b−1)(b−2)に示した仮想タイルVTL内に作製される。この回路は高速性を要求されるので、全ての薄膜トランジスタのソース・ドレインの向きは、固体レーザを用いたパルス変調レーザ光あるいは擬似CWレーザ光の走査方向SSLDに平行となるよう、レイアウトすることが望ましい。
【0032】
また、ドレイン側シフトレジスタDSRと同様に、インターフェースIF、クロック信号発生器CLG、ゲート側シフトレジスタGSR、デジタルアナログ変換器DSCといった回路は、仮想タイルVTL内に作製される。よって、これらの回路では、全ての薄膜トランジスタ群のソース・ドレインの向きが、固体レーザを用いたパルス変調レーザ光あるいは擬似CWレーザ光SSLの走査方向に平行となるよう、レイアウトすることが望ましい。
【0033】
なお、本発明は、任意の回路の仕様に対して最適なレイアウトを提供することにあるので、上記した実施例の様な駆動方式、回路配置に限らず適用される。例えば、デジタルアナログ変換器にメモリを備えたものを考えたとき、先に述べたように、電荷を保持、放蓄電する素子には、固体レーザを用いたパルス変調レーザ光あるいは擬似CWレーザ光の走査方向に対し、垂直となるようレイアウトされた薄膜トランジスタを採用することが望ましい。従って、この場合、メモリのスイッチング素子となる薄膜トランジスタはパルス変調レーザ光あるいは擬似CWレーザ光SSLの走査方向SSLDに対し垂直、デジタルアナログ変換器を構成するその他のトランジスタ群は平行にレイアウトすることが望ましい。同様に、仮想タイルVTL内に作製される高速回路の内、例えばメモリのように電荷を保持、放蓄電する薄膜トランジスタが含まれるものは、この素子のみが回路を構成するその他のトランジスタ群に対し、垂直となる独特なレイアウトとなる。
【0034】
薄膜トランジスタの構造はそれぞれの回路仕様に対し最適なものを選択する。例えば、薄膜トランジスタのゲート絶縁膜を薄膜化し、あるいは高誘電率の絶縁膜を採用することで、性能が向上し、ばらつきが低減することが良く知られている。図10はゲート絶縁膜にシリコン酸化膜を用い、その膜厚による特性の違いをゲート電圧に対するドレイン電流をプロットして示す説明図である。図10において、シリコン酸化膜の膜厚が100nmのときの特性TFT100に比べ、膜厚が50nmの場合の特性TFT50の方が立ち上がり特性もよく、電流量も大きいことが分かる。したがって、例えば、シフトレジスタ、デジタルアナログコンバータ、インタフェースといった低電圧、高速駆動の回路には、ゲート絶縁膜が薄い薄膜トランジスタを用い、それ以外の回路にはゲート絶縁膜が厚い薄膜トランジスタを採用することにより、更に回路性能を向上させることができる。
【0035】
また、図11はチャネル領域とソース・ドレイン領域の境界に低濃度の不純物注入層が存在する場合と、ゲートが低濃度の不純物注入層上に存在する場合の薄膜トランジスタの構造を模試的に示す断面図である。図11(a)はチャネル領域とソース・ドレイン領域の境界に低濃度の不純物注入層が存在する場合を、図11(b)は低濃度の不純物注入層上にゲートが存在する場合を示す。図11(a)に示すように、チャネル領域CHRとソース・ドレイン領域SDRとの境界領域に低濃度の不純物注入層LDDRが存在するLDD(Lightly Doped Drain)構造を持つ薄膜トランジスタTFTを採用すると、性能は低下するものの、通常の薄膜トランジスタで問題となる寄生トランジスタの発生原因であるオフ電流を抑制することができ、また信頼性も高くなる。したがって、例えば画素回路のように低リーク電流を要求する回路、レベルシフタ、バッファといった高耐圧、高信頼性を要求する回路、あるいは階調信号発生回路のように寄生バイポーラ動作によるアーリー電圧増加が階調電圧をばらつかせることを回避したい回路では、LDD構造を採用することが望ましい。
【0036】
また、図11(b)に示すように、ゲートGATEがLDD領域LDDR上に形成された領域GOLDが存在するGOLD(Gate OverlappedLDD)構造を採用すると、LDD構造よりも性能は向上し、信頼性も高いことから、更に回路性能を向上させることができる。
【0037】
以上を踏まえ、画像表示装置を構成するアクティブ・マトリクス基板の実施例を説明する。図12は本発明のアクティブ・マトリクス基板の他の構成例の概念を模式的に説明する平面図である。図12における各回路の位置は図1にもとづいている。画素や高耐圧であることが要求される回路が搭載される領域RGN1では、当該回路を構成する薄膜トランジスタTFT1のソース・ドレイン方向は固体レーザの走査方向SSLDに対して平行なものと垂直なものが混在する。その具体的な構造は、上記LDD構造もしくはGOLD構造を有するものとすることが望ましい。
【0038】
高性能回路が搭載される領域RGN2では、回路を構成する薄膜トランジスタTFT2のソース・ドレイン方向は固体レーザの走査方向SSLDに対して平行なもののみである。その具体的な構造は、LDD構造もしくはGOLD構造でもよいが、低電圧で駆動する場合に耐圧は必要ないので、単純な相補型MOS構造であることが望ましい。更に、薄膜トランジスタTFT2のゲート絶縁膜の膜厚は薄膜トランジスタTFT1のそれよりも薄いか、誘電率の高い材料であることが望ましい。階調信号を発生させる回路が搭載される領域RGN3では、回路を構成する薄膜トランジスタTFT2のソース・ドレイン方向は固体レーザの走査方向SSLDに対して平行なもののみである。その具体的な構造は、寄生バイポーラ動作を抑制するために、LDD構造もしくはGOLD構造を有することが望ましい。
【0039】
薄膜トランジスタの製造方法については、回路設計において上記レイアウトを反映させることを除けば、よく知られた酸化、成膜工程、ホトリソグラフィ工程を繰り返す方法を採用すればよい。本発明特有のプロセスは仮想タイルVTLの位置を決定する方法のみである。次に、仮想タイルVTLの位置を決定する方法について説明する。
【0040】
図13は仮想タイルVTLの位置を決定するための固体レーザ照射領域を位置決めする様子の説明図であり、図13(a−1)は位置決めマーク形成時の斜視図、図13(a−2)は図13(a−1)を図の上からみた平面図、図13(b−1)はレーザ照射時の斜視図、図13(b−2)は図13(b−1)を図の上からみた平面図である。図13において、ポリシリコン膜PSIに、ホトリソグラフィー法、あるいはドライエッチング法あるいはレーザにより、パルス変調レーザ光あるいは擬似CWレーザ光の照射位置決めのターゲットとなる位置決めマークMARKを形成する(図13(a−1)(a−2))。この位置決めマークMARKの形成には上記した方法のどれを用いても良いが、レーザで形成すれば、マスク数、およびホトリソグラフィ工程数NO数が増加するのを回避できる。
【0041】
次に、マークMARKを参照しながら、パルス変調レーザ光SXLを方向SSLDに走査しながら、かつ所定の領域VTLを選択しながら不連続で照射する(図13(b−1)(b−2))。領域VTLにパルス変調レーザ光を走査して照射し、帯状の多結晶シリコン膜の不連続改質領域を形成した後の工程は、公知の薄膜トランジスタ製造工程を採用すればよい。
【0042】
図14は本発明による画像表示装置を液晶表示装置に適用した構成例を模式的に説明するための展開斜視図である。アクティブ・マトリクス基板を構成するガラス基板SUB1上に、マトリクス状に配置された複数の画素電極PXL、及び上記画素電極に表示信号を入力するドレイン側回路DSR及びゲート側駆動回路GSR、画像表示のために必要な回路群CIRを形成する。このガラス基板SUB1の上に配向膜LOを印刷法により塗布する。配向膜LOはラビング等で配向制御能が付与される。
【0043】
一方、対向基板SUB2にはカラーフィルタCF、対向電極ITOが形成され、その上に配向膜LOを塗布し、同様に配向制御能が付与される。対向基板SUB2をガラス基板SUB1と貼り合わせ、対向する配向膜LOの間に真空注入により液晶LIQを充填し、周囲を封止剤SEAに封止する。なお、対向基板SUB2をガラス基板SUB1との間にスペーサSPCを介在させて両基板間の間隙を規制する。スペーサSPCはプラスチックビーズやガラスビーズが多く用いられるが、これに代えて対向基板SUB2あるいはガラス基板SUB1側にフォトリソグラフィ技法で形成した柱状スペーサを用いることもできる。
【0044】
その後、ガラス基板SUB1と対向基板SUB2の各表面に偏光板DEFを貼り付ける。そして、ガラス基板SUB1の背面にバックライトBKLを装着して液晶表示装置が完成する。なお、図14では対向基板SUB2側にカラーフィルタを形成したものを例としたが、アクティブ・マトリクス基板であるガラス基板SUB1側にカラーフィルタを形成した形式の液晶表示装置にも本発明は同様に適用できる。
【0045】
また、前記図1乃至図13で説明したアクティブ・マトリクス基板を用いて有機EL表示装置を製造することもできる。図15は本発明による画像表示装置を有機EL表示装置に適用した構成例を説明する展開斜視図である。また、図16は図15に示した構成要素を一体化した有機EL表示装置の平面図である。前記実施例で説明したアクティブ・マトリクス基板SUBに有する画素電極上に有機EL素子を形成する。有機EL素子は、画素電極表面から順次、ホール輸送層、発光層、電子輸送層、陰極金属層などを蒸着した積層体から構成される。この有機EL素子毎に、図示しない薄膜トランジスタ回路で構成された画素回路を有している。また、画素領域PARの外側に駆動回路部DDR、走査駆動回路部GDRが形成されており、これら駆動回路部DDR、走査駆動回路部GDRに対して、外部信号源からの表示用信号、走査信号がフレキシブルプリント基板PLBで供給される。駆動回路部DDR、走査駆動回路部GDRは、前記した薄膜トランジスタで構成されている。フレキシブルプリント基板PLBには表示制御装置CTLを構成する集積回路が搭載されている。
【0046】
このような積層層を形成したアクティブ・マトリクス基板SUBの画素領域PARの周囲にシール材を配置し、封止基板SUBXまたは封止缶で封止する。このアクティブ・マトリクス基板SUBを上側ケースであるシールドフレームSHDと下側ケースCASで一体化して有機EL表示装置とする。有機EL表示装置用のアクティブ・マトリクス駆動では、有機EL素子が電流駆動発光方式であるために高性能の画素回路の採用が良質な画像の提供には必須であり、CMOS型薄膜トランジスタの画素回路を用いるのが望ましい。また、駆動回路領域に形成する薄膜トランジスタ回路も高速、高精細化には必須である。本実施例のアクティブ・マトリクス基板SUBは、このような要求を満たす高い性能を有している。本実施例のアクティブ・マトリクス基板を用いた有機EL表示装置は本実施例の特長を最大限に発揮する表示装置の1つである。
【0047】
本発明は、上記した画像表示装置のアクティブ・マトリクス基板を用いたものに限らず、本発明の特許請求の範囲に記載された構成および実施の形態で説明した構成に限定されるものではなく、本発明の技術思想を逸脱することなく種々の変更が可能であり、例えば各種の半導体装置に適用することもできる。
【0048】
図17から図20は本発明の画像表示装置の応用例を示す。図17はパーソナルコンピュータやテレビ受像機の表示部に本発明の画像表示装置を実装した例を示す外観図であり、パーソナルコンピュータやテレビ受像機の表示部MONに本発明の液晶表示装置LIQMONを実装した状態を示す。
【0049】
図18は携帯電話機の表示部に本発明の画像表示装置を実装した例を示す外観図であり、携帯電話機の表示部MOBに本発明の液晶表示装置LIQMONを用いた状態を示す。
【0050】
図19はデジタル携帯端末の表示部に本発明の画像表示装置を実装した例を示す外観図であり、デジタル携帯端末PDAの表示部に本発明の画像表示装置LIQMONを実装した状態を示す。
【0051】
図20はビデオカメラの表示部に本発明の画像表示装置を実装した例を示す外観図であり、ビデオカメラCAMのヴューファインダ部に本発明の画像表示装置LIQMONを実装した状態を示す。
【0052】
上記のほかにも、デジタルスチールカメラや、プロジェクタ、車載用ナヴィゲーションシステム等の画像表示部に本発明の画像表示装置を採用することができる。
【0053】
【発明の効果】
以上説明したように、本発明によれば、アクティブ・マトリクス基板を構成する絶縁基板上での各種回路部のレイアウト最適化により、マトリクス状に配置された画素部と、この画素部を駆動させるための高速の電流移動度で動作する高性能の薄膜トランジスタ回路等を有する画素駆動回路部を備えた高画質の画像表示装置を提供することができる。
【図面の簡単な説明】
【図1】画像表示装置を構成するアクティブ・マトリクス基板であるガラス基板上に形成した画像部と画素駆動回路部および他の必要な回路類をの概略を模式的に説明する平面図である。
【図2】アクティブ・マトリクス基板の各駆動回路領域に形成される各回路対する要求仕様とその仕様を満たした場合の効果をまとめた説明図である。
【図3】アモルファスシリコン膜を良質なポリシリコン膜に改質する様子を説明する模式図である。
【図4】薄膜トランジスタのレイアウトと固体レーザの照射方向および粒界の様子を模式的に説明する平面図である。
【図5】仮想タイルVTL内に作製した薄膜トランジスタのレイアウト方法の違いによる輸送特性を比較した説明図である。
【図6】本発明の実施例における絶縁性基板上での画素のレイアウトの一例を説明する要部平面図である。
【図7】ドレイン側シフトレジスタDSRの1段分の基板上でのレイアウト例を模式的に説明する要部平面図である。
【図8】ドレイン側シフトレジスタDSR1段分の論理回路図である。
【図9】図7に示したシフトレジスタの動作を説明するタイミング図である。
【図10】ゲート絶縁膜にシリコン酸化膜を用い、その膜厚による特性の違いをゲート電圧に対するドレイン電流をプロットして示す説明図である。
【図11】チャネル領域とソース・ドレイン領域の境界に低濃度の不純物注入層が存在する場合と、ゲートが低濃度の不純物注入層上に存在する場合の薄膜トランジスタの構造を模試的に示す断面図である。
【図12】本発明のアクティブ・マトリクス基板の他の構成例の概念を模式的に説明する平面図である。
【図13】仮想タイルVTLの位置を決定するための固体レーザ照射領域を位置決めする様子の説明図である。
【図14】本発明による画像表示装置を液晶表示装置に適用した構成例を模式的に説明するための展開斜視図である。
【図15】本発明による画像表示装置を有機EL表示装置に適用した構成例を説明する展開斜視図である。
【図16】図15に示した構成要素を一体化した有機EL表示装置の平面図である。
【図17】パーソナルコンピュータやテレビ受像機の表示部に本発明の画像表示装置を実装した例を示す外観図である。
【図18】携帯電話機の表示部に本発明の画像表示装置を実装した例を示す外観図である。
【図19】デジタル携帯端末の表示部に本発明の画像表示装置を実装した例を示す外観図である。
【図20】ビデオカメラの表示部に本発明の画像表示装置を実装した例を示す外観図である。
【符号の説明】
CLG・・・クロック信号発生器
IF・・・インターフェース回路
SLSI・・・システムLSI
SIG・・・階調信号発生器
GSR・・・ゲートシフトレジスタ
GLS・・・ゲートレベルシフタ
SX・・・固体レーザを用いたパルス変調レーザ光もしくは擬似CWレーザ光照射域
PXL・・・画素回路
DL・・・ドレイン線
SUB・・・絶縁性基板(ガラス基板)
DSP・・・画像表示領域
DSR・・・ドレインシフトレジスタ
DLS・・・ドレインレベルシフタ
DAC・・・デジタルアナログ変換器
BF・・・バッファ回路
SSW・・・サンプリングスイッチ
GL・・・ゲート線
EXL・・・エキシマレーザ光
EXLD・・・エキシマレーザ光の走査方向
PSI・・・エキシマレーザ光で作製したポリシリコン膜
INS・・・絶縁性基板
PRC・・・プリカーサ膜
ASI・・・アモルファスシリコン膜
SSL・・・固体レーザを用いたパルス変調レーザ光もしくは擬似CWレーザ光
SSLD・・・固体レーザを用いたパルス変調レーザ光もしくは擬似CWレーザ光の走査方向
VTL・・・固体レーザを用いたパルス変調レーザ光もしくは擬似CWレーザ光の照射領域
SDD・・・薄膜トランジスタのソース・ドレイン方向
TFTP・・・薄膜トランジスタのソース・ドレイン方向が固体レーザを用いたパルス変調レーザ光もしくは擬似CWレーザ光の走査方向に平行になるようにレイアウトした薄膜トランジスタ
TFTV・・・薄膜トランジスタのソース・ドレイン方向が固体レーザを用いたパルス変調レーザ光もしくは擬似CWレーザ光の走査方向に垂直になるようにレイアウトした薄膜トランジスタ
TFTPC・・・薄膜トランジスタのソース・ドレイン方向が固体レーザを用いたパルス変調レーザ光もしくは擬似CWレーザ光の走査方向に平行になるようにレイアウトした薄膜トランジスタの輸送特性
TFTVC・・・薄膜トランジスタのソース・ドレイン方向が固体レーザを用いたパルス変調レーザ光もしくは擬似CWレーザ光の走査方向に垂直になるようにレイアウトした薄膜トランジスタの輸送特性
CLQ・・・画素電極
CST・・・保持容量
SCT・・・コンタクト
SW・・・スイッチ
SWTR1・・・スイッチを構成するトランジスタ
SWTR2・・・スイッチを構成するトランジスタ
SOURTN−1・・・N−1段目のシフトレジスタの出力
SOURTN・・・N段目のシフトレジスタの出力
SOURTN+1・・・N+1段目のシフトレジスタの出力
VSS・・・回路の最低設定電圧
VDD・・・回路の最高設定電圧
CLK1・・・クロック信号1
CLK2・・・クロック信号2
NOUT・・・N段目のデジタルアナログ変換器へ出力される信号
VRST・・・1走査後にリセット信号を送るトランジスタ
DELH・・・N段目のデジタルアナログ変換器へ出力される信号の出力時間
TFT50・・・ゲート酸化膜厚が50nmの薄膜トランジスタの輸送特性
TFT100・・・ゲート酸化膜厚が100nmの薄膜トランジスタの輸送特性
GATE・・・薄膜トランジスタのゲート電極
GINS・・・薄膜トランジスタのゲート絶縁膜
SDR・・・薄膜トランジスタのソース・ドレイン領域
LDDR・・・薄膜トランジスタのLDD(Lightly Doped Drain)領域
CHR・・・薄膜トランジスタのチャネル領域
GOLP・・・GOLD構造を持つ薄膜トランジスタで、ゲートがLDD にオーバーラップしている領域
RGN1・・・ポリシリコン膜がELA等で成膜され、薄膜トランジスタのソースドレインの方向が復数種ある回路領域
RGN2・・・ポリシリコン膜がSELAX等で成膜され、薄膜トランジスタのソース・ドレインの方向がSSLDに平行なもののみで構成されている回路領域
RGN3・・・ポリシリコン膜がSELAX等で成膜され、薄膜トランジスタのソース・ドレインの方向がSSLDに平行なもののみで構成されており、N型薄膜トランジスタの構造がLDDもしくはGOLD構造である回路領域
TFT1・・・ソース・ドレインの方向が復数種ある薄膜トランジスタ群
TFT2・・・ソース・ドレインの方向がSSLDに平行なもののみである薄膜トランジスタ群
TFT3・・・ソース・ドレインの方向がSSLDに平行なもののみであり、N型薄膜トランジスタの構造がLDDもしくはGOLD構造である薄膜トランジスタ群
MARK・・・レーザ照射の位置決めパタン
DEF・・・偏光板
ITO・・・対向電極
CF・・・カラーフィルタ
SEA・・・シール材
LO・・・配向膜
LIQ・・・液晶
CIR・・・周辺回路群
BKL・・・バックライト
SHD・・・シールドフレーム
SUBX・・・封止基板
PAR・・・画素領域
DDR・・・ドレイン側駆動回路
GDR・・・ゲート側駆動回路
PLB・・・プリント基板
CTL・・・DDR,GDRに搭載できなかった周辺回路
MON・・・モニタ
LIQMON・・・液晶表示装置
MOB・・・携帯電話機
PDA・・・デジタル携帯端末
CAM・・・ビデオカメラ。

Claims (12)

  1. 絶縁性基板と、該絶縁性基板上に多結晶シリコン半導体膜を有する画素部および画素駆動回路部を少なくとも含む複数の回路領域を形成したアクティブ・マトリクス基板を具備する画像表示装置であって、
    前記複数の回路領域の少なくとも一つに、チャネルを流れる電流の流れる方向が異なる複数の薄膜トランジスタを有することを特徴とする画像表示装置。
  2. 絶縁性基板と、該絶縁性基板上に多結晶シリコン半導体膜を有する画素部および画素駆動回路部を少なくとも含む複数の回路領域を形成したアクティブ・マトリクス基板を具備する画像表示装置であって、
    チャネルを流れる電流の流れる方向が同一の回路領域において、その方向が少なくとも一組の回路領域同士では互いに異なることを特徴とする画像表示装置。
  3. 絶縁性基板と、該絶縁性基板上に多結晶シリコン半導体膜で構成された画素部および画素駆動回路部を少なくとも含む複数の回路領域を形成したアクティブ・マトリクス基板を具備する画像表示装置であって、
    前記複数の回路領域の各々を構成する前記薄膜トランジスタの電流の流れる方向が領域内で同一である回路領域と、前記電流の流れる方向が領域内で異なる回路領域が少なくとも一組存在することを特徴とする請求項1に記載の画像表示装置。
  4. 各々の回路領域を構成する前記薄膜トランジスタの電流の流れる方向が、領域内において同一である回路領域の全てで同一の向きを持つことを特徴とする請求項3に記載の画像表示装置。
  5. 各々の前記回路領域を構成する前記薄膜トランジスタの電流の流れる方向が領域内において同一である回路領域では、前記薄膜トランジスタのチャネル及びソース・ドレイン領域の表面の高低差が5nm以下であり、
    前記多結晶シリコン半導体膜の結晶粒の形は、
    幅が0.3μm以上2μm以下、長さが4μm以上の短冊状の薄膜で形成され、
    前記回路領域を構成する薄膜トランジスタの電流の流れる方向が、領域内において複数存在する回路領域では前記チャネル及びソース・ドレイン領域での前記結晶粒の平均粒径が1μm以下、かつ表面の高低差が20nm以上であることを特徴とする請求項3又は4に記載の画像表示装置。
  6. 前記薄膜トランジスタは、複数種の表面形状を有する多結晶シリコン薄膜から形成されており、そのうちの少なくとも一つの回路領域を構成する薄膜トランジスタのチャネル及びソース・ドレイン領域の表面の高低差が5nm以下であり、前記多結晶シリコン薄膜の結晶粒の形は、幅が0.3μm以上2μm以下、長さが4μm以上の短冊状であることを特徴とする請求項1乃至3の何れかに記載の画像表示装置。
  7. 請求項1から請求項6に記載の集積回路において、前記薄膜トランジスタは、複数種のゲート絶縁材料および膜厚を前記回路領域毎に有することを特徴とする請求項1乃至6の何れかに記載の画像表示装置。
  8. 前記薄膜トランジスタは、前記回路領域毎に複数種の構造を有することを特徴とする請求項1乃至6の何れかに記載の画像表示装置。
  9. 同一の絶縁性基板上に形成され、多結晶シリコン薄膜で形成される薄膜トランジスタを有する画素部および画素駆動回路部を少なくとも含む複数の回路領域を形成したアクティブ・マトリクス基板を具備する画像表示装置であって、
    前記画素部の回路領域を形成する薄膜トランジスタのチャネル及びソース・ドレイン領域は、平均粒径が1μm以下で、表面の高低差が20nm以上である多結晶シリコン薄膜であり、
    前記画素部の回路領域を除く前記複数の回路領域のうち、少なくとも一つの回路領域を構成する薄膜トランジスタのチャネル及びソース・ドレイン領域の前記多結晶シリコン薄膜の結晶粒の形は、幅が0.3μm以上2μm以下、長さが4μm以上の短冊状で、かつ前記チャネル及びソース・ドレイン領域の表面の高低差が5nm以下であることを特徴とする画像表示装置。
  10. 前記画素部の回路領域を除く前記複数の回路領域を構成する薄膜トランジスタが、複数種のゲート絶縁材料、および膜厚を有することを特徴とする請求項9に記載の画像表示装置。
  11. 前記画素部を除く回路領域を構成する前記薄膜トランジスタが、複数種の構造を持つ事を特徴とする請求項9に記載の画像表示装置。
  12. 前記画素部の回路領域を除く前記複数の回路領域に、レベルシフタ、サンプリングスイッチ回路、バッファ回路を有する画素駆動回路を有し、
    前記画素駆動回路を構成する薄膜トランジスタのチャネル及びソース・ドレイン領域は、平均粒径が1μm以下、表面の高低差が20nm以上である多結晶シリコン薄膜から形成されており、
    前記レベルシフタと前記サンプリングスイッチ回路を除く回路のうち、少なくとも一つを構成する薄膜トランジスタのチャネル及びソース・ドレイン領域を構成する多結晶シリコン薄膜の結晶粒の形が、幅0.3μm以上2μm以下、長さが4μm以上の短冊状で、かつ表面の高低差が5nm以下である多結晶シリコン薄膜で形成されていることを特徴とする請求項9に記載の画像表示装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008033073A (ja) * 2006-07-31 2008-02-14 Sony Corp 表示装置およびその製造方法
JP2011227479A (ja) * 2010-03-31 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体表示装置
US8654045B2 (en) 2006-07-31 2014-02-18 Sony Corporation Display and method for manufacturing display

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4406540B2 (ja) * 2003-03-28 2010-01-27 シャープ株式会社 薄膜トランジスタ基板およびその製造方法
US7710524B2 (en) * 2006-03-15 2010-05-04 Quanta Display, Inc. Liquid crystal display with compensated pixel arrays
JP4534169B2 (ja) * 2007-09-27 2010-09-01 ソニー株式会社 表示装置及びその駆動方法と電子機器
CN102150273A (zh) * 2008-10-02 2011-08-10 夏普株式会社 显示面板和使用该显示面板的显示装置
TWI401663B (zh) * 2009-03-13 2013-07-11 Au Optronics Corp 具雙向穩壓功能之液晶顯示裝置
US9159283B2 (en) * 2011-07-18 2015-10-13 Innolux Corporation Switch circuit, pixel element and display panel for using in refreshing memory in pixel
TWI456555B (zh) * 2011-12-23 2014-10-11 Innolux Corp 顯示系統
CN106784412B (zh) * 2017-03-30 2019-02-26 武汉华星光电技术有限公司 柔性有机发光二极管显示器及其制作方法
CN109458986A (zh) * 2018-11-12 2019-03-12 吴基玄 一种海拔高度计量装置

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05107558A (ja) * 1991-10-17 1993-04-30 Seiko Epson Corp アクテイブマトリクス基板及びアクテイブマトリクス基板の製造方法
JPH0915637A (ja) * 1996-08-12 1997-01-17 Seiko Epson Corp 電気光学的表示装置の製造方法
JPH10228248A (ja) * 1996-12-09 1998-08-25 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置およびその作製方法
JP2000208771A (ja) * 1999-01-11 2000-07-28 Hitachi Ltd 半導体装置、液晶表示装置およびこれらの製造方法
JP2000243970A (ja) * 1999-02-24 2000-09-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタとその製造方法及びそれを用いた液晶表示装置とその製造方法
JP2000338919A (ja) * 1999-03-25 2000-12-08 Seiko Epson Corp 電気光学装置の駆動回路および電気光学装置および投射型表示装置
JP2001067019A (ja) * 2000-07-10 2001-03-16 Seiko Epson Corp アクティブマトリクス基板及びアクティブマトリクス基板の製造方法
JP2001194646A (ja) * 2000-01-13 2001-07-19 Hitachi Ltd アクティブマトリクス液晶表示装置
JP2002049357A (ja) * 2000-07-31 2002-02-15 Seiko Epson Corp 電気光学装置及びそれを有する電子機器並びに投射型表示装置
JP2002049331A (ja) * 2000-07-31 2002-02-15 Seiko Epson Corp 電気光学装置及びそれを有する電子機器並びに投射型表示装置
JP2002093705A (ja) * 2000-06-27 2002-03-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002164548A (ja) * 2001-08-27 2002-06-07 Seiko Epson Corp アクティブマトリクス基板の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719065A (en) * 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
JPH0982978A (ja) * 1995-09-20 1997-03-28 Hitachi Ltd 半導体装置及びこれを用いた液晶表示装置
JP3640224B2 (ja) * 1996-06-25 2005-04-20 株式会社半導体エネルギー研究所 液晶表示パネル
JPH10229197A (ja) * 1997-02-17 1998-08-25 Sanyo Electric Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法
KR20010071526A (ko) * 1998-07-06 2001-07-28 모리시타 요이찌 박막 트랜지스터와 액정표시장치
US6512504B1 (en) * 1999-04-27 2003-01-28 Semiconductor Energy Laborayory Co., Ltd. Electronic device and electronic apparatus
JP2001023899A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd 半導体薄膜とその半導体膜を用いた液晶表示装置及びその製造方法
KR100489873B1 (ko) * 1999-12-31 2005-05-17 엘지.필립스 엘시디 주식회사 액정표시장치 및 그의 제조방법
JP5030345B2 (ja) * 2000-09-29 2012-09-19 三洋電機株式会社 半導体装置
JP4715016B2 (ja) * 2001-02-15 2011-07-06 ソニー株式会社 ポリシリコン膜の評価方法
JP2002252181A (ja) * 2001-02-22 2002-09-06 Sanyo Electric Co Ltd 多結晶半導体層の製造方法及びレーザアニール装置
JP2002299632A (ja) * 2001-03-30 2002-10-11 Sanyo Electric Co Ltd 半導体装置及びアクティブマトリクス型表示装置
JP4618948B2 (ja) * 2001-08-24 2011-01-26 株式会社半導体エネルギー研究所 半導体装置の評価方法
US20040038438A1 (en) * 2002-08-23 2004-02-26 Toppoly Optoelectronics Corp. Method for reducing surface roughness of polysilicon films for liquid crystal displays

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05107558A (ja) * 1991-10-17 1993-04-30 Seiko Epson Corp アクテイブマトリクス基板及びアクテイブマトリクス基板の製造方法
JPH0915637A (ja) * 1996-08-12 1997-01-17 Seiko Epson Corp 電気光学的表示装置の製造方法
JPH10228248A (ja) * 1996-12-09 1998-08-25 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置およびその作製方法
JP2000208771A (ja) * 1999-01-11 2000-07-28 Hitachi Ltd 半導体装置、液晶表示装置およびこれらの製造方法
JP2000243970A (ja) * 1999-02-24 2000-09-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタとその製造方法及びそれを用いた液晶表示装置とその製造方法
JP2000338919A (ja) * 1999-03-25 2000-12-08 Seiko Epson Corp 電気光学装置の駆動回路および電気光学装置および投射型表示装置
JP2001194646A (ja) * 2000-01-13 2001-07-19 Hitachi Ltd アクティブマトリクス液晶表示装置
JP2002093705A (ja) * 2000-06-27 2002-03-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001067019A (ja) * 2000-07-10 2001-03-16 Seiko Epson Corp アクティブマトリクス基板及びアクティブマトリクス基板の製造方法
JP2002049357A (ja) * 2000-07-31 2002-02-15 Seiko Epson Corp 電気光学装置及びそれを有する電子機器並びに投射型表示装置
JP2002049331A (ja) * 2000-07-31 2002-02-15 Seiko Epson Corp 電気光学装置及びそれを有する電子機器並びに投射型表示装置
JP2002164548A (ja) * 2001-08-27 2002-06-07 Seiko Epson Corp アクティブマトリクス基板の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008033073A (ja) * 2006-07-31 2008-02-14 Sony Corp 表示装置およびその製造方法
US8654045B2 (en) 2006-07-31 2014-02-18 Sony Corporation Display and method for manufacturing display
US8810489B2 (en) 2006-07-31 2014-08-19 Sony Corporation Display and method for manufacturing display
US8994626B2 (en) 2006-07-31 2015-03-31 Sony Corporation Display and method for manufacturing display
JP2011227479A (ja) * 2010-03-31 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体表示装置

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