JPH0982978A - 半導体装置及びこれを用いた液晶表示装置 - Google Patents
半導体装置及びこれを用いた液晶表示装置Info
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- JPH0982978A JPH0982978A JP7241227A JP24122795A JPH0982978A JP H0982978 A JPH0982978 A JP H0982978A JP 7241227 A JP7241227 A JP 7241227A JP 24122795 A JP24122795 A JP 24122795A JP H0982978 A JPH0982978 A JP H0982978A
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Abstract
(57)【要約】
【構成】基板に表示領域と、この表示領域を駆動するた
めにその周辺に形成された周辺回路領域とを有し、周辺
回路領域には単極性及び両極性の薄膜半導体素子が形成
され、表示領域には単極性又は両極性の薄膜半導体素子
が形成された液晶表示装置。単極性及び両極性の薄膜半
導体素子の半導体膜中にはｎ型の不純物を高濃度に含ん
だｎ+ 領域と、ｐ型の不純物を高濃度に含んだｐ+ 領域
との両方が形成される。 【効果】低消費電力の液晶表示装置が実現できる。
めにその周辺に形成された周辺回路領域とを有し、周辺
回路領域には単極性及び両極性の薄膜半導体素子が形成
され、表示領域には単極性又は両極性の薄膜半導体素子
が形成された液晶表示装置。単極性及び両極性の薄膜半
導体素子の半導体膜中にはｎ型の不純物を高濃度に含ん
だｎ+ 領域と、ｐ型の不純物を高濃度に含んだｐ+ 領域
との両方が形成される。 【効果】低消費電力の液晶表示装置が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびこれを
用いた液晶表示装置に係り、特に薄膜半導体装置及びこ
れを用いた周辺回路内蔵型の液晶表示装置に関する。
用いた液晶表示装置に係り、特に薄膜半導体装置及びこ
れを用いた周辺回路内蔵型の液晶表示装置に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置
は、基板上の表示部となる領域に、複数の走査配線と信
号配線の交点近傍に薄膜トランジスタ（ＴＦＴ）及びこ
れにより駆動される液晶の画素を持つ。走査配線および
信号配線へは、周辺駆動回路から走査信号，映像信号が
供給される。この周辺回路をＴＦＴを用いて基板上に形
成，内蔵するのが周辺回路内蔵方式である。周辺回路は
通常、ゲートに正電圧が印加されるとオン状態となるｎ
型ＴＦＴと負電圧が印加されるとオン状態となるＰ型Ｔ
ＦＴからなるＣＭＯＳ回路が用いられる。その一例は
ソサイアティ フォー インフォメーション ディスプ
レイ ダイジェスト 93年 387頁から390頁（Society
For Information Display Digest93、 pp387−390) に
報告されている。ＣＭＯＳ回路は、ｎ型ＴＦＴのみで構
成するＮＭＯＳ回路に比べ消費電力が低いという長所が
ある。ＴＦＴには、コンタクト層とも呼ばれる高濃度に
不純物を導入した半導体層、すなわち高不純物濃度半導
体領域が必要である。ｎ型TFTにはｎ型の不純物を、ｐ
型ＴＦＴを形成する場合にはｐ型の不純物を用いる。
は、基板上の表示部となる領域に、複数の走査配線と信
号配線の交点近傍に薄膜トランジスタ（ＴＦＴ）及びこ
れにより駆動される液晶の画素を持つ。走査配線および
信号配線へは、周辺駆動回路から走査信号，映像信号が
供給される。この周辺回路をＴＦＴを用いて基板上に形
成，内蔵するのが周辺回路内蔵方式である。周辺回路は
通常、ゲートに正電圧が印加されるとオン状態となるｎ
型ＴＦＴと負電圧が印加されるとオン状態となるＰ型Ｔ
ＦＴからなるＣＭＯＳ回路が用いられる。その一例は
ソサイアティ フォー インフォメーション ディスプ
レイ ダイジェスト 93年 387頁から390頁（Society
For Information Display Digest93、 pp387−390) に
報告されている。ＣＭＯＳ回路は、ｎ型ＴＦＴのみで構
成するＮＭＯＳ回路に比べ消費電力が低いという長所が
ある。ＴＦＴには、コンタクト層とも呼ばれる高濃度に
不純物を導入した半導体層、すなわち高不純物濃度半導
体領域が必要である。ｎ型TFTにはｎ型の不純物を、ｐ
型ＴＦＴを形成する場合にはｐ型の不純物を用いる。
【０００３】
【発明が解決しようとする課題】しかし、上記従来技術
においては、回路形成の工程の簡略化については充分な
配慮がなされていない。即ち所望の高不純物濃度領域を
形成するために、ｐ型ＴＦＴ形成時にはｎ型ＴＦＴをマ
スキングする工程、ｎ型ＴＦＴ形成時にはｐ型ＴＦＴを
マスキングする工程が必要となる。
においては、回路形成の工程の簡略化については充分な
配慮がなされていない。即ち所望の高不純物濃度領域を
形成するために、ｐ型ＴＦＴ形成時にはｎ型ＴＦＴをマ
スキングする工程、ｎ型ＴＦＴ形成時にはｐ型ＴＦＴを
マスキングする工程が必要となる。
【０００４】本発明の目的は、簡略な工程で製造可能な
半導体装置及び液晶表示装置を提供することにある。
半導体装置及び液晶表示装置を提供することにある。
【０００５】また、本発明の他の目的は、低消費電力の
半導体装置及び液晶表示装置を提供することにある。
半導体装置及び液晶表示装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の液晶表示装置に
よれば、基板には表示領域と、この表示領域を駆動する
ためにその周辺に形成された周辺回路領域とを有し、周
辺回路領域には単極性及び両極性の半導体素子を有して
いる。表示領域には単極性又は両極性の半導体素子が形
成されることが好ましい。また、半導体素子としては薄
膜半導体素子（ＴＦＴ）が好ましい。
よれば、基板には表示領域と、この表示領域を駆動する
ためにその周辺に形成された周辺回路領域とを有し、周
辺回路領域には単極性及び両極性の半導体素子を有して
いる。表示領域には単極性又は両極性の半導体素子が形
成されることが好ましい。また、半導体素子としては薄
膜半導体素子（ＴＦＴ）が好ましい。
【０００７】単極性及び両極性の薄膜半導体素子の実施
態様として、一個のＴＦＴでｎ型およびｐ型両方の動作
をする両極性ＴＦＴとｎ型またはｐ型のいずれか一方の
動作をする単極性ＴＦＴとで構成される。これらのＴＦ
Ｔの半導体膜中にはｎ型の不純物を高濃度に含んだ領域
（以下ｎ+ 領域と略す）とｐ型の不純物を高濃度に含ん
だ領域（以下ｐ+ 領域と略す）の両方が形成される。
態様として、一個のＴＦＴでｎ型およびｐ型両方の動作
をする両極性ＴＦＴとｎ型またはｐ型のいずれか一方の
動作をする単極性ＴＦＴとで構成される。これらのＴＦ
Ｔの半導体膜中にはｎ型の不純物を高濃度に含んだ領域
（以下ｎ+ 領域と略す）とｐ型の不純物を高濃度に含ん
だ領域（以下ｐ+ 領域と略す）の両方が形成される。
【０００８】両極性のＴＦＴでは、ｎ+ 領域及びｐ+ 領
域が基板を垂直方向から見たゲート電極の領域の範囲内
に位置する。一方単極性のＴＦＴでは、ｎ+ 領域及びｐ
+ 領域のうちいずれか一方が基板を垂直方向から見たゲ
ート電極の領域の範囲内に位置する。
域が基板を垂直方向から見たゲート電極の領域の範囲内
に位置する。一方単極性のＴＦＴでは、ｎ+ 領域及びｐ
+ 領域のうちいずれか一方が基板を垂直方向から見たゲ
ート電極の領域の範囲内に位置する。
【０００９】両極性ＴＦＴと単極性ＴＦＴを用いてイン
バータ回路を形成することにより低消費電力化が図られ
る。インバータ回路はさらにシフトレジスタを構成す
る。
バータ回路を形成することにより低消費電力化が図られ
る。インバータ回路はさらにシフトレジスタを構成す
る。
【００１０】
【作用】まず両極性ＴＦＴおよび単極性ＴＦＴについて
説明する。どちらのＴＦＴにおいても、ゲート電極にし
きい電圧以上の正電圧が印加されると半導体膜中には電
子が高密度に誘起される。また負電圧が印加されると、
半導体膜中にはホールが高密度に誘起される。電子また
はホールが高密度に誘起された領域はチャネルとよば
れ、伝導度が高くなる。両極性ＴＦＴにおいては、ゲー
ト電極と重なる部分の半導体膜中にソースドレイン電極
との接続のためのｎ+ およびｐ+ 領域を設けてある。ｎ
+ 領域は、電子は流れるが、ホールを遮断する働きがあ
る。逆にｐ+領域は、ホールは流れるが電子を遮断する
働きがある。このため、ゲートに正電圧が印加された場
合は、電子が、ソース電極からｎ+ 領域，チャネル，ｎ
+ 領域を通ってドレイン電極に流れる。一方、ゲートに
負電圧が印加された場合には、ホールが、ソース電極か
らｐ+ 領域，チャネル，ｐ+ 領域を通ってドレイン電極
に流れる。すなわち、正電圧，負電圧の何れが印加され
た場合でも、ソースドレイン電極間に伝導経路が生じ導
通する。すなわち両極性で動作する両極性ＴＦＴとな
る。
説明する。どちらのＴＦＴにおいても、ゲート電極にし
きい電圧以上の正電圧が印加されると半導体膜中には電
子が高密度に誘起される。また負電圧が印加されると、
半導体膜中にはホールが高密度に誘起される。電子また
はホールが高密度に誘起された領域はチャネルとよば
れ、伝導度が高くなる。両極性ＴＦＴにおいては、ゲー
ト電極と重なる部分の半導体膜中にソースドレイン電極
との接続のためのｎ+ およびｐ+ 領域を設けてある。ｎ
+ 領域は、電子は流れるが、ホールを遮断する働きがあ
る。逆にｐ+領域は、ホールは流れるが電子を遮断する
働きがある。このため、ゲートに正電圧が印加された場
合は、電子が、ソース電極からｎ+ 領域，チャネル，ｎ
+ 領域を通ってドレイン電極に流れる。一方、ゲートに
負電圧が印加された場合には、ホールが、ソース電極か
らｐ+ 領域，チャネル，ｐ+ 領域を通ってドレイン電極
に流れる。すなわち、正電圧，負電圧の何れが印加され
た場合でも、ソースドレイン電極間に伝導経路が生じ導
通する。すなわち両極性で動作する両極性ＴＦＴとな
る。
【００１１】次に単極性のＴＦＴの動作について説明す
る。単極性のＴＦＴにおいては、一方の高濃度不純物領
域が平面図上でゲート電極と離れていることが特徴であ
る。以下、ｎ+ 領域の一部がゲート電極と重なり、ｐ+
領域がゲート電極からは離れている例で説明する。両極
性ＴＦＴと同様、ゲート電極にしきい電圧以上の正電圧
または負電圧が印加されるとそれぞれ半導体膜中には電
子またはホールが高密度に誘起されチャネルが生ずる。
このチャネルとなる領域は、ゲート電極の平面形状その
ものである。よってｎ+ 領域の少なくとも一部はチャネ
ル領域と接する。ｎ+ 領域を介して流れる電流経路、す
なわちゲートに正電圧が印加されたときの電流経路は確
保されている。これに対し、ｐ+ 領域はチャネルと重な
らず離れており、両者の間には高抵抗の半導体膜が介在
する。ｐ+ 領域とチャネル間は遮断される。ｐ+ 層のホ
ールはチャネルに達することができない。ホールの伝導
経路は遮断される。よって、ＴＦＴは電子による伝導の
みで動作する、すなわちゲートに正電圧が印加されたと
きのみ動作するｎ型の単極性ＴＦＴとなる。
る。単極性のＴＦＴにおいては、一方の高濃度不純物領
域が平面図上でゲート電極と離れていることが特徴であ
る。以下、ｎ+ 領域の一部がゲート電極と重なり、ｐ+
領域がゲート電極からは離れている例で説明する。両極
性ＴＦＴと同様、ゲート電極にしきい電圧以上の正電圧
または負電圧が印加されるとそれぞれ半導体膜中には電
子またはホールが高密度に誘起されチャネルが生ずる。
このチャネルとなる領域は、ゲート電極の平面形状その
ものである。よってｎ+ 領域の少なくとも一部はチャネ
ル領域と接する。ｎ+ 領域を介して流れる電流経路、す
なわちゲートに正電圧が印加されたときの電流経路は確
保されている。これに対し、ｐ+ 領域はチャネルと重な
らず離れており、両者の間には高抵抗の半導体膜が介在
する。ｐ+ 領域とチャネル間は遮断される。ｐ+ 層のホ
ールはチャネルに達することができない。ホールの伝導
経路は遮断される。よって、ＴＦＴは電子による伝導の
みで動作する、すなわちゲートに正電圧が印加されたと
きのみ動作するｎ型の単極性ＴＦＴとなる。
【００１２】上記両極性ＴＦＴと単極性ＴＦＴの構造を
比較すると、ｎ+ 領域，ｐ+ 領域とゲート電極の面内の
位置関係は異なるものの、いずれもｎ+ 領域とｐ+ 領域
を含んでおり、構成要素はまったく同じである。ＴＦＴ
を形成する際に同一の工程で同時に形成できる。従来の
ＣＭＯＳの様に、ｎ型ＴＦＴを形成する際にｐ型TFTを
マスキングしたり、ｐ型ＴＦＴを形成する際にｎ型ＴＦ
Ｔをマスキングする工程が不要である。簡略な工程によ
り、異なる伝導型のＴＦＴを形成できる。
比較すると、ｎ+ 領域，ｐ+ 領域とゲート電極の面内の
位置関係は異なるものの、いずれもｎ+ 領域とｐ+ 領域
を含んでおり、構成要素はまったく同じである。ＴＦＴ
を形成する際に同一の工程で同時に形成できる。従来の
ＣＭＯＳの様に、ｎ型ＴＦＴを形成する際にｐ型TFTを
マスキングしたり、ｐ型ＴＦＴを形成する際にｎ型ＴＦ
Ｔをマスキングする工程が不要である。簡略な工程によ
り、異なる伝導型のＴＦＴを形成できる。
【００１３】両極性ＴＦＴと単極性ＴＦＴ（ｎ型ＴＦＴ
として以下説明する）によりインバータを構成する。詳
細な説明は実施例で明らかとなるが、伝導型が異なるた
め、単極性ＴＦＴと両極性ＴＦＴの一方は非導通とな
る。このため、インバータへの入力が変化したときのみ
電流が流れ、待機時には電流がほとんど流れないため、
インバータ消費電力が低くなる。また、他方のＴＦＴは
導通状態となり、出力電流が高いため動作速度の高いイ
ンバータが得られる。
として以下説明する）によりインバータを構成する。詳
細な説明は実施例で明らかとなるが、伝導型が異なるた
め、単極性ＴＦＴと両極性ＴＦＴの一方は非導通とな
る。このため、インバータへの入力が変化したときのみ
電流が流れ、待機時には電流がほとんど流れないため、
インバータ消費電力が低くなる。また、他方のＴＦＴは
導通状態となり、出力電流が高いため動作速度の高いイ
ンバータが得られる。
【００１４】液晶表示装置の基板上に周辺回路を内蔵す
ることにより外付けの駆動ＩＣが不要もしくは削減さ
れ、液晶表示装置が小型化，軽量化，低コストされる。
両極性ＴＦＴと単極性ＴＦＴによる周辺回路を形成した
ことにより消費電力が低減される。簡略な工程により両
極性ＴＦＴと単極性ＴＦＴ形成でき、低コストの液晶表
示装置が得られる。
ることにより外付けの駆動ＩＣが不要もしくは削減さ
れ、液晶表示装置が小型化，軽量化，低コストされる。
両極性ＴＦＴと単極性ＴＦＴによる周辺回路を形成した
ことにより消費電力が低減される。簡略な工程により両
極性ＴＦＴと単極性ＴＦＴ形成でき、低コストの液晶表
示装置が得られる。
【００１５】
【実施例】以下、本発明を実施例により詳細に説明す
る。
る。
【００１６】両極性ＴＦＴと単極性ＴＦＴ（この例では
ｎ型の単極性ＴＦＴ）の構造と動作機構を詳細に説明す
る。図１に両極性ＴＦＴ（Ｔ１）と単極性ＴＦＴ（Ｔ
２）の断面構造を示す。ガラス基板１０上に形成された
逆スタガ型ＴＦＴで、ゲート電極１１３，ゲート絶縁膜
１４０，ソース電極１３７，ドレイン電極１３８，半導
体膜１１０，ｎ+領域１３５，ｐ+領域１３６の順に積層
されている。１１０ｃは半導体膜中に誘起されたチャネ
ル領域を表わす。何れのＴＦＴにおいても両方の極性の
高不純物濃度領域、すなわちｎ+領域１３５，ｐ+領域１
３６が形成されている。但し、両極性ＴＦＴＴ１におい
ては、ｎ+領域１３５，ｐ+領域１３６の両方をゲート電
極上に形成するのに対し、単極性ＴＦＴＴ２ではｎ+ 領
域１３５の一部のみをゲート電極に重ね、ｐ+ 領域をゲ
ート電極１１３の外側に位置させる点が異なっている。
半導体膜１１０中のチャネル１１０ｃは、ゲート電極１
１３と重なった領域の半導体膜１１０／ゲート絶縁膜１
４０界面に発生する。
ｎ型の単極性ＴＦＴ）の構造と動作機構を詳細に説明す
る。図１に両極性ＴＦＴ（Ｔ１）と単極性ＴＦＴ（Ｔ
２）の断面構造を示す。ガラス基板１０上に形成された
逆スタガ型ＴＦＴで、ゲート電極１１３，ゲート絶縁膜
１４０，ソース電極１３７，ドレイン電極１３８，半導
体膜１１０，ｎ+領域１３５，ｐ+領域１３６の順に積層
されている。１１０ｃは半導体膜中に誘起されたチャネ
ル領域を表わす。何れのＴＦＴにおいても両方の極性の
高不純物濃度領域、すなわちｎ+領域１３５，ｐ+領域１
３６が形成されている。但し、両極性ＴＦＴＴ１におい
ては、ｎ+領域１３５，ｐ+領域１３６の両方をゲート電
極上に形成するのに対し、単極性ＴＦＴＴ２ではｎ+ 領
域１３５の一部のみをゲート電極に重ね、ｐ+ 領域をゲ
ート電極１１３の外側に位置させる点が異なっている。
半導体膜１１０中のチャネル１１０ｃは、ゲート電極１
１３と重なった領域の半導体膜１１０／ゲート絶縁膜１
４０界面に発生する。
【００１７】両極性ＴＦＴに於ては、ｎ+ 領域、ｐ+ 領
域とゲート電極はオーバーラップする。これに対し単極
性ＴＦＴＴ２ではゲートとｎ+ 領域の一部が重なるがｐ
+ 領域はチャネルと全く重ならない。チャネルの伝導
は、ゲート電圧が負の場合はホール、正の場合は電子に
よるが、前者はｐ+ 領域を介して、後者はｎ+ 領域を介
してのみ低抵抗でソース電極１３７，ドレイン電極１３
８と導通する。TFTT1 では、ゲート電圧が負の場合はｐ
+ 領域を介して、正の場合はｎ+ 領域を介してソース電
極１３７，ドレイン電極１３８と導通する。ＴＦＴＴ２
では、ｎ+ 領域はゲート電極とオーバーラップしている
ので、ゲート電圧が正の場合には電子による電流は流れ
る。しかしゲート電圧が負の場合、ｐ+ 領域とチャネル
が離れており、両者の間には高抵抗の半導体膜１１０が
存在する。よってｐ+ 領域とチャネル間は導通せず、ホ
ールによる電流は流れない。すなわちゲート電圧が正の
場合にのみ導通する単極性（ｎ型）ＴＦＴとなる。
域とゲート電極はオーバーラップする。これに対し単極
性ＴＦＴＴ２ではゲートとｎ+ 領域の一部が重なるがｐ
+ 領域はチャネルと全く重ならない。チャネルの伝導
は、ゲート電圧が負の場合はホール、正の場合は電子に
よるが、前者はｐ+ 領域を介して、後者はｎ+ 領域を介
してのみ低抵抗でソース電極１３７，ドレイン電極１３
８と導通する。TFTT1 では、ゲート電圧が負の場合はｐ
+ 領域を介して、正の場合はｎ+ 領域を介してソース電
極１３７，ドレイン電極１３８と導通する。ＴＦＴＴ２
では、ｎ+ 領域はゲート電極とオーバーラップしている
ので、ゲート電圧が正の場合には電子による電流は流れ
る。しかしゲート電圧が負の場合、ｐ+ 領域とチャネル
が離れており、両者の間には高抵抗の半導体膜１１０が
存在する。よってｐ+ 領域とチャネル間は導通せず、ホ
ールによる電流は流れない。すなわちゲート電圧が正の
場合にのみ導通する単極性（ｎ型）ＴＦＴとなる。
【００１８】図２は、上記のＴＦＴのドレイン電流（Ｉ
Ｄ）−ゲート電圧（ＶＧＳ）特性図である。Ｔ１は両極
性ＴＦＴの特性、Ｔ２ｎはｎ型単極性ＴＦＴの特性を示
す(Ｔ２ｐについては後述)。両極性ＴＦＴ、Ｔ１は正側
では正のしきい電圧Ｖｔｈ以上で、負側では負のしきい
電圧Ｖｔｈ- 以下において、導通状態になる。単極性Ｔ
ＦＴＴ２はゲート電圧が正のしきい電圧Ｖｔｈ+ を越え
た場合に導通状態となる。
Ｄ）−ゲート電圧（ＶＧＳ）特性図である。Ｔ１は両極
性ＴＦＴの特性、Ｔ２ｎはｎ型単極性ＴＦＴの特性を示
す(Ｔ２ｐについては後述)。両極性ＴＦＴ、Ｔ１は正側
では正のしきい電圧Ｖｔｈ以上で、負側では負のしきい
電圧Ｖｔｈ- 以下において、導通状態になる。単極性Ｔ
ＦＴＴ２はゲート電圧が正のしきい電圧Ｖｔｈ+ を越え
た場合に導通状態となる。
【００１９】図１の断面図で説明したように、両極性Ｔ
ＦＴと単極性ＴＦＴは、単にゲート電極と高不純物濃度
領域の位置関係によってのみ区別される。すなわち、同
じ基本構造で異なる伝導型のＴＦＴを実現できる。製造
工程は同じであり、それぞれを作り分けるための新たな
マスキング工程が不要である。第２実施例以降で詳細に
説明するが、本発明によれば、簡略な工程により両極性
ＴＦＴと単極性ＴＦＴの両方を同時形成できる。
ＦＴと単極性ＴＦＴは、単にゲート電極と高不純物濃度
領域の位置関係によってのみ区別される。すなわち、同
じ基本構造で異なる伝導型のＴＦＴを実現できる。製造
工程は同じであり、それぞれを作り分けるための新たな
マスキング工程が不要である。第２実施例以降で詳細に
説明するが、本発明によれば、簡略な工程により両極性
ＴＦＴと単極性ＴＦＴの両方を同時形成できる。
【００２０】上記実施例は、単極性ＴＦＴとしてｎ型Ｔ
ＦＴを用いた場合である。単極性ＴＦＴとしてｐ型ＴＦ
Ｔを用いる事も可能である。図１のTFTT1，TFTT2の断面
図において、ｎ+ 領域とｐ+ 領域の位置を入れ替えれば
よい。すなわち図１のｎ+領域１３５の位置にｐ+ 領域
を、ｐ+ 領域１３６の位置にｎ+ 領域を形成する。その
結果、単極性ＴＦＴＴ２は、ｎ+ 領域がゲート電極から
離れる、すなわちチャネルから離れることになる。この
ため単極性ＴＦＴＴ２においては、ｎ+ 領域を介した電
子による電流経路は遮断され、ｐ+ 領域を介したホール
による電流経路のみ形成される。よってＴＦＴＴ２はｐ
型の単極性ＴＦＴとなる。この場合にも、ＴＦＴＴ１に
おいては、ｎ+ 領域，ｐ+ 領域のいずれもチャネルと接
するため、両極性動作が得られる。単極性ＴＦＴＴ２の
ドレイン電流ゲート電圧特性は図２に波線Ｔ２ｐで示し
た如くｐ型の特性となる。ＴＦＴＴ１は前記実施例と同
じく両極性の特性Ｔ１となる。単極性ＴＦＴとしてｎ型
ＴＦＴを用いた場合と同様同じ基本構造で異なる伝導型
のＴＦＴを実現でき、簡略な工程により同時形成でき
る。
ＦＴを用いた場合である。単極性ＴＦＴとしてｐ型ＴＦ
Ｔを用いる事も可能である。図１のTFTT1，TFTT2の断面
図において、ｎ+ 領域とｐ+ 領域の位置を入れ替えれば
よい。すなわち図１のｎ+領域１３５の位置にｐ+ 領域
を、ｐ+ 領域１３６の位置にｎ+ 領域を形成する。その
結果、単極性ＴＦＴＴ２は、ｎ+ 領域がゲート電極から
離れる、すなわちチャネルから離れることになる。この
ため単極性ＴＦＴＴ２においては、ｎ+ 領域を介した電
子による電流経路は遮断され、ｐ+ 領域を介したホール
による電流経路のみ形成される。よってＴＦＴＴ２はｐ
型の単極性ＴＦＴとなる。この場合にも、ＴＦＴＴ１に
おいては、ｎ+ 領域，ｐ+ 領域のいずれもチャネルと接
するため、両極性動作が得られる。単極性ＴＦＴＴ２の
ドレイン電流ゲート電圧特性は図２に波線Ｔ２ｐで示し
た如くｐ型の特性となる。ＴＦＴＴ１は前記実施例と同
じく両極性の特性Ｔ１となる。単極性ＴＦＴとしてｎ型
ＴＦＴを用いた場合と同様同じ基本構造で異なる伝導型
のＴＦＴを実現でき、簡略な工程により同時形成でき
る。
【００２１】ただし、両極性および単極性ＴＦＴのそれ
ぞれの特性向上には、図１の如く、半導体の主表面にｎ
+ 領域を、側壁にｐ+ 領域を形成することが好ましい。
図１の逆スタガ構造を例に説明すると、チャネルは半導
体膜の下面に生ずる。半導体膜の上面に形成された高濃
度不純物領域とチャネルとの間には、半導体の膜厚の長
さだけチャネルとなっていない半導体が介在する。この
半導体中での電子とホールの移動度を比較すると電子の
方が高い。すなわち、膜厚方向に対し電子のほうが流れ
やすい。図１に示した様に上面形成する高濃度不純物領
域をｎ+ 領域とすることにより、高い導通電流を得るこ
とができる。一方半導体の側壁に形成された高濃度不純
物領域はチャネルと直接接する。このためｐ+ 領域を側
壁に形成することにより、移動度の低いホールの伝導に
ついても高い導通電流をえることができる。すなわちｎ
型，ｐ型のいずれの動作についても高い電流良好な両極
性ＴＦＴが得られる。単極性ＴＦＴについては、ホール
の半導体膜中での移動度が非常に低いので、チャネル領
域から離しておくことによりホールによる伝導はほとん
どなく理想的な単極性ＴＦＴとして動作する。
ぞれの特性向上には、図１の如く、半導体の主表面にｎ
+ 領域を、側壁にｐ+ 領域を形成することが好ましい。
図１の逆スタガ構造を例に説明すると、チャネルは半導
体膜の下面に生ずる。半導体膜の上面に形成された高濃
度不純物領域とチャネルとの間には、半導体の膜厚の長
さだけチャネルとなっていない半導体が介在する。この
半導体中での電子とホールの移動度を比較すると電子の
方が高い。すなわち、膜厚方向に対し電子のほうが流れ
やすい。図１に示した様に上面形成する高濃度不純物領
域をｎ+ 領域とすることにより、高い導通電流を得るこ
とができる。一方半導体の側壁に形成された高濃度不純
物領域はチャネルと直接接する。このためｐ+ 領域を側
壁に形成することにより、移動度の低いホールの伝導に
ついても高い導通電流をえることができる。すなわちｎ
型，ｐ型のいずれの動作についても高い電流良好な両極
性ＴＦＴが得られる。単極性ＴＦＴについては、ホール
の半導体膜中での移動度が非常に低いので、チャネル領
域から離しておくことによりホールによる伝導はほとん
どなく理想的な単極性ＴＦＴとして動作する。
【００２２】次に、本発明による両極性ＴＦＴと単極性
ＴＦＴによる回路に適用した例について説明する。本実
施例においては回路の基本単位として、信号を反転する
インバータとする。図３に両極性ＴＦＴと単極性ＴＦＴ
によるインバータ回路図を示す。両極性ＴＦＴ（Ｔ１）
とｎ型単極性ＴＦＴ(Ｔ２)は電源Ｖｄｄ+とＶｄｄ-間に
直列接続される。なお｜Ｖｄｄ+｜＝｜Ｖｄｄ-｜＝Ｖｄ
ｄとする。また、2Vdd＞｜Ｖｔｈ+｜＞Ｖｄｄ，２Ｖｄ
ｄ＞｜Ｖｔｈ-｜＞Ｖｄｄとなる様電圧設定する。ｎ型
ＴＦＴであるＴ２のゲートには入力電圧Ｖ１が印加され
る。両極性TFTT1のゲートには容量Ｃ１，Ｃ２(Ｃ１＝Ｃ
２)で分圧された電圧Ｖ１１が入力される。単極性ＴＦ
ＴＴＲは、容量Ｃ１，Ｃ２のリーク電流によるＶ１１の
ずれを補正するためのリセット用のＴＦＴである。リセ
ット電圧Ｒｓｔにより周期的にＴＦＴＴＲを導通させ、
Ｖ１１を強制的にＶｄｄ- にリセットする。なおリセッ
トの際、Ｖ１はＶｄｄ- としておく。リセット後、入力
Ｖ１としてＶｄｄ-，Ｖｄｄ+間を振動する矩形波(振幅
２Ｖｄｄ)を入力する。振幅２Ｖｄｄは、Ｃ１＝Ｃ２で
容量分割され、Ｖ１１の振幅はＶｄｄとなる。すなわ
ち、Ｖ１１はリセットされたＶｄｄ- を基準にＶｄｄ-
，０を振動する。
ＴＦＴによる回路に適用した例について説明する。本実
施例においては回路の基本単位として、信号を反転する
インバータとする。図３に両極性ＴＦＴと単極性ＴＦＴ
によるインバータ回路図を示す。両極性ＴＦＴ（Ｔ１）
とｎ型単極性ＴＦＴ(Ｔ２)は電源Ｖｄｄ+とＶｄｄ-間に
直列接続される。なお｜Ｖｄｄ+｜＝｜Ｖｄｄ-｜＝Ｖｄ
ｄとする。また、2Vdd＞｜Ｖｔｈ+｜＞Ｖｄｄ，２Ｖｄ
ｄ＞｜Ｖｔｈ-｜＞Ｖｄｄとなる様電圧設定する。ｎ型
ＴＦＴであるＴ２のゲートには入力電圧Ｖ１が印加され
る。両極性TFTT1のゲートには容量Ｃ１，Ｃ２(Ｃ１＝Ｃ
２)で分圧された電圧Ｖ１１が入力される。単極性ＴＦ
ＴＴＲは、容量Ｃ１，Ｃ２のリーク電流によるＶ１１の
ずれを補正するためのリセット用のＴＦＴである。リセ
ット電圧Ｒｓｔにより周期的にＴＦＴＴＲを導通させ、
Ｖ１１を強制的にＶｄｄ- にリセットする。なおリセッ
トの際、Ｖ１はＶｄｄ- としておく。リセット後、入力
Ｖ１としてＶｄｄ-，Ｖｄｄ+間を振動する矩形波(振幅
２Ｖｄｄ)を入力する。振幅２Ｖｄｄは、Ｃ１＝Ｃ２で
容量分割され、Ｖ１１の振幅はＶｄｄとなる。すなわ
ち、Ｖ１１はリセットされたＶｄｄ- を基準にＶｄｄ-
，０を振動する。
【００２３】入力がＶｄｄ+ の時、ｎ型単極性ＴＦＴＴ
２のゲート電圧ＶＧＳ（すなわちＶ１-Ｖｄｄ-）は２Ｖ
ｄｄとなりしきい電圧Ｖｔｈ+ をこえるため、Ｔ２は導
通する。一方、両極性ＴＦＴＴ１のＶＧＳ(すなわちＶ
１１-Ｖｄｄ+)は−Ｖｄｄであり、しきい電圧Ｖｔｈ-
に満たないため、Ｔ１は遮断される。よって入力Ｖ１が
Ｖｄｄ+ の時出力Ｖ２にはＶｄｄ-が出力される。次に
入力がＶｄｄ-の時、ｎ型単極性ＴＦＴＴ２のＶＧＳは
０となりしきい電圧Ｖｔｈ+ に満たないため、Ｔ２は遮
断される。一方、両極性ＴＦＴＴ１のＶＧＳは−２Ｖｄ
ｄであり、しきい電圧Ｖｔｈ-を超えるため、Ｔ１は導
通する。よって入力Ｖ１がＶｄｄ+の時出力Ｖ２にはＶ
ｄｄ+が出力される。
２のゲート電圧ＶＧＳ（すなわちＶ１-Ｖｄｄ-）は２Ｖ
ｄｄとなりしきい電圧Ｖｔｈ+ をこえるため、Ｔ２は導
通する。一方、両極性ＴＦＴＴ１のＶＧＳ(すなわちＶ
１１-Ｖｄｄ+)は−Ｖｄｄであり、しきい電圧Ｖｔｈ-
に満たないため、Ｔ１は遮断される。よって入力Ｖ１が
Ｖｄｄ+ の時出力Ｖ２にはＶｄｄ-が出力される。次に
入力がＶｄｄ-の時、ｎ型単極性ＴＦＴＴ２のＶＧＳは
０となりしきい電圧Ｖｔｈ+ に満たないため、Ｔ２は遮
断される。一方、両極性ＴＦＴＴ１のＶＧＳは−２Ｖｄ
ｄであり、しきい電圧Ｖｔｈ-を超えるため、Ｔ１は導
通する。よって入力Ｖ１がＶｄｄ+の時出力Ｖ２にはＶ
ｄｄ+が出力される。
【００２４】以上により、入力Ｖ１がＶｄｄ- およびＶ
ｄｄ+ の時、Ｖ２にはそれぞれＶｄｄ+，Ｖｄｄ-が出力
される。すなわちＶ２には入力Ｖ１の反転信号が出力さ
れ、図３の回路がインバータとして機能することがわか
る。また何れの状態においてもＴ１，Ｔ２のＴＦＴの何
れかは遮断状態となるのでＶｄｄ+，Ｖｄｄ-間を定常的
に流れる電流は小さい。よって回路の消費電力は低い。
また、何れか一方のＴＦＴは導通状態となっているの
で、出力抵抗が小さく、動作速度が速い。
ｄｄ+ の時、Ｖ２にはそれぞれＶｄｄ+，Ｖｄｄ-が出力
される。すなわちＶ２には入力Ｖ１の反転信号が出力さ
れ、図３の回路がインバータとして機能することがわか
る。また何れの状態においてもＴ１，Ｔ２のＴＦＴの何
れかは遮断状態となるのでＶｄｄ+，Ｖｄｄ-間を定常的
に流れる電流は小さい。よって回路の消費電力は低い。
また、何れか一方のＴＦＴは導通状態となっているの
で、出力抵抗が小さく、動作速度が速い。
【００２５】本実施例では、両極性ＴＦＴとｎ型ＴＦＴ
を用いたが、両極性ＴＦＴとｐ型ＴＦＴの組み合わせに
よってもインバータは形成できる。すなわち、図３にお
いて、ＴＦＴＴ２およびＴＲをｐ型ＴＦＴに変更する。
Ｔ１は、図３と同じく両極性ＴＦＴである。（ただし実
際のＴＦＴの断面構造はｎ+ とｐ+ の位置は入れ替わり
基本構造はｐ+ ＴＦＴとおなじとなる）。電源，リセッ
ト信号の極性についてはすべて図３と反転することによ
り（Ｖｄｄ+とＶｄｄ-の入れ替え）インバータ動作す
る。ただし電子移動度はホール移動度より高いため、ｎ
型ＴＦＴは導通性能がｐ型ＴＦＴより高い。このためで
ｎ型ＴＦＴと両極性ＴＦＴの組み合わせによる回路の方
が動作速度は高い。
を用いたが、両極性ＴＦＴとｐ型ＴＦＴの組み合わせに
よってもインバータは形成できる。すなわち、図３にお
いて、ＴＦＴＴ２およびＴＲをｐ型ＴＦＴに変更する。
Ｔ１は、図３と同じく両極性ＴＦＴである。（ただし実
際のＴＦＴの断面構造はｎ+ とｐ+ の位置は入れ替わり
基本構造はｐ+ ＴＦＴとおなじとなる）。電源，リセッ
ト信号の極性についてはすべて図３と反転することによ
り（Ｖｄｄ+とＶｄｄ-の入れ替え）インバータ動作す
る。ただし電子移動度はホール移動度より高いため、ｎ
型ＴＦＴは導通性能がｐ型ＴＦＴより高い。このためで
ｎ型ＴＦＴと両極性ＴＦＴの組み合わせによる回路の方
が動作速度は高い。
【００２６】次に、このようなインバータ回路を用いた
ＴＦＴ−ＬＣＤの駆動部分のシフトレジスタ回路の構成
について説明する。
ＴＦＴ−ＬＣＤの駆動部分のシフトレジスタ回路の構成
について説明する。
【００２７】シフトレジスタ（一段分）は、図３のイン
バータを２段接続により構成される。
バータを２段接続により構成される。
【００２８】図４にシフトレジスタ一段の回路例を示
す。図２において、両極性ＴＦＴＴ１，ｎ型単極性ＴＦ
ＴＴ２，リセット用ｎ型単極性ＴＦＴＴＲ１，容量Ｃ
１，Ｃ２により第一段のインバータが構成される。これ
と同等な第２段のインバータは両極性ＴＦＴＴ３，ｎ型
単極性ＴＦＴｔＴ４，ＴＲ２，容量Ｃ３，Ｃ４により構
成される。ＴＦＴＴＰ１，ＴＰ２はインバータ間のデー
タ転送用ＴＦＴであり、ｎ型ＴＦＴである。Ｒｓｔは両
極性ＴＦＴのゲート電圧リセット用の信号である。第一
段と第二段で異なる点は、ＴＦＴＴＲ１，ＴＲ２を通し
てリセット用に供給される電圧が、前者ではＶｄｄ-、
後者では０(Ｇｎｄ）となる点である。両極性ＴＦＴの
ゲート電圧の電圧リセットは、Ｒｓｔ，ＣＬ１，ＣＬ２
を全て＋ＶｄｄとしＴＦＴＴＲ１，ＴＰ１，ＴＲ２，Ｔ
Ｐ２をすべて導通させることにより行われる。リセット
時に入力Ｖ１をＶｄｄ- とすると、第一段のインバータ
の動作は図３で説明したものと同じとなり、Ｖ２にはＶ
ｄｄ+ が出力される。このとき両極性ＴＦＴＴ３のゲー
ト電極の電圧Ｖ２１は０にリセットされている。両極性
ＴＦＴＴ３のゲート電圧ＶＧＳ(Ｖ２１-Ｖｄｄ+)は−Ｖ
ｄｄとなる。これはしきい電圧以下のためＴ３は遮断さ
れる。一方、ｎ型ＴＦＴＴ４のゲート電圧ＶＧＳ(Ｖ３-
Ｖｄｄ-)は２Ｖｄｄとなり、しきい電圧を超える、Ｔ４
は導通する。Ｔ３が遮断され、Ｔ４が導通するためＶ４
にはＶｄｄ- が出力される。リセット完了後ＴＲ１，Ｔ
Ｒ２は遮断される。入力Ｖ１がＶｄｄ+ に変化すると、
図３で説明した様に、Ｖ２はＶｄｄ-となる。以後、第
一段インバータの出力Ｖ２がＶｄｄ+とＶｄｄ- 間を振
動すると（ＴＰ１を介し）Ｖ２１はＶ２の容量分割によ
り０とＶｄｄ- 間を振動する。出力Ｖ２がＶｄｄ-の
時、Ｔ４はゲート電圧(V3-Vdd-)が０となり、遮断され
る。このときＶ２１＝Ｖｄｄ- であり、Ｔ３のゲート電
圧（Ｖ２１−Ｖｄｄ＋）は２Ｖｄｄ- となり、導通す
る。よってＶ４にはＶｄｄ+が出力される。以上によ
り、ＴＦＴＴ３Ｔ４からなる第２段もインバータとして
動作する。
す。図２において、両極性ＴＦＴＴ１，ｎ型単極性ＴＦ
ＴＴ２，リセット用ｎ型単極性ＴＦＴＴＲ１，容量Ｃ
１，Ｃ２により第一段のインバータが構成される。これ
と同等な第２段のインバータは両極性ＴＦＴＴ３，ｎ型
単極性ＴＦＴｔＴ４，ＴＲ２，容量Ｃ３，Ｃ４により構
成される。ＴＦＴＴＰ１，ＴＰ２はインバータ間のデー
タ転送用ＴＦＴであり、ｎ型ＴＦＴである。Ｒｓｔは両
極性ＴＦＴのゲート電圧リセット用の信号である。第一
段と第二段で異なる点は、ＴＦＴＴＲ１，ＴＲ２を通し
てリセット用に供給される電圧が、前者ではＶｄｄ-、
後者では０(Ｇｎｄ）となる点である。両極性ＴＦＴの
ゲート電圧の電圧リセットは、Ｒｓｔ，ＣＬ１，ＣＬ２
を全て＋ＶｄｄとしＴＦＴＴＲ１，ＴＰ１，ＴＲ２，Ｔ
Ｐ２をすべて導通させることにより行われる。リセット
時に入力Ｖ１をＶｄｄ- とすると、第一段のインバータ
の動作は図３で説明したものと同じとなり、Ｖ２にはＶ
ｄｄ+ が出力される。このとき両極性ＴＦＴＴ３のゲー
ト電極の電圧Ｖ２１は０にリセットされている。両極性
ＴＦＴＴ３のゲート電圧ＶＧＳ(Ｖ２１-Ｖｄｄ+)は−Ｖ
ｄｄとなる。これはしきい電圧以下のためＴ３は遮断さ
れる。一方、ｎ型ＴＦＴＴ４のゲート電圧ＶＧＳ(Ｖ３-
Ｖｄｄ-)は２Ｖｄｄとなり、しきい電圧を超える、Ｔ４
は導通する。Ｔ３が遮断され、Ｔ４が導通するためＶ４
にはＶｄｄ- が出力される。リセット完了後ＴＲ１，Ｔ
Ｒ２は遮断される。入力Ｖ１がＶｄｄ+ に変化すると、
図３で説明した様に、Ｖ２はＶｄｄ-となる。以後、第
一段インバータの出力Ｖ２がＶｄｄ+とＶｄｄ- 間を振
動すると（ＴＰ１を介し）Ｖ２１はＶ２の容量分割によ
り０とＶｄｄ- 間を振動する。出力Ｖ２がＶｄｄ-の
時、Ｔ４はゲート電圧(V3-Vdd-)が０となり、遮断され
る。このときＶ２１＝Ｖｄｄ- であり、Ｔ３のゲート電
圧（Ｖ２１−Ｖｄｄ＋）は２Ｖｄｄ- となり、導通す
る。よってＶ４にはＶｄｄ+が出力される。以上によ
り、ＴＦＴＴ３Ｔ４からなる第２段もインバータとして
動作する。
【００２９】図５は、シフトレジスタの駆動波形であ
る。ＣＬ１，ＣＬ２は、データ転送のタイミングを制御
する２相クロックパルス（周期ｔｃ，位相差ｔｃ／２）
である。ＣＬ１は第一段のインバータ出力Ｖ２を第二段
のインバータ入力Ｖ３に伝達するタイミングを制御す
る。ＣＬ２は第二段のインバータ出力Ｖ４を次段のシフ
トレジスタ入力Ｖ５に伝達するタイミングを制御する。
Ｖ５は、Ｖ１の波形をクロックパルス周期ｔｃだけ遅延
した波形となる。ＴＦＴ−ＬＣＤの走査側回路において
は、このシフトレジスタがゲート線数だけ連結され、ｎ
段めのシフトレジスタの出力電圧Ｖ５がｎ＋１段めのシ
フトレジスタの入力電圧Ｖ１として伝達される。リセッ
ト時（ｔＲｓｔ）には、全段のシフトレジスタ出力をＶ
ｄｄ- とする必要があるため、リセットは走査線の帰線
期間に行われる。
る。ＣＬ１，ＣＬ２は、データ転送のタイミングを制御
する２相クロックパルス（周期ｔｃ，位相差ｔｃ／２）
である。ＣＬ１は第一段のインバータ出力Ｖ２を第二段
のインバータ入力Ｖ３に伝達するタイミングを制御す
る。ＣＬ２は第二段のインバータ出力Ｖ４を次段のシフ
トレジスタ入力Ｖ５に伝達するタイミングを制御する。
Ｖ５は、Ｖ１の波形をクロックパルス周期ｔｃだけ遅延
した波形となる。ＴＦＴ−ＬＣＤの走査側回路において
は、このシフトレジスタがゲート線数だけ連結され、ｎ
段めのシフトレジスタの出力電圧Ｖ５がｎ＋１段めのシ
フトレジスタの入力電圧Ｖ１として伝達される。リセッ
ト時（ｔＲｓｔ）には、全段のシフトレジスタ出力をＶ
ｄｄ- とする必要があるため、リセットは走査線の帰線
期間に行われる。
【００３０】何れの状態においてもインバータを構成す
る一対のＴＦＴの一方は遮断状態となるのでＶｄｄ+，
Ｖｄｄ-間を定常的に流れる電流は小さい。よって回路
の消費電力は低い。また、他方のＴＦＴは導通状態とな
っているので、出力抵抗が小さく、動作速度が速い。
る一対のＴＦＴの一方は遮断状態となるのでＶｄｄ+，
Ｖｄｄ-間を定常的に流れる電流は小さい。よって回路
の消費電力は低い。また、他方のＴＦＴは導通状態とな
っているので、出力抵抗が小さく、動作速度が速い。
【００３１】本回路では、両極性ＴＦＴのゲートに与え
る電圧を容量分割により発生させている。このため、こ
の分圧回路には、入力信号が変化したとき以外は電流が
流れないのでこの分圧回路による消費電力は小さい。と
くに、よってＴＦＴ−ＬＣＤの走査側回路の様に、信号
の周波数が低くかつ、一周期当たりにのパルス数が１個
のみの場合、低消費電力となる。なお特に消費電力に余
裕がある場合には、抵抗分圧としてもよい。抵抗分圧の
場合には、リセット用のトランジスタＴＲが不要とな
り、周辺回路の面積を小さくでき、ＬＣＤの小型化に効
果がある。
る電圧を容量分割により発生させている。このため、こ
の分圧回路には、入力信号が変化したとき以外は電流が
流れないのでこの分圧回路による消費電力は小さい。と
くに、よってＴＦＴ−ＬＣＤの走査側回路の様に、信号
の周波数が低くかつ、一周期当たりにのパルス数が１個
のみの場合、低消費電力となる。なお特に消費電力に余
裕がある場合には、抵抗分圧としてもよい。抵抗分圧の
場合には、リセット用のトランジスタＴＲが不要とな
り、周辺回路の面積を小さくでき、ＬＣＤの小型化に効
果がある。
【００３２】以下、両極性ＴＦＴＴ１および単極性ＴＦ
ＴＴ２の製造方法として多結晶シリコン（ｐ−Ｓｉ）を
能動層とする逆スタガ型ＴＦＴの製造方法を説明する。
図６，図７，図８は本発明による回路部のＴＦＴの主要
製造過程における断面構造を示す。（なお、図示ない
が、表示部のＴＦＴはｎ型単極性非晶質シリコン（ａ−
Ｓｉ）ＴＦＴで、図中のＴ２とほぼ同一のプロセスで製
造される。）図６において、まずガラス基板１０上にＣ
ｒ膜をスパッタ法により厚さ１２０ｎｍ堆積し、不要部
分をエッチングで除去し、ゲート電極１１３を形成す
る。エッチング液は、硝酸セリウム系のエッチング液で
ある。続いて、プラズマＣＶＤ法によりＳｉＮ膜１４
０，ａ−Ｓｉ半導体膜１１０ｐを各々基板温度３００
℃，２７０℃，厚さ３５０ｎｍ，４０ｎｍ連続堆積す
る。続いて周辺回路が形成される領域のみ、ａ−Ｓｉ膜
をレーザアニールにより結晶化する。レーザはＸｅＣｌ
エキシマレーザである。照射は真空中、エネルギー密度
２００ｍＪ／cm2 で実施した。表示部のａ−ＳｉＴＦＴ
の特性劣化を防止するため、照射前の加熱脱水素処理は
行わない。また照射中の基板はランプ加熱により３００
℃に加熱し多結晶膜の結晶性，均一性を向上させた。続
いて後のｎ＋Ｓｉエッチング時のストッパ層として第２
のａ−Ｓｉ半導体層１１０ａを形成する。第１のＳｉ層
堆積からレーザ照射、第２のＳｉ層堆積までは基板を大
気露出せずに工程を進める。これは、２層のＳｉ界面に
自然酸化膜を生じさせないためである。自然酸化膜がな
いことで、Ｓｉ上面のｎ+ 層からＳｉＮ／Ｓｉ界面のチ
ャネル間の抵抗を低減できる。続いてａ−Ｓｉ半導体膜
１１０ｐ，ａ−Ｓｉ半導体膜１１０ａの積層膜を島状に
エッチングする。エッチングには、トリフルオロクロロ
カーボンと酸素の混合ガスによるドライエッチ法を用い
た。
ＴＴ２の製造方法として多結晶シリコン（ｐ−Ｓｉ）を
能動層とする逆スタガ型ＴＦＴの製造方法を説明する。
図６，図７，図８は本発明による回路部のＴＦＴの主要
製造過程における断面構造を示す。（なお、図示ない
が、表示部のＴＦＴはｎ型単極性非晶質シリコン（ａ−
Ｓｉ）ＴＦＴで、図中のＴ２とほぼ同一のプロセスで製
造される。）図６において、まずガラス基板１０上にＣ
ｒ膜をスパッタ法により厚さ１２０ｎｍ堆積し、不要部
分をエッチングで除去し、ゲート電極１１３を形成す
る。エッチング液は、硝酸セリウム系のエッチング液で
ある。続いて、プラズマＣＶＤ法によりＳｉＮ膜１４
０，ａ−Ｓｉ半導体膜１１０ｐを各々基板温度３００
℃，２７０℃，厚さ３５０ｎｍ，４０ｎｍ連続堆積す
る。続いて周辺回路が形成される領域のみ、ａ−Ｓｉ膜
をレーザアニールにより結晶化する。レーザはＸｅＣｌ
エキシマレーザである。照射は真空中、エネルギー密度
２００ｍＪ／cm2 で実施した。表示部のａ−ＳｉＴＦＴ
の特性劣化を防止するため、照射前の加熱脱水素処理は
行わない。また照射中の基板はランプ加熱により３００
℃に加熱し多結晶膜の結晶性，均一性を向上させた。続
いて後のｎ＋Ｓｉエッチング時のストッパ層として第２
のａ−Ｓｉ半導体層１１０ａを形成する。第１のＳｉ層
堆積からレーザ照射、第２のＳｉ層堆積までは基板を大
気露出せずに工程を進める。これは、２層のＳｉ界面に
自然酸化膜を生じさせないためである。自然酸化膜がな
いことで、Ｓｉ上面のｎ+ 層からＳｉＮ／Ｓｉ界面のチ
ャネル間の抵抗を低減できる。続いてａ−Ｓｉ半導体膜
１１０ｐ，ａ−Ｓｉ半導体膜１１０ａの積層膜を島状に
エッチングする。エッチングには、トリフルオロクロロ
カーボンと酸素の混合ガスによるドライエッチ法を用い
た。
【００３３】この島状加工は、ホトリソグラフィのレジ
ストパターンをマスクとして、エッチングしたが、この
レジストを残したままボロンのイオン照射を行う。これ
により、シリコンの島の側壁にのみボロン（Ｂ）が導入
され、図７に示すようにｐ+領域１３６がＳｉの側壁に
形成される。イオンドーピングは非質量分離型のイオン
照射装置を用い、原料ガスにヘリウム希釈のジボランを
用いた。加速電圧は１０ｋＶ、ドーズ量は１０１５個／
cm2 とした。この際基板温度を例えば３００℃に加熱し
ておくと、Ｓｉ中に打ち込まれたＰは活性化され、新た
なレーザ照射もしくは加熱処理などの活性化処理を省略
できる。もちろん別途熱アニールなどによる活性処理化
を施し、特性をより向上させてもよい。
ストパターンをマスクとして、エッチングしたが、この
レジストを残したままボロンのイオン照射を行う。これ
により、シリコンの島の側壁にのみボロン（Ｂ）が導入
され、図７に示すようにｐ+領域１３６がＳｉの側壁に
形成される。イオンドーピングは非質量分離型のイオン
照射装置を用い、原料ガスにヘリウム希釈のジボランを
用いた。加速電圧は１０ｋＶ、ドーズ量は１０１５個／
cm2 とした。この際基板温度を例えば３００℃に加熱し
ておくと、Ｓｉ中に打ち込まれたＰは活性化され、新た
なレーザ照射もしくは加熱処理などの活性化処理を省略
できる。もちろん別途熱アニールなどによる活性処理化
を施し、特性をより向上させてもよい。
【００３４】つづいてスパッタ法により基板温度１６０
℃で厚さ２００ｎｍのＭｏ膜を堆積する。続いてＭｏを
燐酸酢酸混合液（ＰＡＮ液）を用い、図８に示すように
ソース電極１３７，ドレイン電極１３８を形成する。
℃で厚さ２００ｎｍのＭｏ膜を堆積する。続いてＭｏを
燐酸酢酸混合液（ＰＡＮ液）を用い、図８に示すように
ソース電極１３７，ドレイン電極１３８を形成する。
【００３５】以下、図示無いが表示部の画素電極用とし
てスパッタ法によりＩＴＯ膜を基板温度２２０℃で、厚
さ１４０ｎｍ堆積する。このＩＴＯをＨＢｒ液を用いた
ホトリソグラフィにより画素電極加工する。ＴＦＴの保
護膜としてＳｉＮ膜をプラズマＣＶＤにより堆積する。
最後にこのＳｉＮ膜をゲート絶縁膜同様のホト，エッチ
ングし、信号線，ゲート線の端子を露出させ、ＴＦＴを
完成させる。
てスパッタ法によりＩＴＯ膜を基板温度２２０℃で、厚
さ１４０ｎｍ堆積する。このＩＴＯをＨＢｒ液を用いた
ホトリソグラフィにより画素電極加工する。ＴＦＴの保
護膜としてＳｉＮ膜をプラズマＣＶＤにより堆積する。
最後にこのＳｉＮ膜をゲート絶縁膜同様のホト，エッチ
ングし、信号線，ゲート線の端子を露出させ、ＴＦＴを
完成させる。
【００３６】図９は、上記製造過程の内、ｐ+ 領域形成
時（平面図の図７）時のＴ１，Ｔ２の部分の平面図を示
す。図中、Ａ−Ｂ方向が、図７の断面に相当する。poly
−Ｓｉとａ−Ｓｉの積層された半導体膜１１０ａ，１１
０ｐはＴＦＴＴ１においては、ゲート電極１１３よりも
小さく、ＴＦＴＴ２においてはゲート電極１１３よりも
大きく形成されている。半導体膜のほぼ全面にｎ+ 領域
１３５が形成されている。ｐ+ 領域１３６は半導体膜の
４辺に形成される（半導体膜の側壁）。その幅は１００
ｎｍ以下とする。
時（平面図の図７）時のＴ１，Ｔ２の部分の平面図を示
す。図中、Ａ−Ｂ方向が、図７の断面に相当する。poly
−Ｓｉとａ−Ｓｉの積層された半導体膜１１０ａ，１１
０ｐはＴＦＴＴ１においては、ゲート電極１１３よりも
小さく、ＴＦＴＴ２においてはゲート電極１１３よりも
大きく形成されている。半導体膜のほぼ全面にｎ+ 領域
１３５が形成されている。ｐ+ 領域１３６は半導体膜の
４辺に形成される（半導体膜の側壁）。その幅は１００
ｎｍ以下とする。
【００３７】図１０に、上記製造過程の内、ソースドレ
イン電極形成時（平面図の図８）時のＴ１，Ｔ２の部分
の平面図を示す。図９で説明したゲート電極１１３，半
導体膜１１０ａ，１１０ｐにソース電極１３７，ドレイ
ン電極１３８が追加された形となっている。ｎ+ 領域１
３５は、ソースドレイン電極で被覆されていないところ
は、ドライエッチで除去されている。半導体の側壁にあ
ったｐ+ 領域も、ドライエッチの際の横方向へのエッチ
ングにより除去され、ソースドレイン電極下のみとなっ
ている。すなわち、ソースドレイン電極以外の部分には
低抵抗のｎ+ やｐ+ が残っていないので、これらのＴＦ
Ｔのリーク電流は低く良好なスイッチング特性が得られ
る。
イン電極形成時（平面図の図８）時のＴ１，Ｔ２の部分
の平面図を示す。図９で説明したゲート電極１１３，半
導体膜１１０ａ，１１０ｐにソース電極１３７，ドレイ
ン電極１３８が追加された形となっている。ｎ+ 領域１
３５は、ソースドレイン電極で被覆されていないところ
は、ドライエッチで除去されている。半導体の側壁にあ
ったｐ+ 領域も、ドライエッチの際の横方向へのエッチ
ングにより除去され、ソースドレイン電極下のみとなっ
ている。すなわち、ソースドレイン電極以外の部分には
低抵抗のｎ+ やｐ+ が残っていないので、これらのＴＦ
Ｔのリーク電流は低く良好なスイッチング特性が得られ
る。
【００３８】画素のＴＦＴも基本構造は回路ＴＦＴと同
じであるが、画素ではレーザ照射されないため、Ｓｉ層
はａ−Ｓｉ二層のＴＦＴとなる。画素のＴＦＴは特性的
には、オフ電流が低いことが重要である。ａ−ＳｉＴＦ
Ｔであるため、ホール伝導が殆どなく、オフ電流は低
い。このため断面構造はＴ１，Ｔ２の何れも使用可能で
ある。
じであるが、画素ではレーザ照射されないため、Ｓｉ層
はａ−Ｓｉ二層のＴＦＴとなる。画素のＴＦＴは特性的
には、オフ電流が低いことが重要である。ａ−ＳｉＴＦ
Ｔであるため、ホール伝導が殆どなく、オフ電流は低
い。このため断面構造はＴ１，Ｔ２の何れも使用可能で
ある。
【００３９】図１１は本発明による液晶表示装置の平面
構造図を示す。表示領域４０の大きさは、縦７２mm，横
９６mmである。画素数は、縦２４０×横３２０×３画素
である。ガラス基板１０上に、アクティブマトリクス方
式の表示領域４０、その外周に映像信号側周辺回路５
１，走査信号側周辺回路５２、が内蔵される。さらに基
板上にドライバＬＳＩ２１がＣＯＧ法（チップオングラ
ス法）により実装される。ドライバの出力端子は走査側
周辺回路５２及び映像信号側周辺回路５１に接続され
る。ドライバは走査信号と映像信号及びそれらのクロッ
ク信号を発生する機能を持つ。図示ないが基板裏面に位
置するインタフェス回路のプリント基板からの信号およ
び電源はＦＰＣ（フレキシブルプリントサーキット）８
０により導かれ、ガラス基板上の薄膜配線５５の一端に
接続される。プリント基板には、図示ないがタイミング
コンバータ等のＩＣからなる信号処理回路，液晶で表示
される各階調に対応する階調電圧発生回路が実装され
る。薄膜配線５５の他端はドライバＬＳＩ２１に接続さ
れている。以上の部材はケース９０に収められ液晶表示
装置を構成する。
構造図を示す。表示領域４０の大きさは、縦７２mm，横
９６mmである。画素数は、縦２４０×横３２０×３画素
である。ガラス基板１０上に、アクティブマトリクス方
式の表示領域４０、その外周に映像信号側周辺回路５
１，走査信号側周辺回路５２、が内蔵される。さらに基
板上にドライバＬＳＩ２１がＣＯＧ法（チップオングラ
ス法）により実装される。ドライバの出力端子は走査側
周辺回路５２及び映像信号側周辺回路５１に接続され
る。ドライバは走査信号と映像信号及びそれらのクロッ
ク信号を発生する機能を持つ。図示ないが基板裏面に位
置するインタフェス回路のプリント基板からの信号およ
び電源はＦＰＣ（フレキシブルプリントサーキット）８
０により導かれ、ガラス基板上の薄膜配線５５の一端に
接続される。プリント基板には、図示ないがタイミング
コンバータ等のＩＣからなる信号処理回路，液晶で表示
される各階調に対応する階調電圧発生回路が実装され
る。薄膜配線５５の他端はドライバＬＳＩ２１に接続さ
れている。以上の部材はケース９０に収められ液晶表示
装置を構成する。
【００４０】図１２は縦２４０×横３２０×３画素の表
示領域と周辺回路の等価回路を示す。各画素の液晶容量
１０１ａ−Ｓｉのｎ型単極性ＴＦＴＴＰＩＸにより駆動
される。映像信号側周辺回路５１はスイッチマトリクス
方式である。走査側の回路５２は、シフトレジスタ方式
である。まず映像信号側回路を説明すると、ドライバ２
１からの映像信号及Ｖｄｄ１からＶｄｄ２４０を単極性
（ｎ型）TFT101c により分岐し、表示部の映像信号線に
供給する。信号の分岐は、クロックパルスＣＬ１からＣ
Ｌ４によるサンプリングＴＦＴ１０１ｃのスイッチ動作
により制御される。すなわち画素のライン選択時間(３
５μｓ)の前半にクロック信号ＣＬ１，ＣＬ２，ＣＬ
３，ＣＬ４により順次回路ＴＦＴをオンさせる。これに
合わせドライバーからのデータ、たとえば一番左端で
は、Ｖｄｄ１をサンプリングし、ＴＦＴ１０１ｃを通し
て各映像信号線に映像信号Ｖｄ１，Ｖｄ２,Ｖｄ３,Ｖｄ
４を充電する。この映像信号は、画素のライン選択時間
の後半に画素のＴＦＴにより液晶容量に充電される。ド
ライバーの２４０本の映像信号端子により、９６０本の
映像信号線が駆動できる。走査側は、図４のシフトレジ
スタを２４０段連結した回路である。シフトレジスタ各
段の出力電圧を走査信号Ｖｇ１，Ｖｇ２，Ｖｇ２４０と
して表示部に供給する。その際、シフトレジスタの出力
を直接供給すれば回路を簡略化できる。またシフトレジ
スタと表示部の間にレベルシフトおよびバッファ回路を
設ければ動作を安定化できる。いずれも、２相のクロッ
クパルスとシフトレジスタ第一段への入力信号（図４で
はＶ１）と数本の電源により駆動できる。即ち回路内蔵
によりドライバーＩＣおよび接続数を１／４以下に低減
できる。かつ低消費電力で小型の液晶表示装置を、簡略
な工程で製造できる。本発明のプロセス温度は低いため
基板のガラス基板の収縮量が低減される。基板上に形成
されたパターンの寸法変動が小さいため、基板およびド
ライバーのそれぞれの接続端子の位置合わせ精度が向上
する。接続ピッチの微小化，有効接続面積の拡大による
接続抵抗の低減，接続工程の不良低減，接続時間の短縮
が可能となる。
示領域と周辺回路の等価回路を示す。各画素の液晶容量
１０１ａ−Ｓｉのｎ型単極性ＴＦＴＴＰＩＸにより駆動
される。映像信号側周辺回路５１はスイッチマトリクス
方式である。走査側の回路５２は、シフトレジスタ方式
である。まず映像信号側回路を説明すると、ドライバ２
１からの映像信号及Ｖｄｄ１からＶｄｄ２４０を単極性
（ｎ型）TFT101c により分岐し、表示部の映像信号線に
供給する。信号の分岐は、クロックパルスＣＬ１からＣ
Ｌ４によるサンプリングＴＦＴ１０１ｃのスイッチ動作
により制御される。すなわち画素のライン選択時間(３
５μｓ)の前半にクロック信号ＣＬ１，ＣＬ２，ＣＬ
３，ＣＬ４により順次回路ＴＦＴをオンさせる。これに
合わせドライバーからのデータ、たとえば一番左端で
は、Ｖｄｄ１をサンプリングし、ＴＦＴ１０１ｃを通し
て各映像信号線に映像信号Ｖｄ１，Ｖｄ２,Ｖｄ３,Ｖｄ
４を充電する。この映像信号は、画素のライン選択時間
の後半に画素のＴＦＴにより液晶容量に充電される。ド
ライバーの２４０本の映像信号端子により、９６０本の
映像信号線が駆動できる。走査側は、図４のシフトレジ
スタを２４０段連結した回路である。シフトレジスタ各
段の出力電圧を走査信号Ｖｇ１，Ｖｇ２，Ｖｇ２４０と
して表示部に供給する。その際、シフトレジスタの出力
を直接供給すれば回路を簡略化できる。またシフトレジ
スタと表示部の間にレベルシフトおよびバッファ回路を
設ければ動作を安定化できる。いずれも、２相のクロッ
クパルスとシフトレジスタ第一段への入力信号（図４で
はＶ１）と数本の電源により駆動できる。即ち回路内蔵
によりドライバーＩＣおよび接続数を１／４以下に低減
できる。かつ低消費電力で小型の液晶表示装置を、簡略
な工程で製造できる。本発明のプロセス温度は低いため
基板のガラス基板の収縮量が低減される。基板上に形成
されたパターンの寸法変動が小さいため、基板およびド
ライバーのそれぞれの接続端子の位置合わせ精度が向上
する。接続ピッチの微小化，有効接続面積の拡大による
接続抵抗の低減，接続工程の不良低減，接続時間の短縮
が可能となる。
【００４１】上述した本発明の両極性ＴＦＴ及び単極性
ＴＦＴの実施例において以下に列挙する変更を加えても
本発明の主旨を損なわない。
ＴＦＴの実施例において以下に列挙する変更を加えても
本発明の主旨を損なわない。
【００４２】実施例ではゲート電極材料としてＣｒを用
いたがその他の金属，積層膜または合金等を使用しても
よい。実施例ではゲート絶縁膜材料としてＳｉＮ膜を用
いたが、このほかにＳｉＯ2 ，ＳｉＯＮ等の膜を用いて
もよい。またゲート線材料にＡｌ，Ｔａを用いた場合に
はこれを陽極化成することで得られる酸化膜との積層膜
とし、絶縁膜の耐圧向上，短絡防止を図ってもよい。実
施例は半導体膜をプラズマＣＶＤによるａ−Ｓｉ膜また
はこれをレーザアニールした多結晶Ｓｉ膜としたがこれ
を他の材料または他の製法によってもよい。例えばゲル
マンガスを材料ガスにプラズマＣＶＤで堆積したＧｅ
膜、またはＧｅとＳｉの混晶膜ないしは超構造膜として
もよい。また半導体膜の堆積方法はプラズマダメージの
無い減圧ＣＶＤ法，膜中の水素量を低減できるスパッタ
法、又はＥＣＲ−ＣＶＤ法を用い膜の不安定性の防止，
プロセス温度の低減を図ってもよい。さらにこれらを含
む合金及び積層膜を用いてもよい。
いたがその他の金属，積層膜または合金等を使用しても
よい。実施例ではゲート絶縁膜材料としてＳｉＮ膜を用
いたが、このほかにＳｉＯ2 ，ＳｉＯＮ等の膜を用いて
もよい。またゲート線材料にＡｌ，Ｔａを用いた場合に
はこれを陽極化成することで得られる酸化膜との積層膜
とし、絶縁膜の耐圧向上，短絡防止を図ってもよい。実
施例は半導体膜をプラズマＣＶＤによるａ−Ｓｉ膜また
はこれをレーザアニールした多結晶Ｓｉ膜としたがこれ
を他の材料または他の製法によってもよい。例えばゲル
マンガスを材料ガスにプラズマＣＶＤで堆積したＧｅ
膜、またはＧｅとＳｉの混晶膜ないしは超構造膜として
もよい。また半導体膜の堆積方法はプラズマダメージの
無い減圧ＣＶＤ法，膜中の水素量を低減できるスパッタ
法、又はＥＣＲ−ＣＶＤ法を用い膜の不安定性の防止，
プロセス温度の低減を図ってもよい。さらにこれらを含
む合金及び積層膜を用いてもよい。
【００４３】本実施例では、ｐ+ 領域を形成する際、半
導体膜のパターニングに用いたレジスト膜をマスクとし
てｐ型不純物を照射したが、マスクなしで、照射しても
良い。この場合あらかじめ形成されているｎ+ 領域にも
ｐ型の不純物が導入されるが、ｎ+ 領域の不純物濃度を
照射されるｐ型不純物の濃度より十分高くしておく。こ
れにより、ｐ型不純物の効果は現われず、ｐ型不純物が
照射されてもｎ+ 領域としての機能を損なわない。
導体膜のパターニングに用いたレジスト膜をマスクとし
てｐ型不純物を照射したが、マスクなしで、照射しても
良い。この場合あらかじめ形成されているｎ+ 領域にも
ｐ型の不純物が導入されるが、ｎ+ 領域の不純物濃度を
照射されるｐ型不純物の濃度より十分高くしておく。こ
れにより、ｐ型不純物の効果は現われず、ｐ型不純物が
照射されてもｎ+ 領域としての機能を損なわない。
【００４４】本実施例において、半導体膜を島状に加工
する際に、側面を順テーパとしてもよい。これにより側
壁への不純物照射密度が向上し、不純物濃度を高くでき
高い導通電流が得られるとともに、照射時間が短くなり
工程短縮する。また照射損傷を低減できる。またソース
ドレイン電極の密着性が良好となる。
する際に、側面を順テーパとしてもよい。これにより側
壁への不純物照射密度が向上し、不純物濃度を高くでき
高い導通電流が得られるとともに、照射時間が短くなり
工程短縮する。また照射損傷を低減できる。またソース
ドレイン電極の密着性が良好となる。
【００４５】図１４に、液晶表示装置の一画素分の断面
図である。ガラス基板１０には、画素を駆動するＴＦＴ
ＴＲＩＸ, 画素電極１５０等が、液晶２００と接する側
の面に形成されている。ＴＦＴＴＰＩＸの構造は、半導
体膜１１０がａ−Ｓｉである事以外は前述した回路のｎ
型ＴＦＴと同じである。すなわち、ゲート電極１１３，
ゲート絶縁膜１４０，半導体膜１１０，ソースドレイン
電極１３７，１３８，保護膜が順次積層された形となっ
ている。画素電極１５０はソース電極１５０と接続され
る。配向膜２０５は、液晶の分子の配列をそろえるため
スピンナー塗布，ラビング処理により形成される。液晶
と反対側には偏向板２１０が貼られる。対向基板（ガラ
ス）１２の内側表面には画素電極以外の領域から漏れて
くる光を遮ぎるためＣｒのブラックマトリクス１６０，
有機樹脂をロールコート塗布後染色して形成したカラー
フィルタ１７０ｒ，１７０ｇ，ＩＴＯの対向電極１５
２，配向膜２０７が順次形成されている。また外側表面
には偏向板２１２を張り付けてある。両基板間のギャッ
プ長を約５μｍとし、図には示していないが基板の周辺
部を樹脂で接着した後、ネマチック型液晶を充填，封入
する。偏向板２１０と２１２の偏向方向は直交させ、配
向膜２０５，２０７ラビング方向を直交させてある。表
示モードは、液晶に電圧が印加され無いときに光が透過
するノーマリーホワイトモードとなる。図示無いがバッ
クライトがガラス基板１０の裏面に位置し、液晶に光を
照射する。ガラス基板の外側面には偏光フィルム２１
０，２１２が張り付けられている。液晶に印加される電
圧により透過光量が制御して画像表示される。図１３は
液晶表示装置を搭載した携帯型情報処理装置を示す。通
信機能を有する手帳型パソコンで有る。マイクロプロセ
ッサを中心とする情報処理機能を搭載したＣＰＵボード
９５０，パソコン内にシステム全体に電力を供給する充
電型電池９２０，数字データ入力用キーボード９０４，
情報処理メニュー選択スイッチ９０１，データ記録用メ
モリーカード９６０を収めている。外部との信号の入出
力は、接続端子９０３，送受信素子９０２を用いて行
う。周辺回路の消費電力が低減できるため電源となるバ
ッテリーの小型軽量化が可能となる。これにより直接的
及び、間接的に（これらを格納，保持する構造部材につ
いても）小型軽量薄形化でき、手帳形パソコンの可搬性
を向上できる。また、一回の充電で使用できる時間が延
び使い勝手が向上できた。
図である。ガラス基板１０には、画素を駆動するＴＦＴ
ＴＲＩＸ, 画素電極１５０等が、液晶２００と接する側
の面に形成されている。ＴＦＴＴＰＩＸの構造は、半導
体膜１１０がａ−Ｓｉである事以外は前述した回路のｎ
型ＴＦＴと同じである。すなわち、ゲート電極１１３，
ゲート絶縁膜１４０，半導体膜１１０，ソースドレイン
電極１３７，１３８，保護膜が順次積層された形となっ
ている。画素電極１５０はソース電極１５０と接続され
る。配向膜２０５は、液晶の分子の配列をそろえるため
スピンナー塗布，ラビング処理により形成される。液晶
と反対側には偏向板２１０が貼られる。対向基板（ガラ
ス）１２の内側表面には画素電極以外の領域から漏れて
くる光を遮ぎるためＣｒのブラックマトリクス１６０，
有機樹脂をロールコート塗布後染色して形成したカラー
フィルタ１７０ｒ，１７０ｇ，ＩＴＯの対向電極１５
２，配向膜２０７が順次形成されている。また外側表面
には偏向板２１２を張り付けてある。両基板間のギャッ
プ長を約５μｍとし、図には示していないが基板の周辺
部を樹脂で接着した後、ネマチック型液晶を充填，封入
する。偏向板２１０と２１２の偏向方向は直交させ、配
向膜２０５，２０７ラビング方向を直交させてある。表
示モードは、液晶に電圧が印加され無いときに光が透過
するノーマリーホワイトモードとなる。図示無いがバッ
クライトがガラス基板１０の裏面に位置し、液晶に光を
照射する。ガラス基板の外側面には偏光フィルム２１
０，２１２が張り付けられている。液晶に印加される電
圧により透過光量が制御して画像表示される。図１３は
液晶表示装置を搭載した携帯型情報処理装置を示す。通
信機能を有する手帳型パソコンで有る。マイクロプロセ
ッサを中心とする情報処理機能を搭載したＣＰＵボード
９５０，パソコン内にシステム全体に電力を供給する充
電型電池９２０，数字データ入力用キーボード９０４，
情報処理メニュー選択スイッチ９０１，データ記録用メ
モリーカード９６０を収めている。外部との信号の入出
力は、接続端子９０３，送受信素子９０２を用いて行
う。周辺回路の消費電力が低減できるため電源となるバ
ッテリーの小型軽量化が可能となる。これにより直接的
及び、間接的に（これらを格納，保持する構造部材につ
いても）小型軽量薄形化でき、手帳形パソコンの可搬性
を向上できる。また、一回の充電で使用できる時間が延
び使い勝手が向上できた。
【００４６】本発明によるＬＣＤのは本実施例に限ら
ず、他のポータブルな情報処理装置の小型化，軽量化，
電池寿命の向上に効果がある。例えば、本発明のＬＣＤ
を携帯用電話，携帯用ゲーム機、および小売店等で用い
られる売上／注文管理用の携帯用情報処理器など、集積
回路を用いた情報処理を電池の電力を元に行う機器にお
いて有効である。
ず、他のポータブルな情報処理装置の小型化，軽量化，
電池寿命の向上に効果がある。例えば、本発明のＬＣＤ
を携帯用電話，携帯用ゲーム機、および小売店等で用い
られる売上／注文管理用の携帯用情報処理器など、集積
回路を用いた情報処理を電池の電力を元に行う機器にお
いて有効である。
【００４７】さらに、正スタガ構造ＴＦＴによる単極性
および両極性のＴＦＴの製造法について説明する。図１
５，図１６，図１７は、正スタガ構造の両極性および単
極性のＴＦＴ（Ｔ１，Ｔ２）の製造過程における断面構
造図である。図５において、ガラス基板１０上にスパッ
タ法によりＩＴＯ膜を堆積し、ソース電極１３７，ドレ
イン電極１３８の形状に加工する。続いてフォスフィン
のプラズマ中に基板を晒し、ＩＴＯのソースドレイン電
極表面にＰ（リン）を付着させる。続いて半導体膜１１
０ａをプラズマＣＶＤ法により堆積する。これによりＩ
ＴＯと接する領域のＳｉにＰが拡散し、ｎ+ 領域１３５
となる。続いてエキシマレーザ照射によりＳｉ表面を結
晶化する。続いてゲート絶縁膜のＳｉＮ１４０をプラズ
マＣＶＤ法により堆積する。続いてクロム膜をスパッタ
法により堆積しフォトリソグラフィによりゲート電極形
状１１３に加工する。その際のフォトレジストを残した
まま、ＳｉＮ，Ｓｉをドライエッチで加工しゲート電極
と同一平面形状のSiN140，ａ−Ｓｉ半導体膜１１０ａ，
１１０ｐ島を得る。
および両極性のＴＦＴの製造法について説明する。図１
５，図１６，図１７は、正スタガ構造の両極性および単
極性のＴＦＴ（Ｔ１，Ｔ２）の製造過程における断面構
造図である。図５において、ガラス基板１０上にスパッ
タ法によりＩＴＯ膜を堆積し、ソース電極１３７，ドレ
イン電極１３８の形状に加工する。続いてフォスフィン
のプラズマ中に基板を晒し、ＩＴＯのソースドレイン電
極表面にＰ（リン）を付着させる。続いて半導体膜１１
０ａをプラズマＣＶＤ法により堆積する。これによりＩ
ＴＯと接する領域のＳｉにＰが拡散し、ｎ+ 領域１３５
となる。続いてエキシマレーザ照射によりＳｉ表面を結
晶化する。続いてゲート絶縁膜のＳｉＮ１４０をプラズ
マＣＶＤ法により堆積する。続いてクロム膜をスパッタ
法により堆積しフォトリソグラフィによりゲート電極形
状１１３に加工する。その際のフォトレジストを残した
まま、ＳｉＮ，Ｓｉをドライエッチで加工しゲート電極
と同一平面形状のSiN140，ａ−Ｓｉ半導体膜１１０ａ，
１１０ｐ島を得る。
【００４８】フォトレジストを残したまま、再びゲート
電極１１３およびＳｉＮ１４０をエッチングし、ホトレ
ジストの端面からエッチングを横方向に進行させる。こ
の結果図１６のごとく、Ｓｉがゲート電極の端部より外
へはみ出した構造となる。
電極１１３およびＳｉＮ１４０をエッチングし、ホトレ
ジストの端面からエッチングを横方向に進行させる。こ
の結果図１６のごとく、Ｓｉがゲート電極の端部より外
へはみ出した構造となる。
【００４９】この状態でボロンを照射する。これにより
図１７に示すようにゲートの後退した領域のＳｉ層がｐ
+ 領域１３６に変換される。以上により、図１６に示し
たｎ+ 領域とｐ+ 領域を備えた正スタガ型ＴＦＴとな
る。ゲート電極の端面をソースドレイン電極上に設けた
場合には両極性ＴＦＴ（Ｔ１），ソースドレイン電極の
外側に設けた場合には単極性ＴＦＴ（Ｔ２）となり同一
プロセスにより異なる特性のＴＦＴが形成できる。
図１７に示すようにゲートの後退した領域のＳｉ層がｐ
+ 領域１３６に変換される。以上により、図１６に示し
たｎ+ 領域とｐ+ 領域を備えた正スタガ型ＴＦＴとな
る。ゲート電極の端面をソースドレイン電極上に設けた
場合には両極性ＴＦＴ（Ｔ１），ソースドレイン電極の
外側に設けた場合には単極性ＴＦＴ（Ｔ２）となり同一
プロセスにより異なる特性のＴＦＴが形成できる。
【００５０】
【発明の効果】以上述べたように本発明によれば、簡略
な工程で両極性及び単極性の薄膜トランジスタが製造で
き、これを用いた低消費電力のインバータ，液晶表示装
置が実現できる。
な工程で両極性及び単極性の薄膜トランジスタが製造で
き、これを用いた低消費電力のインバータ，液晶表示装
置が実現できる。
【図１】本発明の実施例である両極性及び単極性の薄膜
トランジスタの断面構造を示す図。
トランジスタの断面構造を示す図。
【図２】両極性及び単極性の薄膜トランジスタの特性を
示す図。
示す図。
【図３】本発明による薄膜トランジスタを用いたインバ
ータ回路の実施例を示す図。
ータ回路の実施例を示す図。
【図４】図３に示したインバータ回路を適用したシフト
レジスタ回路を示す図。
レジスタ回路を示す図。
【図５】図４に示したシフトレジスタ回路の駆動波形を
示す図。
示す図。
【図６】両極性及び単極性の薄膜トランジスタの製造過
程の断面を示す図。
程の断面を示す図。
【図７】両極性及び単極性の薄膜トランジスタの製造過
程の断面を示す図。
程の断面を示す図。
【図８】両極性及び単極性の薄膜トランジスタの製造過
程の断面を示す図。
程の断面を示す図。
【図９】両極性及び単極性の薄膜トランジスタの製造過
程の平面図。
程の平面図。
【図１０】両極性及び単極性の薄膜トランジスタの製造
過程の平面図。
過程の平面図。
【図１１】周辺回路内蔵型液晶表示装置の平面図。
【図１２】図１１に示した液晶表示装置の画素と周辺回
路の等価回路を示す図。
路の等価回路を示す図。
【図１３】液晶表示装置の画素の断面図。
【図１４】本発明を適用した液晶表示装置を用いた情報
処理装置の概要を示す図。
処理装置の概要を示す図。
【図１５】本発明の他の実施例である薄膜トランジスタ
の製造過程の断面図。
の製造過程の断面図。
【図１６】本発明の他の実施例である薄膜トランジスタ
の製造過程の断面図。
の製造過程の断面図。
【図１７】本発明の他の実施例である薄膜トランジスタ
の製造過程の断面図。
の製造過程の断面図。
Ｔ１，Ｔ３…両極性ＴＦＴ、Ｔ２，Ｔ４…単極性ＴＦ
Ｔ、１０…基板、４０…表示領域、５１…映像信号側周
辺回路、５２…走査信号側周辺回路、２１…ドライバＬ
ＳＩ、５５…配線、８０…接続線、９０…ケース、１１
０，１１０ａ，１１０ｐ…半導体膜、１３５…ｎ+ 領
域、１３６…ｐ+ 領域、１３７，１３８…ソース電極，
ドレイン電極、１４０…ゲート絶縁膜、１４５…保護
膜、１５０…画素電極。
Ｔ、１０…基板、４０…表示領域、５１…映像信号側周
辺回路、５２…走査信号側周辺回路、２１…ドライバＬ
ＳＩ、５５…配線、８０…接続線、９０…ケース、１１
０，１１０ａ，１１０ｐ…半導体膜、１３５…ｎ+ 領
域、１３６…ｐ+ 領域、１３７，１３８…ソース電極，
ドレイン電極、１４０…ゲート絶縁膜、１４５…保護
膜、１５０…画素電極。
Claims (25)
- 【請求項１】少なくとも一方が透明な一対の基板と、前
記一対の基板間に液晶組成物が封入された液晶層とを有
し、 前記一対の基板の一方の基板には、マトリクス上に配置
され複数の第１の半導体素子を有する表示領域と、前記
表示領域の周辺に配置され複数の第２の半導体素子を有
し前記複数の第１の半導体素子を駆動するための周辺回
路領域とが形成され、 前記周辺回路領域内の複数の第２の半導体素子は、単極
性及び両極性の半導体素子を有することを特徴とする液
晶表示装置。 - 【請求項２】請求項１において、前記単極性及び両極性
の半導体素子はインバータを構成することを特徴とする
液晶表示装置。 - 【請求項３】請求項２において、前記インバータはシフ
トレジスタを構成することを特徴とする液晶表示装置。 - 【請求項４】請求項１において、前記表示領域に形成さ
れる第１の半導体素子の半導体層は非晶質シリコンで構
成され、前記周辺回路領域に形成される第２の半導体素
子の半導体層は多結晶シリコンで構成を成することを特
徴とする液晶表示装置。 - 【請求項５】請求項１において、前記第１及び第２の半
導体素子は薄膜半導体素子であることを特徴とする液晶
表示装置。 - 【請求項６】請求項５において、前記第２の半導体素子
を構成する単極性及び両極性の薄膜半導体素子は前記基
板上に形成されたゲート電極と、このゲート電極上に絶
縁膜を介して形成された半導体層とを有し、この半導体
層の両側のそれぞれにはｐ＋領域及びｎ＋ 領域が形成
されていることを特徴とする液晶表示装置。 - 【請求項７】請求項６において、前記両極性の薄膜半導
体素子の半導体層の前記ｐ+ 領域およびｎ+ 領域は前記
基板の垂直方向から見たゲート電極の領域の範囲内に位
置していることを特徴とする液晶表示装置。 - 【請求項８】請求項７において、前記両極性の薄膜半導
体素子のｐ領域上に前記ｎ+ 領域が形成されていること
を特徴とする液晶表示装置。 - 【請求項９】請求項８において、前記両極性の薄膜半導
体素子の前記ｎ+ 領域は前記半導体層のチャネル領域上
にオーバーラップしていることを特徴とする液晶表示装
置。 - 【請求項１０】請求項６において、前記単極性の薄膜半
導体素子の半導体層のｐ+ 領域およびｎ+ 領域のいずれ
か一方は、前記基板の垂直方向から見たゲート電極の領
域の範囲外に位置していることを特徴とする液晶表示装
置。 - 【請求項１１】請求項１０において、前記単極性の薄膜
半導体素子の半導体層のｐ+ 領域およびｎ+ 領域のいず
れか一方は、前記半導体層のチャネル領域上にオーバー
ラップしていることを特徴とする液晶表示装置。 - 【請求項１２】請求項１１において、前記単極性の薄膜
半導体素子のｐ+ 領域は前記基板の垂直方から見たゲー
ト電極の領域の範囲外に位置し、前記ｎ+ 領域は前記半
導体層のチャネル領域上にオーバーラップしていること
を特徴とする液晶表示装置。 - 【請求項１３】請求項４において、前記表示領域に形成
される薄膜半導体素子の半導体層は非晶質シリコンで構
成され、前記周辺回路領域に形成される薄膜半導体層は
多結晶シリコンで構成されていることを特徴とする液晶
表示装置。 - 【請求項１４】請求項１において、前記表示領域の第１
の半導体素子は単極性の半導体素子であることを特徴と
する液晶表示装置。 - 【請求項１５】請求項１４において、前記単極性の半導
体素子は薄膜半導体素子であって、この薄膜半導体素子
は、前記基板上に形成されたゲート電極と、このゲート
電極上に絶縁膜を介して形成された半導体層とを有し、 前記半導体層の両側のそれぞれにはｐ+ 領域及びｎ+ 領
域が形成され、 前記半導体層のｐ+ 領域およびｎ+ 領域のいずれか一方
は、前記基板の垂直方向から見たゲート電極の領域の範
囲外に位置していることを特徴とする液晶表示装置。 - 【請求項１６】請求項１において、前記表示領域の第１
の半導体素子は両極性の半導体素子であることを特徴と
する液晶表示装置。 - 【請求項１７】請求項１６において、前記両極性の半導
体素子は、薄膜半導体素子であって、この薄膜半導体素
子は前記基板上に形成されたゲート電極と、このゲート
電極上に絶縁膜を介して形成された半導体層とを有し、 前記半導体層の両側のそれぞれにはｐ+ 領域及びｎ+ 領
域が形成され、 前記半導体層のｐ+ 領域およびｎ+ 領域は前記基板の垂
直方向から見たゲート電極の領域の範囲内に位置してい
ることを特徴とする液晶表示装置。 - 【請求項１８】請求項１に規定された液晶表示装置と、
この液晶表示装置の周辺回路領域に制御信号を供給する
ための制御部と、この制御部へ外部からの信号を供給す
るための通信部とを有することを特徴とする情報処理装
置。 - 【請求項１９】基板と、この基板上に形成された単極性
及び両極性の薄膜半導体素子を有する半導体装置であっ
て、 前記単極性及び両極性の薄膜半導体素子はそれぞれ前記
基板上に形成されたゲート電極と、このゲート電極上に
絶縁膜を介して形成された半導体層とを有し、この半導
体層の両側のそれぞれにはｐ+ 領域及びｎ+ 領域が形成
され、 前記単極性の薄膜半導体素子の半導体層のｐ+ 領域およ
びｎ+ 領域のいずれか一方は、前記基板の垂直方向から
見たゲート電極の領域の範囲外に位置し、 前記両極性の薄膜半導体素子の半導体層の前記ｐ+ 領域
およびｎ+ 領域は前記基板の垂直方向から見たゲート電
極の領域の範囲内に位置していることを特徴とする半導
体装置。 - 【請求項２０】請求項１９において、前記単極性の薄膜
半導体素子の半導体層のｐ+ 領域およびｎ+ 領域のいず
れか一方は、前記半導体層のチャネル領域上にオーバー
ラップしていることを特徴とする半導体装置。 - 【請求項２１】請求項２０において、前記単極性の薄膜
半導体素子のｐ+ 領域は前記基板の垂直方から見たゲー
ト電極の領域の範囲外に位置し、前記ｎ+ 領域は前記半
導体層のチャネル領域上にオーバーラップしていること
を特徴とする半導体装置。 - 【請求項２２】請求項１９において、前記両極性の薄膜
半導体素子の半導体層のｐ+ 領域上に前記ｎ+ 領域が形
成されていることを特徴とする半導体装置。 - 【請求項２３】請求項２２において、前記両極性の薄膜
半導体素子の半導体層の前記ｎ+ 領域は前記半導体層の
チャネル領域上にオーバーラップしていることを特徴と
する半導体装置。 - 【請求項２４】複数の薄膜半導体素子有する半導体装置
の製造方法において、ゲート電極形成工程と、表面に第
一の型の高不純物濃度領域を有する半導体膜を形成する
工程と、前記半導体膜を島状に加工する工程と、島状に
加工した前記半導体膜の側壁に前記第一の高不純物濃度
領域とは異なる型の第二の高不純物濃度領域を設ける工
程と、前記第一および第二の高濃度不純物領域に接する
ようにソースドレイン電極を形成することを特徴とする
半導体装置の製造方法。 - 【請求項２５】請求項２４において、すくなくとも一つ
の薄膜半導体素子の第二の高不純物濃度領域が平面図に
おいてゲート電極と離れた位置に形成し、少なくとも一
つの薄膜トランジスタに於ては、第二の高不純物濃度領
域の少なくとも一部がゲート電極と重なるように形成す
ることを特徴とする半導体装置の製造方法。
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