KR102454087B1 - 박막 트랜지스터 기판 - Google Patents

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Abstract

본 발명에 의한 박막 트랜지스터 기판은 제1 박막 트랜지스터, 및 제2 박막 트랜지스터를 포함한다. 제1 박막 트랜지스터는 다결정 반도체 층, 다결정 반도체 층과 중첩된 제1 게이트 전극, 제1 게이트 전극 위에 배치된 질화막, 질화막 위에 배치된 산화막, 산화막 위에 배치된 제1 소스 전극 및 제1 드레인 전극을 갖는다. 제2 박막 트랜지스터는 제1 게이트 전극과 동일 층에 배치된 제2 게이트 전극, 제2 게이트 전극과 질화막 사이에 배치된 수소 포집층, 산화막 위에 배치된 산화물 반도체 층, 산화물 반도체층의 일측에 접촉된 제2 소스 전극, 산화물 반도체 층의 타측에 접촉된 제2 드레인 전극을 갖는다. 제1 및 제2 박막 트랜지스터들은 동일 기판 상에 배치된다. 이때, 질화막은 제2 박막 트랜지스터에서 수소 포집층을 노출시키는 오픈 홀을 갖는다.

Description

박막 트랜지스터 기판{Thin Film Transistor Substrate}
본 발명은 서로 다른 유형의 박막 트랜지스터들이 동일 기판 위에 배치된 박막 트랜지스터 기판에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 유기발광 표시장치는 매트릭스 방식으로 배열된 화소 자체에 유기발광 소자를 형성함으로써, 화상을 표시한다.
유기발광 다이오드 표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 에너지 효율이 우수한 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.
개인용 전자기기의 개발이 활발해짐에 따라, 표시장치도 휴대성 및/또는 착용성이 우수한 제품으로 개발되고 있다. 이와 같이, 휴대용 혹은 웨어러블 장치에 적용하기 위해서는 저 소비 전력을 구현한 표시장치가 필요하다. 현재까지 개발된 표시장치에 관련된 기술로는 저 소비 전력을 구현하는 데 한계가 있다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, 동일한 기판 위에 두 종류 이상의 박막 트랜지스터들을 구비한 박막 트랜지스터 기판 및 이를 이용한 표시장치를 제공하는 데 있다. 본 발명의 다른 목적은 산화물 반도체 층에 수소의 유입을 최소화하여 소자 특성을 향상시킨 박막 트랜지스터를 구비한 박막 트랜지스터 기판을 제공하는 데 있다.
본 발명의 바람직한 실시예에 의한 박막 트랜지스터 기판은 서로 다른 유형의 제1 박막 트랜지스터, 및 제2 박막 트랜지스터를 포함한다. 제1 박막 트랜지스터는 제1 반도체 층, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함한다. 제1 박막 트랜지스터는 제2 게이트 전극, 수소 포집층, 제2 반도체 층, 제2 소스 전극, 및 제2 드레인 전극을 포함한다.
제1 반도체 층은 다결정 반도체 물질을 포함한다. 제1 게이트 전극 및 제2 게이트 전극은 게이트 절연막 위에 배치된다. 이때, 제1 게이트 전극은 게이트 절연막을 사이에 두고 제1 반도체 층과 중첩 배치된다. 수소 포집층은 제2 게이트 전극 위에 배치된다. 제1 게이트 전극과 수소 포집층 위에는 중간 절연막이 배치된다. 중간 절연막은 차례로 적층된 질화막과 산화막을 포함한다. 질화막은 수소 포집층을 덮되, 수소 포집층을 노출시키는 오픈 홀을 포함한다. 제2 반도체 층은 중간 절연막 위을 사이에 두고 제2 게이트 전극과 중첩 배치된다. 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 및 제2 드레인 전극은 중간 절연막 위에 서로 이격되어 배치된다.
본 발명에 의한 박막 트랜지스터 기판은 서로 다른 두 종류의 박막 트랜지스터를 동일 기판 위에 형성하여, 어느 한 박막 트랜지스터의 단점을 다른 박막 트랜지스터가 보완하는 특징을 가질 수 있다.
본 발명의 바람직한 실시예는 질화막으로부터 산화물 반도체 층으로의 수소 유입을 최소화함으로써, 박막 트랜지스터의 소자 특성이 개선된 박막 트랜지스터 기판을 제공할 수 있다.
도 1은 본 발명의 제1 실시예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 박막 트랜지스터 기판을 나타내는 단면도이다.
도 2는 도 1에서 AR1 영역을 확대 도시한 도면이다.
도 3은 본 발명의 제2 실시예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 박막 트랜지스터 기판을 나타내는 단면도이다.
도 4는 도 3에서 AR2 영역을 확대 도시한 도면이다.
도 5a 내지 도 5h는 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판을 제조하는 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 제1 실시예에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판 위에서 제1 영역에 배치된 제1 박막 트랜지스터와 제2 영역에 배치된 제2 박막 트랜지스터를 포함한다. 기판은 표시 영역과 비 표시 영역을 포함할 수 있다. 표시 영역에는 다수 개의 화소 영역들이 매트릭스 방식으로 배열된다. 화소 영역에는 표시 기능을 위한 표시 소자들이 배치된다. 비 표시 영역은 표시 영역의 주변에 배치되며, 화소 영역에 형성된 표시 소자들을 구동하기 위한 구동 소자들이 배치될 수 있다.
여기서, 제1 영역은 비 표시 영역의 일 부분일 수 있고, 제2 영역은 표시 영역의 일 부분일 수 있다. 이 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 멀리 떨어져 배치될 수 있다. 또는, 제1 영역과 제2 영역 모두가 표시 영역에 포함될 수 있다. 특히, 단일 화소 영역 내에 다수 개의 박막 트랜지스터를 포함하는 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 서로 인접하여 배치될 수 있다.
다결정 반도체 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용할 수 있다. 또는 유기발광 다이오드 표시장치에서 화소 내 구동 박막 트랜지스터로 적용하는 것이 좋다. 산화물 반도체 물질은 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시 장치에 적합하다. 이와 같이, 서로 다른 두 종류의 박막 트랜지스터를 동일 기판 위에 동시에 배치함으로써, 최적의 효과를 나타내는 박막 트랜지스터 기판을 얻을 수 있다.
다결정 반도체 물질로 반도체 층을 형성하는 경우, 불순물 주입공정 및 고온 열처리 공정을 필요로 한다. 반면에, 산화물 반도체 물질로 반도체 층을 형성하는 경우에는 상대적으로 낮은 온도에서 공정을 수행한다. 따라서, 가혹한 조건에서 공정을 수행하는 다결정 반도체 층을 먼저 형성한 후, 산화물 반도체 층을 나중에 형성하는 것이 바람직하다. 이를 위해, 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터는 탑-게이트 구조를 갖고, 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터는 바텀-게이트 구조를 갖는 것이 바람직하다.
또한, 제조 공정상, 다결정 반도체 물질은 공극(vacancy)이 존재할 경우 특성이 저하되므로, 수소화 공정을 통해 공극을 수소로 채워주는 공정이 필요하다. 반면에, 산화물 반도체 물질은 공유 결합이 안된 공극이 캐리어(carrier)로써 역할을 할 수 있으므로, 공극을 어느 정도 보유한 상태로 안정화해주는 공정이 필요하다. 이 두 공정은, 350℃ ~ 380℃ 하에서 후속 열처리 공정을 통해 수행할 수 있다.
수소화 공정을 수행하기 위해, 다결정 반도체 물질 위에 수소 입자를 다량 포함하는 질화막을 개재한다. 질화막은 제조시 사용하는 물질에 수소를 다량 포함하기 때문에, 적층된 질화막 자체에도 상당량의 수소가 포함되어 있다. 열처리 공정으로, 수소들이 다결정 반도체 물질로 확산된다. 그 결과, 다결정 반도체 층은 안정화를 이룰 수 있다. 열처리 공정 중에, 수소들이 산화물 반도체 물질로 지나치게 많은 양이 확산되어서는 안된다. 따라서, 질화막과 산화물 반도체 물질 사이에는 산화막을 개재하는 것이 바람직하다. 열처리 공정을 수행 한 후, 산화물 반도체 물질은 수소에 의해 너무 많은 영향을 받지 않은 상태를 유지하여, 소자 안정화를 이룰 수 있다.
이하의 설명에서는, 편의상, 제1 박막 트랜지스터가 비 표시 영역에 형성된 구동 소자용 박막 트랜지스터이고, 제2 박막 트랜지스터가 표시 영역의 화소 영역 내에 배치된 표시 소자용 박막 트랜지스터인 경우로 설명한다. 하지만, 이에 국한하는 것은 아니며, 유기발광 다이오드 표시장치의 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터 모두 표시 영역의 화소 영역 내에 배치될 수 있다. 특히, 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터는 구동 박막 트랜지스터에, 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터는 스위칭 박막 트랜지스터에 적용할 수 있다.
< 제1 실시예 >
도 1을 참조하여 본 발명의 제1 실시예에 대하여 설명한다. 도 1은 본 발명의 제1 실시예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 박막 트랜지스터 기판을 나타내는 단면도이다. 여기서, 발명의 특징을 확실하게 나타낼 수 있는 단면도를 중심으로 설명하며, 편의상 평면도 구조에 대해서는 도면으로 나타내지 않았다.
도 1을 참조하면, 본 발명의 제1 실시예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판(SUB) 위에 배치된 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)를 포함한다. 제1 및 제2 박막 트랜지스터들(T1, T2)은 이격되어 배치될 수도 있고, 인접하여 배치될 수도 있다. 혹은 두 개의 박막 트랜지스터들이 중첩되어 배치될 수도 있다.
기판(SUB)의 전체 표면 위에는 버퍼 층(BUF)이 적층되어 있다. 경우에 따라서, 버퍼 층(BUF)은 생략될 수도 있다. 또는, 버퍼 층(BUF)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 여기서는 편의상 단일층으로 설명한다. 또한, 버퍼 층(BUF)과 기판(SUB) 사이에서 필요한 부분에만 선택적으로 차광층을 더 구비할 수도 있다. 차광층은 그 위에 배치된 박막 트랜지스터의 반도체 층으로 외부의 빛이 유입되는 것을 방지할 목적으로 형성할 수 있다.
버퍼 층(BUF) 위에는 제1 반도체 층(A1)이 배치되어 있다. 제1 반도체 층(A1)은 제1 박막 트랜지스터(T1)의 채널 영역을 포함한다. 채널 영역은 제1 게이트 전극(G1)과 제1 반도체 층(A1)이 중첩되는 영역으로 정의된다. 제1 게이트 전극(G1)이 제1 박막 트랜지스터(T1)의 중앙부와 중첩하므로, 제1 박막 트랜지스터(T1)의 중앙부가 채널 영역이 된다. 채널 영역의 양측변부는 불순물이 도핑된 영역으로서, 소스 영역(SA)과 드레인 영역(DA)으로 정의된다.
제1 박막 트랜지스터(T1)가 구동 소자용 박막 트랜지스터인 경우, 고속 구동 처리를 수행하는 데 적합한 특성을 갖는 것이 바람직하다. 예를 들어, P-MOS 혹은 N-MOS 형의 박막 트랜지스터를 이용하거나, 이 두 개를 모두 포함하는 C-MOS 형의 박막 트랜지스터를 구비할 수 있다. P-MOS, N-MOS 및/또는 C-MOS 형의 박막 트랜지스터들은 다결정 실리콘 (Poly-Silicon)과 같은 다결정 반도체 물질을 포함하는 것이 바람직하다. 또한, 제1 박막 트랜지스터(T1)의 경우 탑-게이트 (Top-Gate) 구조를 갖는 것이 바람직하다.
제1 반도체 층(A1)이 배치된 기판(SUB)의 전체 표면 위에는 게이트 절연막(GI)이 적층되어 있다. 게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)으로 형성할 수 있다. 게이트 절연막(GI)의 경우, 소자의 안정성 및 특성을 고려하여 1,000Å~ 1,500Å 정도의 두께를 갖는 것이 바람직하다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우, 제조 공정상 게이트 절연막(GI) 내에 수소를 다량 포함할 수 있다. 이러한 수소들은 후속 공정에서 게이트 절연막(GI) 외부로 확산될 수 있어, 게이트 절연막(GI)을 산화 실리콘 물질로 형성하는 것이 바람직하다.
다결정 실리콘 물질을 포함하는 제1 반도체 층(A1)은, 수소 확산이 긍정적인 효과를 나타낼 수 있다. 하지만, 제1 박막 트랜지스터(T1)와 다른 성질을 갖는 제2 박막 트랜지스터(T2)에는 부정적인 효과를 줄 수 있다. 따라서, 본 발명과 같이 서로 다른 물질을 사용하는 박막 트랜지스터들이 동일 기판 위에 형성되는 경우, 소자에 특별한 영향을 주지 않는 산화 실리콘(SiOx)을 사용하는 것이 더 바람직하다. 경우에 따라서, 게이트 절연막(GI)을 제1 실시예에서 설명하는 경우와 달리, 2,000Å ~ 4,000Å 정도로 두껍게 형성할 경우가 있다. 이 경우, 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우에는 수소의 확산 정도가 심할 수 있다. 따라서, 여러 경우를 고려했을 때, 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성하는 것이 바람직하다.
게이트 절연막(GI) 위에는 제1 게이트 전극(G1)과 제2 게이트 전극(G2)이 배치되어 있다. 제1 게이트 전극(G1)은 제1 반도체 층(A1)의 중앙부와 중첩하도록 배치된다. 제2 게이트 전극(G2)은 제2 박막 트랜지스터(T2) 부분에 배치된다. 제1 게이트 전극(G1)과 제2 게이트 전극(G2)을 동일한 층 상에 동일한 물질로 동일한 마스크로 형성하므로, 제조 공정을 단순화할 수 있다.
제1 및 제2 게이트 전극들(G1, G2)을 덮도록 중간 절연막(ILD)이 적층되어 있다. 특히, 중간 절연막(ILD)은, 질화 실리콘(SiNx)을 포함하는 질화막(SIN)과 산화 실리콘(SiOx)을 포함하는 산화막(SIO)이 교대로 적층된 다중층의 구조를 갖는 것이 바람직하다. 여기서는, 편의상 최소한의 구성 요소로서, 질화막(SIN) 위에 산화막(SIO)이 적층된 이중층 구조로 설명한다.
질화막(SIN)은, 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체 층(A1)의 수소화 처리를 수행하기 위한 것이다. 반면에 산화막(SIO)은, 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 제2 박막 트랜지스터(T2)의 반도체 물질로 너무 많이 확산되는 것을 방지하기 위한 것이다.
예를 들어, 질화막(SIN)에서 방출되는 수소는 그 아래에 게이트 절연막(GI)을 사이에 두고 배치된 제1 반도체 층(A1)으로 확산되는 것이 바람직하다. 따라서, 질화막(SIN)은 게이트 절연막(GI) 위에서 제1 반도체 층(A1)과 가깝게 적층되는 것이 바람직하다. 반면에, 질화막(SIN)에서 방출되는 수소는 그 위에 형성되는 제2 박막 트랜지스터(T2)의 반도체 물질로 지나치게 많이 확산되는 것을 방지하는 것이 바람직하다. 따라서, 질화막(SIN) 위에는 산화막(SIO)을 적층하는 것이 바람직하다. 제조 공정을 고려할 때, 중간 절연막(ILD)의 전체 두께는 2,000Å ~ 6,000Å의 두께를 갖는 것이 바람직하다. 따라서, 질화막(SIN) 및 산화막(SIO) 각각의 두께가 1,000Å ~ 3,000Å인 것이 바람직하다. 또한, 질화막(SIN) 내의 수소가 제1 반도체 층(A1)으로 다량 확산되는 반면, 제2 반도체 층(A2)으로는 가급적 적게 영향을 주도록 하기 위해서는, 산화막(SIO)의 두께는 게이트 절연막(GI)보다 더 두꺼운 것이 바람직하다. 특히, 산화막(SIO)은 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절하기 위한 것으로서, 산화막(SIO)의 두께는 질화막(SIN)보다 두꺼운 것이 바람직하다.
중간 절연막(ILD)의 산화막(SIO) 위에는, 제2 게이트 전극(G2)과 중첩하는 제2 반도체 층(A2)이 배치되어 있다. 제2 반도체 층(A2)은 제2 박막 트랜지스터(T2)의 채널 영역을 포함한다. 제2 박막 트랜지스터(T2)가 표시 소자용 박막 트랜지스터인 경우, 표시 기능 처리를 수행하는 데 적합한 특성을 갖는 것이 바람직하다. 예를 들어, 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO)와 같은 산화물 반도체 물질을 포함하는 것이 바람직하다. 산화물 반도체 물질은, Off-전류(Off-Current)가 낮은 특성이 있어, 화소의 전압 유지 기간이 길어지므로 저속 구동 및 저 소비 전력을 요구하는 표시장치에 적합하다. 산화물 반도체 물질을 포함하는 경우, 본 발명에 의한 서로 다른 종류의 박막 트랜지스터들을 하나의 기판에 포함하는 구조를 고려했을 때, 소자의 안정성을 좀 더 효과적으로 확보할 수 있는 바텀-게이트 (Bottom-Gate) 구조를 갖는 것이 바람직하다.
제2 반도체 층(A2)과 중간 절연막(ILD) 위에, 소스-드레인 전극들이 배치되어 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 게이트 전극(G1)을 중심으로 일정거리 이격하여 마주보도록 배치된다. 제1 소스 전극(S1)은, 소스 콘택홀(SH)을 통해 노출된 제1 반도체 층(A1)의 일측부인 소스 영역(SA)과 연결된다. 소스 콘택홀(SH)은 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체 층(A1)의 일측부인 소스 영역(SA)을 노출한다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 노출된 제1 반도체 층(A1)의 타측부인 드레인 영역(DA)과 연결된다. 드레인 콘택홀(DH)은 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체 층(A1)의 타측부인 드레인 영역(DA)을 노출한다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제2 반도체 층(A2)의 일측부와 타측부의 상부 표면과 직접 접촉하며 일정 거리 이격하여 배치된다. 제2 소스 전극(S2)은 중간 절연막(ILD)의 상부 표면 및 제2 반도체 층(A2)의 일측부 상부 표면과 직접 접촉하도록 배치된다. 제2 드레인 전극(D2)은 중간 절연막(ILD)의 상부 표면 및 제2 반도체 층(A2)의 타측부 상부 표면과 직접 접촉하도록 배치된다.
제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2) 위에는 보호막(PAS)이 덮고 있다. 이후, 보호막(PAS)을 패턴하여 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)을 노출하는 콘택홀이 더 형성될 수 있다. 또한, 보호막(PAS) 위에는 콘택홀을 통해 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)과 접촉하는 화소 전극을 더 포함할 수 있다. 여기서는, 편의상, 본 발명의 주요 특징을 나타내는 박막 트랜지스터들의 구조를 나타내는 부분들만 도시하고 설명하였다.
이와 같이, 본 발명의 제1 실시예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터(T1)와 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터(T2)가 동일 기판(SUB) 위에 형성된 구조를 갖는다. 특히, 제1 박막 트랜지스터(T1)를 구성하는 제1 게이트 전극(G1)과 제2 박막 트랜지스터(T2)를 구성하는 제2 게이트 전극(G2)이 동일 물질로 동일 층에 형성된다.
제1 박막 트랜지스터(T1)의 다결정 반도체 물질을 포함하는 제1 반도체 층(A1)은 제1 게이트 전극(G1) 아래에 배치되고, 제2 박막 트랜지스터(T2)의 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)은 제2 게이트 전극(G2) 상부에 배치된다. 따라서, 상대적으로 고온에서 형성되는 제1 반도체 층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체 층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체 물질이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다. 따라서, 제1 박막 트랜지스터는, 제1 게이트 전극(G1)보다 제1 반도체 층(A1)을 먼저 형성하여야 하므로 탑-게이트 구조를 갖는다. 제2 박막 트랜지스터는, 제2 게이트 전극(G2)보다 제2 반도체 층(A2)을 나중에 형성하여야 하므로 바텀-게이트 구조를 갖는다.
또한, 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)을 열처리하는 과정에서 다결정 반도체 물질을 포함하는 제1 반도체 층(A1)에 수소 처리 공정을 동시에 수행할 수 있다. 이를 위해, 중간 절연막(ILD)은 하부에 질화막(SIN)이 상부에 산화막(SIO)이 적층된 구조를 갖는다. 제조 공정상의 특징으로 질화막(SIN) 내부에 포함된 수소를 열처리 공정에 의해 제1 반도체 층(A1)으로 확산시키는 수소화 공정이 필요하다. 또한, 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)의 안정화를 위한 열처리 공정도 필요하다. 수소화 공정은 제1 반도체 층(A1) 위에 중간 절연막(ILD)을 적층한 후에 실시하고, 열 처리 공정은 제2 반도체 층(A2)을 형성한 후에 실시할 수 있다. 본 발명의 제1 실시예에 의하면, 제2 반도체 층(A2) 아래에서 질화막(SIN) 위에 적층된 산화막(SIO)에 의해 질화막(SIN)에 내포된 수소가 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)으로 과도하게 확산되는 것을 방지할 수 있는 구조를 갖는다. 따라서, 본 발명의 제1 실시예에 의한 구조에서는, 산화물 반도체 물질의 안정화를 위한 열처리 공정에서 수소화 공정을 동시에 수행할 수도 있다.
전술한 바와 같이, 본 발명의 제1 실시예는 질화막(SIN)과 산화막(SIO)의 두께를 적절히 조절함으로써, 질화막(SIN)으로부터 제2 반도체 층(A2)으로의 수소 유입을 줄일 수 있다. 다만, 제2 박막 트랜지스터(T2)의 소자 특성을 고려할 때, 중간 절연막(ILD)의 두께만을 조절하여 제2 반도체 층(A2)으로의 수소 유입을 바람직할 정도로 차단하는 데 한계가 있다.
이하, 도 2를 더 참조하여, 제2 반도체 층으로의 수소 확산을 줄이기 위한 대안 및 그 문제점을 설명한다. 도 2는 도 1에서 AR1 영역을 확대 도시한 도면이다.
수소는, 제2 반도체 층(A2)과 중첩된 영역의 질화막(SIN)으로부터 제2 반도체 층(A2)으로 최단 경로(①)를 통해 유입될 수 있고, 제2 반도체 층(A2)과 중첩되지 않은 영역의 질화막(SIN)으로부터 제2 반도체 층(A2)으로 우회 경로(②)를 통해 유입될 수 있다. 도 2에서 ①은 제2 반도체 층(A2)으로 수소가 유입되는 최단 경로를 도시한 것이며, ②는 제2 반도체 층(A2)으로 수소가 유입되는 우회 경로를 도시한 것이다.
수소 유입 경로(①, ②)를 차단하기 위한 대안으로, 제2 게이트 전극(G2)과 제2 반도체 층(A2) 사이에 개재된 중간 절연막(ILD)의 구조를 달리할 수 있다. 예를 들어, 질화막(SIN) 상부에 산화막(SIO)을 더욱 두껍게 형성하거나, 추가 보호막(미도시)을 산화막(SIO) 위에 적층 혹은 질화막(SIN)과 산화막(SIO) 사이에 개재할 수 있다.
산화막(SIO)을 두껍게 형성하거나 추가 보호막을 더 형성하는 경우, 중간 절연막(ILD)의 전체 두께가 두꺼워진다. 중간 절연막(ILD)의 두께가 두꺼워짐에 따라 제2 게이트 전극(G2)과 제2 반도체 층(A2) 사이의 간격이 넓어지면, 제2 게이트 전극(G2)에 전압이 인가되더라도 제2 반도체 층(A2)에 전계가 걸리지 않거나, 제2 박막 트랜지스터(T2)의 온 커런트(on-current)가 감소할 수 있다. 즉, 산화막(SIO)을 두껍게 형성하거나 추가 보호막을 형성하는 것은, 제2 반도체 층(A2)으로의 수소 유입 경로 차단 문제와 제2 박막 트랜지스터(T2)의 소자 특성 저하 문제 사이에서 트레이드 오프(trade off) 관계에 있다. 따라서, 중간 절연막의 전체 두께를 증가시키지 않으면서도, 제2 반도체 층으로의 수소 유입 경로를 차단할 수 있는 새로운 구조가 요구된다.
<제2 실시예>
이하, 도 3 및 도 4를 참조하여, 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판을 설명한다. 도 3은 본 발명의 제2 실시예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 박막 트랜지스터 기판을 나타내는 단면도이다. 도 4는 도 3에서 AR2 영역을 확대 도시한 도면이다.
도 3 및 도 4를 참조하면, 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판은 제1 영역에 배치된 제1 박막 트랜지스터(T1), 및 제2 영역에 배치된 제2 박막 트랜지스터(T2)를 포함한다. 제1 박막 트랜지스터(T1)는 제1 반도체 층(A1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제2 드레인 전극(D2)을 포함한다. 제1 반도체 층(A1)은 다결정 반도체 물질을 포함한다. 제1 반도체 층(A1)은 기판(SUB) 상에 배치되며, 소스 영역(SA)과 채널 영역과 드레인 영역(DA)이 정의된다. 제1 게이트 전극(G1)은 게이트 절연막을 사이에 두고, 채널 영역과 중첩 배치된다. 제1 소스 전극(S1)은 제1 게이트 전극(G1) 위에 차례로 적층된 질화막(SIN)과 산화막(SIO) 위에 배치되며, 산화막(SIO), 질화막(SIN), 게이트 절연막을 관통하는 소스 콘택홀(SH)을 통해 소스 영역(SA)과 접촉한다. 제1 드레인 전극(D1)은 제1 게이트 전극(G1) 위에 차례로 적층된 질화막(SIN)과 산화막(SIO) 위에 배치되며, 산화막(SIO), 질화막(SIN), 게이트 절연막을 관통하는 드레인 콘택홀(DH)을 통해 드레인 영역(DA)과 접촉한다. 제1 소스 전극(S1)과 제2 드레인 전극(D2)은 서로 이격되어 배치된다.
제2 박막 트랜지스터(T2)는 제2 게이트 전극(G2), 수소 포집층(BES), 제2 반도체 층(A2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함한다. 제2 게이트 전극(G2)은 게이트 절연막 위에 배치된다. 수소 포집층(BES)은 제2 게이트 전극(G2) 위에서, 제2 게이트 전극(G2)과 중첩 배치된다. 제2 반도체 층(A2)은 산화물 반도체 물질을 포함한다. 제2 반도체 층(A2)은 수소 포집층(BES)을 노출시키는 오픈 홀(OH)을 갖는 질화막(SIN)과, 산화막(SIO) 위에 배치된다. 제2 반도체 층(A2)은 제2 게이트 전극(G2)과 중첩된다. 제2 소스 전극(S2)은 제2 반도체 층(A2)의 일측변에 접촉된다. 제2 드레인 전극(D2)은 제2 반도체 층(A2)의 타측변에 접촉된다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 서로 이격되어 배치된다.
본 발명의 제2 실시예는 제2 반도체 층(A2)과 중첩하는 영역의 질화막(SIN)을 선택적으로 제거한다. 즉, 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판에는, 오픈 영역(OA)이 정의된다. 오픈 영역(OA)은 제2 반도체 층(A2)과 중첩하는 영역으로, 질화막(SIN)이 선택적으로 제거되는 영역이다. 오픈 영역(OA)은, 종래 질화막(SIN)으로부터 제2 반도체 층(A2)으로 수소가 유입되는 최단 경로(도 2, ①)를 갖는 영역이다. 본 발명의 제2 실시예는 오픈 영역(OA)의 질화막(SIN)을 선택적으로 제거함으로써 수소가 유입되는 최단 경로(①')를 차단할 수 있다. 최단 경로(①')는 제2 반도체 층(A2)과 중첩된 영역의 질화막(SIN)으로부터 제2 반도체 층(A2)으로 유입될 수 있는 수소의 경로를 의미한다. 오픈 영역(OA)에서, 제2 반도체 층(A2)은 산화막(SIO)만을 사이에 두고 수소 포집층(BES)과 중첩된다.
아울러, 본 발명의 제2 실시예는 제2 게이트 전극(G2) 위에 배치된 수소 포집층(BES)을 포함한다. 질화막(SIN)은 수소 포집층(BES) 위를 덮되, 수소 포집층(BES)의 상부 표면 대부분을 노출시키는 오픈 홀(OH)을 갖는다. 오픈 홀(OH)을 통해 노출된 수소 포집층(BES)의 상부 표면은, 오픈 영역(OA)과 대응된다. 수소 포집층(BES)은, 오픈 영역(OA) 외측의 제거되지 않은 질화막(SIN)으로부터 우회 경로(②')를 따라 제2 반도체 층(A2)으로 유입될 수 있는 수소를 포집하는 기능을 한다. 우회 경로는 제2 반도체 층(A2)과 중첩되지 않은 영역의 질화막(SIN)으로부터 제2 반도체 층(A2)으로 유입될 수 있는 수소의 경로를 의미한다.
이에 따라, 본 발명의 제2 실시예는 제2 반도체 층(A2)으로 수소가 유입되어 제2 박막 트랜지스터(T2)의 소자 특성이 저하되는 것을 방지할 수 있다. 예를 들어, 본 발명의 제2 실시예는 제2 반도체 층(A2)으로 유입된 수소가 전자 주개(shallow donor) 역할을 하여 제2 반도체 층(A2)의 채널 영역을 도체화시키는 문제를 방지할 수 있다. 본 발명의 제2 실시예는 질화막(SIN)으로부터 제2 반도체 층(A2)으로의 수소 유입을 최소화함으로써, 박막 트랜지스터의 소자 특성이 개선된 박막 트랜지스터 기판을 제공할 수 있다.
이하, 도 5a 내지 도 5h를 참조하여, 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판의 제조 과정을 상세히 설명한다. 제조 공정을 통해, 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판의 특징에 대해서 좀 더 상세히 설명한다. 도 5a 내지 도 5h는 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판을 제조하는 방법을 나타내는 단면도들이다.
도 5a를 참조하면, 기판(SUB) 위에 절연 물질을 도포하여 버퍼 층(BUF)을 형성한다. 도시하지는 않았으나, 기판(SUB) 위에는 차광 층이 더 형성될 수 있다. 차광 층은 나중에 형성될 박막 트랜지스터의 반도체 층 특히, 채널 영역과 중첩하도록 형성하는 것이 바람직하다.
버퍼 층(BUF) 위에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 결정화를 수행하여 다결정 실리콘(poly-silicon)으로 만든다. 다결정 실리콘 물질을 패턴하여 제1 반도체 층(A1)을 형성한다. 제1 반도체 층(A1)이 형성된 기판(SUB) 전체 표면 위에 절연 물질을 증착하여 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI)은 산화 실리콘으로 형성하는 것이 바람직하다. 게이트 절연막(GI)의 두께는 1,000Å ~ 1,500Å인 것이 바람직하다.
도 5b를 참조하면, 게이트 절연막(GI)이 형성된 기판(SUB) 전체 표면 위에 제1 금속 물질(MM1), 및 제2 금속 물질(MM2)을 차례로 증착한다. 제1 금속 물질(MM1)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 포함할 수 있다. 제 2 금속 물질(MM2)은 인듐 갈륨 징크 옥사이드(Indium Gallium Zinc Oxide; IGZO), 인듐 틴 옥사이드(Indium Tin Oxide; ITO), 인듐 징크 옥사이드(Indium Zinc Oxide; IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide; ITZO) 등과 같은 물질을 포함할 수 있다.
제2 금속 물질(MM2)은 제1 금속 물질(MM1)과 식각률 차이가 큰 물질로 선택된다. 즉, 제2 금속 물질(MM2)을 패턴 하기 위한 식각 공정이 진행되는 경우 제1 금속 물질(MM1)에 손상이 가지 않도록, 제2 금속 물질(MM2)은 제1 금속 물질(MM1)과 식각률 차이가 큰 물질로 선택된다. 예를 들어, 식각액은 옥실산(Oz 산) 계열일 수 있다. 옥실산 계열의 식각액을 이용한 식각 공정을 수행함으로써, Cu(copper)와 같은 제1 금속 물질(MM1)의 손상 없이 IGZO와 같은 제2 금속 물질(MM2)을 패턴할 수 있다.
제1 금속 물질(MM1), 및 제2 금속 물질(MM2)을 패턴하기 위해 하프톤 마스크(HM)를 준비한다. 하프톤 마스크(HM)는 조사된 모든 광을 차단하는 풀-톤 영역(FA), 조사된 광의 일부만 투과시키고 일부는 차단하는 하프-톤 영역(HA) 및 조사된 광을 전부 투과시키는 영역(GA)을 포함한다. 제1 금속 물질(MM1), 및 제2 금속 물질(MM2)이 증착된 기판(SUB) 전체 표면 위에 포토 레지스트와 같은 감광성 물질로 이루어진 감광막(PR)을 형성한 후, 준비된 하프톤 마스크(HM)를 통해 선택적으로 광을 조사한다. 감광막(PR)은 네거티브 타입(negative type)이거나 포지티브 타입(positive type)일 수 있다. 이하 설명에서는 감광막(PR)이 포지티브 타입인 경우를 예로 들어 설명한다.
도 5c를 참조하면, 하프톤 마스크(HM)를 통해 노광된 감광막(PR)을 현상하면, 광을 전부 투과시키는 영역(GA)의 감광막(PR)은 제거되고, 풀-톤 영역(FA)의 감광막(PR1)과 하프-톤 영역(HA)의 감광막(PR2)은 잔류한다. 이때, 풀-톤 영역(FA)의 감광막(PR1)이 하프-톤 영역(HA)의 감광막(PR2)보다 두껍게 형성된다. 잔류한 감광막(PR1, PR2)을 이용한 마스크 공정으로 제1 금속 물질(MM1)과 제2 금속 물질(MM2)을 함께 패턴한다.
도 5d를 참조하면, 감광막(PR1, PR2)의 두께 일부를 제거하는 애싱(ashing)공정을 진행하여 풀-톤 영역(FA)의 감광막(PR1)만이 잔류하도록 한다. 잔류한 감광막(PR1)을 이용한 마스크 공정을 통해, 하프-톤 영역(HA)에 잔류하던 제2 금속 물질(MM2_2)이 제거된다. 잔류하는 하프-톤 영역(HA)의 제1 금속 물질(MM1_2)은 제1 게이트 전극(G1)이 된다. 제1 게이트 전극(G1)은 제1 반도체 층(A1)의 중심부와 중첩되도록 배치된다.
도 5e를 참조하면, 잔류하는 감광막(PR1)을 제거한다. 잔류하는 풀-톤 영역(FA)의 제1 금속 물질(MM1_1)은 제2 게이트 전극(G2)이 되고, 제2 금속 물질(MM2_1)은 수소 포집층(BES)이 된다.
제1 게이트 전극(G1)을 마스크로 하여, 하부에 배치된 제1 반도체 층(A1)에 불순물을 주입한다. 불순물의 주입을 통해, 소스 영역(SA) 및 드레인 영역(DA)을 포함하는 도핑 영역이 정의된다. 도핑 영역의 정의 과정은 P-MOS, N-MOS 또는 C-MOS에 따라 약간씩 상이할 수 있다. 예를 들어, N-MOS 형 박막 트랜지스터의 경우, 고 농도 도핑 영역을 먼저 형성하고 난 후, 저 농도 도핑 영역을 나중에 형성할 수 있다. 제1 게이트 전극(G1)보다 좀 더 큰 크기를 갖는 제1 게이트 전극(G1)의 포토레지스트 패턴을 이용하여 고농도 도핑 영역을 정의할 수 있다. 포토레지스트를 제거하고 제1 게이트 전극(G1)을 마스크로 하여, 고농도 도핑 영역과 제1 게이트 전극(G1) 사이에, 저농도 도핑 영역(Low Density Doping area; LDD)을 정의할 수 있다. 불순물 도핑 영역에 대해서는 편의상 도면으로 나타내지는 않았다.
도 5f를 참조하면, 제1 게이트 전극(G1), 제2 게이트 전극(G2), 및 수소 포집층(BES)이 형성된 기판(SUB) 전체 표면 위에 질화막(SIN)을 형성한다. 질화막(SIN)은 제조 공정상 내부에 수소를 다량 내포할 수 있다. 질화막(SIN)을 패턴하여 수소 포집층(BES)의 상부 표면 대부분을 노출시키는 오픈 홀(OH)을 형성한다. 오픈 홀(OH)은, 질화막(SIN)에 포함된 수소가 이후에 형성될 제2 반도체 층(A2, 도 5g)으로 유입되는 것을 최소화하기 위한 것이다. 즉, 제2 반도체 층(A2, 도 5g)과 중첩되는 영역의 질화막(SIN)을 선택적으로 제거함으로써, 질화막(SIN)으로부터 제2 반도체 층(A2, 도 5g)으로 수소가 유입될 수 있는 최단 경로(①', 도 4)를 차단시킬 수 있다. 이에 따라, 본 발명의 제2 실시예는 질화막(SIN)으로부터 제2 반도체 층(A2)으로의 수소 유입을 최소화할 수 있다.
오픈 홀(OH)을 형성하기 위하여 식각 공정이 수행된다. 수소 포집층(BES)은 오픈 홀(OH) 형성 시 제2 게이트 전극(G2)을 보호하기 위한 에치 스토퍼(etch stopper)로써 기능할 수 있다. 즉, 본 발명의 제2 실시예는 수소 포집층(BES)을 제2 게이트 전극(G2) 상부에 형성함으로써, 오픈 홀(OH) 형성을 위한 식각 공정 수행 시 식각액에 의한 제2 게이트 전극(G2)의 손상을 방지할 수 있다. 이에 따라, 본 발명의 제2 실시예는 제2 게이트 전극(G2)의 계면 특성을 확보할 수 있어 제품 신뢰성이 향상된 박막 트랜지스터 기판을 제공할 수 있다.
도 5g를 참조하면, 질화막(SIN)이 형성된 기판(SUB) 전체 표면 위에 산화막(SIO)을 형성한다. 중간 절연막(ILD)은 적층된 질화막(SIN)과 산화막(SIO)을 포함한다. 산화막(SIO)과 질화막(SIN)의 두께는 수소 확산 정도나 소자 특성을 고려하여 적절히 선택될 수 있다. 예를 들어, 수소의 과도한 확산을 방지하기 위하여, 질화막(SIN)은 산화막(SIO)보다 얇은 것이 바람직할 수 있다. 오픈 홀(OH)이 형성된 영역에서, 산화막(SIO)은 수소 포집층(BES)과 직접 접촉한다.
산화막(SIO) 위에 산화물 반도체 물질을 증착한다. 산화물 반도체 물질은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐-아연 산화물(Indium Zinc Oxide: IZO) 중 적어도 어느 하나를 포함할 수 있다. 산화물 반도체 물질을 패턴하여 제2 반도체 층(A2)을 형성한다. 제2 반도체 층(A2)은 제2 게이트 전극(G2)과 중첩하도록 배치된다.
제2 반도체 층(A2)은 수소를 다량 함유하는 질화막(SIN)과 직접 접촉하지 않도록 산화막(SIO)을 사이에 두고 배치된다. 아울러, 본 발명의 제2 실시예는 제2 반도체 층(A2)과 중첩되는 영역의 질화막(SIN)을 선택적으로 제거하여 오픈 홀(OH)을 형성한다. 제2 반도체 층(A2)은 산화막(SIO)만을 사이에 두고 오픈 홀(OH)과 중첩 배치된다.
도 5h를 참조하면, 중간 절연막(ILD)과 게이트 절연막(GI)을 패턴하여, 소스 영역(SA)의 일부를 노출시키는 소스 콘택홀(SH)과 드레인 영역(DA)의 일부를 노출시키는 드레인 콘택홀(DH)을 형성한다.
소스 콘택홀(SH) 및 드레인 콘택홀(DH)이 형성된 중간 절연막(ILD) 위에 금속 물질을 증착하고, 이를 패턴하여 소스 전극들(S1, S2) 및 드레인 전극(D1, D2)들을 형성한다. 제1 소스 전극(S1)은 소스 콘택홀(SH)을 통해 소스 영역(SA)과 접촉한다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 드레인 영역(DA)과 접촉한다. 제2 소스 전극(S2)은 제2 반도체 층(A2)의 일측과 접촉하며, 제2 드레인 전극(D2)은 제2 반도체 층(A2)의 타측과 접촉한다. 이로써, 동일 기판(SUB) 위에 배치된 서로 다른 유형의 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)가 완성된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.
SUB : 기판 T1 : 제1 박막 트랜지스터
A1 : 제1 반도체 층 S1 : 제1 소스 전극
D1 : 제1 드레인 전극 SA : 소스 영역
DA : 드레인 영역 G1 : 제1 게이트 전극
T2 : 제2 박막 트랜지스터 A2 : 제2 반도체 층
S2 : 제2 소스 전극 D2 : 제2 드레인 전극
G2 : 제2 게이트 전극 BES : 수소 포집층
OH : 오픈 홀 OA : 오픈 영역
SIN : 질화막 SIO : 산화막
ILD : 중간 절연막 BUF : 버퍼층
GI : 게이트 절연막

Claims (5)

  1. 다결정 반도체 층, 상기 다결정 반도체 층과 중첩된 제1 게이트 전극, 상기 제1 게이트 전극 위에 배치된 질화막, 상기 질화막 위에 배치된 산화막, 상기 산화막 위에 배치된 제1 소스 전극 및 제1 드레인 전극을 갖는 제1 박막 트랜지스터; 및
    상기 제1 게이트 전극과 동일 층에 배치된 제2 게이트 전극, 상기 제2 게이트 전극과 상기 질화막 사이에 배치된 수소 포집층, 상기 산화막 위에 배치된 산화물 반도체 층, 상기 산화물 반도체층의 일측에 접촉된 제2 소스 전극, 상기 산화물 반도체 층의 타측에 접촉된 제2 드레인 전극을 갖는 제2 박막 트랜지스터를 포함하고,
    상기 제1 및 제2 박막 트랜지스터들은 동일 기판 상에 배치되며,
    상기 질화막은,
    상기 제2 박막 트랜지스터에서 상기 수소 포집층을 노출시키는 오픈 홀을 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 산화물 반도체 층은,
    상기 질화막의 상기 오픈 홀과 중첩된 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 산화물 반도체 층은,
    상기 산화막만을 사이에 두고 상기 수소 포집층과 중첩된 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 수소 포집층은,
    인듐 갈륨 징크 옥사이드(Indium Gallium Zinc Oxide; IGZO), 인듐 틴 옥사이드(Indium Tin Oxide; ITO), 인듐 징크 옥사이드(Indium Zinc Oxide; IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide; ITZO) 중 적어도 어느 하나를 포함하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 수소 포집층은,
    상기 제2 게이트 금속 전극의 물질과 식각률 차이가 큰 물질을 포함하는 박막 트랜지스터 기판.
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