JP6401228B2 - 薄膜トランジスタ基板 - Google Patents

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Description

本発明は、互いに異なる類型の薄膜トランジスタが同一基板上に配置された薄膜トランジスタ基板に関する。
情報化社会が発展するにつれて画像を表示するための表示装置に対する要求が様々な形態で増加している。表示装置分野は、体積の大きい陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ：ＣＲＴ）に代える、薄くかつ軽く、大面積が可能な平板表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＦＰＤ）に急速に変化してきた。平板表示装置には、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）、プラズマディスプレイパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）、有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＯＬＥＤ）、そして、電気泳動表示装置（Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＥＤ）などがある。
能動型で駆動する液晶表示装置、有機発光表示装置、及び電気泳動表示装置の場合、マトリックス方式で配列された画素領域内に割り当てられた薄膜トランジスタが配置された薄膜トランジスタ基板を備える。液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）は、電界を用いて液晶の光透過率を調節することによって画像を表示する。有機発光表示装置は、マトリックス方式で配列された画素自体に有機発光素子を形成することによって画像を表示する。
有機発光ダイオード表示装置は、自ら発光する自発光素子であって、応答速度が速く、発光効率、輝度、及び視野角が大きいという長所がある。特に、エネルギー効率に優れた有機発光ダイオードの特徴を利用した有機発光ダイオード表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ ｄｉｓｐｌａｙ：ＯＬＥＤＤ）には、パッシブマトリックスタイプの有機発光ダイオード表示装置（Ｐａｓｓｉｖｅ Ｍａｔｒｉｘ ｔｙｐｅ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ ｄｉｓｐｌａｙ、ＰＭＯＬＥＤ）とアクティブマトリックスタイプの有機発光ダイオード表示装置（Ａｃｔｉｖｅ Ｍａｔｒｉｘ ｔｙｐｅ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ ｄｉｓｐｌａｙ、ＡＭＯＬＥＤ）とに大別される。
個人用電子機器の開発が活発になるにつれて、表示装置も携帯性及び／又は着用性に優れた製品に開発されている。このように、携帯用あるいはウェアラブル装置に適用するためには、低消費電力を実現した表示装置が必要である。現在まで開発された表示装置に関連した技術では、低消費電力を実現するのに限界がある。
本発明の目的は、上記の従来技術の問題点を解決しようと案出された発明であって、同じ基板上に２種類以上の薄膜トランジスタを備えた薄膜トランジスタ基板を提供することにある。本発明の他の目的は、２種類以上の薄膜トランジスタの適化された製造工程及び最小化されたマスク工程を利用した薄膜トランジスタ基板を提供することにある。
上記の目的を達成するために、本発明に係る薄膜トランジスタ基板は、基板、第１の薄膜トランジスタ、第２の薄膜トランジスタ、第１の補助容量電極、酸化膜、窒化膜、第２の補助容量電極、平坦化膜、そして画素電極を備える。第１の薄膜トランジスタは、基板上の第１の領域に配置される。第２の薄膜トランジスタは、基板上の第２の領域に配置される。第１の補助容量電極は、基板上の第３の領域に配置される。酸化膜は、第１の薄膜トランジスタ及び第２の薄膜トランジスタを覆い、第１の補助容量電極を露出する。窒化膜は、酸化膜上に積層され、第１の補助容量電極を覆う。第２の補助容量電極は、窒化膜上で第１の補助容量電極と重ね合わせられる。平坦化膜は、第１の薄膜トランジスタ、第２の薄膜トランジスタ、及び第２の補助容量電極を覆う。画素電極は、平坦化膜上に配置される。
一例として、第１の薄膜トランジスタは、第１の半導体層、第１のゲート電極、第１のソース電極、第１のドレイン電極、第１の画素コンタクトホール、補助ドレイン電極をさらに備える。第１のゲート電極は、第１の半導体層の中心部と重ね合わせられる。第１のソース電極は、第１の半導体層の一側部と接触する。第１のドレイン電極は、第１の半導体層の他側部と接触する。第１の画素コンタクトホールは、窒化膜と酸化膜を貫通して第１のドレイン電極を露出する。補助ドレイン電極は、第１の画素コンタクトホールを介して第１のドレイン電極と接触する。画素電極は、平坦化膜を貫通して補助ドレイン電極を露出する第２の画素コンタクトホールを介して補助ドレインと接触する。
一例として、補助ドレイン電極は、第２の補助容量電極と同じ層に配置され、同じ物質を含む。
一例として、第２の薄膜トランジスタは、画素を選択するスイッチング素子である。第１の薄膜トランジスタは、第２の薄膜トランジスタにより選択された画素を駆動するための駆動素子である。
一例として、酸化膜は、３，０００Å以上の厚さを有する。窒化膜は、５００〜３，０００Åの厚さを有する。
一例として、第１の薄膜トランジスタは、第１の半導体層、第１のゲート電極、第１のソース電極、及び第１のドレイン電極を備える。第２の薄膜トランジスタは、第２の半導体層、第２のゲート電極、第２のソース電極、及び第２のドレイン電極を備える。第１の半導体層は、多結晶半導体物質を含む。ゲート絶縁膜は、第１の半導体層を覆う。第１のゲート電極は、ゲート絶縁膜上で第１の半導体層と重ね合わせられる。第２のゲート電極は、ゲート絶縁膜上に配置される。中間絶縁膜は、第１のゲート電極と第２のゲート電極とを覆う。第２の半導体層は、中間絶縁膜上で、第２のゲート電極と重ね合わせられるように配置され、酸化物半導体物質を含む。第１のソース電極及び第１のドレイン電極は、中間絶縁膜上に配置される。第２のソース電極及び第２のドレイン電極は、第２の半導体層上に配置される。
一例として、第１の補助容量電極は、ゲート絶縁膜上に積層された中間絶縁膜上に配置される。
一例として、第１の補助容量電極は、第２のソース電極及び第２のドレイン電極と同じ層に配置され、同じ物質を含む。
本発明に係る薄膜トランジスタ基板は、互いに異なる２種類の薄膜トランジスタを同一基板上に形成し、いずれか１つの薄膜トランジスタの短所を、他の薄膜トランジスタが補完する特徴を有することができる。特に、低いオフ−電流特性を有する薄膜トランジスタを備えることによって低速駆動を実現し、消費電力を低減することで、携帯用及び／又はウェアラブル機器に適した表示装置を提供できる。また、酸化膜を下層に、窒化膜を上層に備えた保護膜を用いて、酸化物半導体物質を保護するとともに、小さな面積に最大の容量を確保できる補助容量を備えた薄膜トランジスタ基板を提供できる。
本発明の第１実施形態に係る互いに異なる類型の薄膜トランジスタを備える平板表示装置用薄膜トランジスタ基板を示す断面図。 本発明の第１実施形態に係る互いに異なる類型の薄膜トランジスタを備える平板表示装置用薄膜トランジスタ基板を製造する過程を示す順序図。 本発明の第２実施形態に係る互いに異なる類型の薄膜トランジスタを備える平板表示装置用薄膜トランジスタ基板を示す断面図。 本発明の第２実施形態に係る互いに異なる類型の薄膜トランジスタを備える平板表示装置用薄膜トランジスタ基板を製造する過程を示す順序図。
以下、添付した図面を参照して、本発明の好ましい実施形態を説明する。明細書全体にわたって同じ参照符号は、実質的に同じ構成要素を意味する。以下の説明において、本発明と関連した公知技術あるいは構成に対する具体的な説明が本発明の要旨を不要に不明瞭にすると判断される場合、その詳細な説明を省略する。また、以下の説明において使用される構成要素の名称は、明細書作成の容易さを考慮して選択されたものであり、実際製品の部品名称とは相違する場合もあり得る。
本発明に係る平板表示装置用薄膜トランジスタ基板は、ガラス基板上で第１の領域に配置された第１の薄膜トランジスタと第２の領域に配置された第２の薄膜トランジスタとを備える。基板は、表示領域と非表示領域とを備えることができる。表示領域には、複数個の画素領域がマトリックス方式で配列される。画素領域には、表示機能のための表示素子が配置される。非表示領域は、表示領域の周辺に配置され、画素領域に形成された表示素子を駆動するための駆動素子が配置され得る。
ここで、第１の領域は、非表示領域の一部であり得、第２の領域は、表示領域の一部であり得る。この場合、第１の薄膜トランジスタと第２の薄膜トランジスタとは、遠く離れて配置することができる。または、第１の領域と第２の領域の両方が表示領域に含まれ得る。特に、単一画素領域内に複数個の薄膜トランジスタを備える場合、第１の薄膜トランジスタと第２の薄膜トランジスタとは、互いに隣接して配置することができる。
多結晶半導体物質は、移動度が高く（１００ｃｍ２／Ｖｓ以上）、エネルギー消費電力が低く、信頼性に優れるので、表示素子用薄膜トランジスタを駆動する駆動素子用ゲートドライバ及び／又はマルチプレクサ（ＭＵＸ）に適用することができる。または、有機発光ダイオード表示装置で画素内駆動薄膜トランジスタとして適用することがよい。酸化物半導体物質は、オフ電流が低いので、オン（Ｏｎ）時間が短く、オフ（Ｏｆｆ）時間を長く維持するスイッチング薄膜トランジスタに適している。また、オフ電流が小さいので、画素の電圧維持期間が長く、低速駆動及び／又は低消費電力を要求する表示装置に適している。このように、互いに異なる２種類の薄膜トランジスタを同一基板上に同時に配置することにより、最適の効果を表す薄膜トランジスタ基板を得ることができる。
多結晶半導体物質で半導体層を形成する場合、不純物注入工程及び高温熱処理工程を必要とする。それに対し、酸化物半導体物質で半導体層を形成する場合には、相対的に低い温度で工程を行う。したがって、苛酷な条件で工程を行う多結晶半導体層を先に形成した後、酸化物半導体層を後で形成することが好ましい。また、製造工程の単純化のために、多結晶半導体層を含む第１の薄膜トランジスタと酸化物半導体層を含む第２の薄膜トランジスタとの両方が同じ構造を有することが好ましい。例えば、第１のゲート電極及び第２のゲート電極を同じ層に同じ金属物質で形成し、第１のソース−ドレイン電極及び第２のソース−ドレイン電極も同じ層に同じ金属物質で形成することが好ましい。特に、半導体素子の特性を確保するためには、チャネル領域を正確に定義できる、トップ−ゲート構造を有するように形成することが好ましい。
以下の説明では、都合上、第１の薄膜トランジスタが非表示領域に形成された駆動素子用薄膜トランジスタであり、第２の薄膜トランジスタが表示領域の画素領域内に配置された表示素子用薄膜トランジスタである場合として説明する。しかし、これに限定するものではなく、有機発光ダイオード表示装置の場合、第１の薄膜トランジスタと第２の薄膜トランジスタとの両方が表示領域の画素領域内に配置され得る。特に、多結晶半導体物質を含む第１の薄膜トランジスタは、駆動薄膜トランジスタに、酸化物半導体物質を含む第２の薄膜トランジスタは、スイッチング薄膜トランジスタに適用することができる。
また、非表示領域にゲート駆動素子を形成する場合、多結晶半導体層を含むＣ−ＭＯＳ型薄膜トランジスタで実現することができる。すなわち、多結晶半導体層を含むＰ−ＭＯＳ型及びＮ−ＭＯＳ型薄膜トランジスタを共に非表示領域内のゲート駆動部に形成する。この場合、Ｎ−ＭＯＳ型には、低密度ドーピング領域を形成するために、マスク工程が多数必要である。ここで、多結晶半導体層を含むＮ−ＭＯＳ型薄膜トランジスタを酸化物半導体層を含む薄膜トランジスタに変えた異種薄膜トランジスタで構成することができる。すると、低密度ドーピング領域を排除することができるので、マスク工程数を減らすことができるという長所がある。
このように、異種薄膜トランジスタを備えた薄膜トランジスタ基板は、平板型表示装置に応用されることができる。例えば、有機発光ダイオード表示装置の場合、第２の薄膜トランジスタは、画素を選択するスイッチング薄膜トランジスタであり、第１の薄膜トランジスタは、選択した薄膜トランジスタを駆動する駆動薄膜トランジスタでありうる。場合によっては、反対に構成することもできる。
＜第１実施形態＞
図１を参照して本発明の第１実施形態について説明する。図１は、本発明の第１実施形態に係る互いに異なる類型の薄膜トランジスタを備える平板表示装置用薄膜トランジスタ基板を示す断面図である。ここで、発明の特徴を明らかに表すことができる断面図を中心として説明し、都合上、平面図構造については図面に示さなかった。
図１に示すように、本発明の第１実施形態に係る平板表示装置用薄膜トランジスタ基板は、基板ＳＵＢ上に配置された第１の薄膜トランジスタＴ１と第２の薄膜トランジスタＴ２とを備える。第１及び第２の薄膜トランジスタＴ１、Ｔ２は、離隔して配置することができ、隣接して配置することもできる。あるいは、２つの薄膜トランジスタが重ね合わせられて配置することもできる。
基板ＳＵＢの全体表面上には、バッファ層ＢＵＦが積層されている。場合によって、バッファ層ＢＵＦは省略することができる。または、バッファ層ＢＵＦは、複数個の薄膜層が積層された構造を有することもできる。ここでは、都合上、単一層として説明する。また、バッファ層ＢＵＦと基板ＳＵＢとの間で必要な部分のみに選択的に遮光層をさらに備えることができる。遮光層は、その上に配置された薄膜トランジスタの半導体層に外部の光が流入することを防止する目的で形成することができる。
バッファ層ＢＵＦ上には、第１の半導体層Ａ１が配置されている。第１の半導体層Ａ１は、第１の薄膜トランジスタＴ１のチャネル領域を含む。チャネル領域は、第１のゲート電極Ｇ１と第１の半導体層Ａ１とが重ね合わせられる領域として定義される。第１のゲート電極Ｇ１が第１の薄膜トランジスタＴ１の中央部と重ね合わせられるので、第１の薄膜トランジスタＴ１の中央部がチャネル領域になる。チャネル領域の両側辺部は、不純物がドーピングされた領域であって、ソース領域ＳＡとドレイン領域ＤＡとして定義される。
第１の薄膜トランジスタＴ１が駆動素子用薄膜トランジスタである場合、高速駆動処理を行うのに適した特性を有することが好ましい。例えば、Ｐ−ＭＯＳあるいはＮ−ＭＯＳ型の薄膜トランジスタを用いるか、この２つを共に含むＣ−ＭＯＳ型の薄膜トランジスタを備えることができる。Ｐ−ＭＯＳ、Ｎ−ＭＯＳ、及び／又はＣ−ＭＯＳ型の薄膜トランジスタは、多結晶シリコン（Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）のような多結晶半導体物質を含むことが好ましい。また、第１の薄膜トランジスタＴ１の場合、トップ−ゲート（Ｔｏｐ−Ｇａｔｅ）構造を有することが好ましい。
第１の半導体層Ａ１が配置された基板ＳＵＢの全体表面上には、ゲート絶縁膜ＧＩが積層されている。ゲート絶縁膜ＧＩは、窒化シリコン（ＳｉＮｘ）あるいは酸化シリコン（ＳｉＯｘ）で形成することができる。ゲート絶縁膜ＧＩの場合、素子の安定性及び特性を考慮して、１，０００Å〜２，０００Å程度の厚さを有することが好ましい。ゲート絶縁膜ＧＩを窒化シリコン（ＳｉＮｘ）で形成する場合、製造工程上、ゲート絶縁膜ＧＩ内に水素を多量含むことができる。このような水素は、後続工程でゲート絶縁膜ＧＩの外部に拡散されることができ、ゲート絶縁膜ＧＩを酸化シリコン物質で形成することが好ましい。
多結晶シリコン物質を含む第１の半導体層Ａ１は、水素拡散が肯定的な効果を表すことができる。しかし、第１の薄膜トランジスタＴ１と異なる性質を有する第２の薄膜トランジスタＴ２には否定的な効果を与えることができる。したがって、本発明のように、互いに異なる物質を使用する薄膜トランジスタが同一基板上に形成される場合、素子に特別な影響を与えない酸化シリコン（ＳｉＯｘ）を使用することがより好ましい。場合によって、ゲート絶縁膜ＧＩを第１実施形態で説明する場合とは異なり、２，０００Å〜４，０００Å程度に厚く形成する場合がある。この場合、ゲート絶縁膜ＧＩを窒化シリコン（ＳｉＮｘ）で形成するときには、水素の拡散程度が激しいことがある。したがって、種々の場合を考慮したとき、ゲート絶縁膜ＧＩは、酸化シリコン（ＳｉＯｘ）で形成することが好ましい。
ゲート絶縁膜ＧＩ上には、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とが配置されている。第１のゲート電極Ｇ１は、第１の半導体層Ａ１の中央部と重ね合わせられるように配置される。第２のゲート電極Ｇ２は、第２の薄膜トランジスタＴ２部分に配置される。第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とを同じ層上に同じ物質で同じマスクにて形成するので、製造工程を単純化できる。
第１及び第２のゲート電極Ｇ１、Ｇ２を覆うように中間絶縁膜ＩＬＤが積層されている。特に、中間絶縁膜ＩＬＤは、窒化シリコン（ＳｉＮｘ）を含む窒化膜と酸化シリコン（ＳｉＯｘ）を含む酸化膜とが交互に積層された多重層の構造を有することができる。
窒化膜は、後続熱処理工程を介して内部に含まれた水素を拡散して多結晶シリコンを含む第１の半導体層Ａ１を水素化処理するためのものである。それに対し、酸化膜は、後続熱処理工程によって窒化膜から放出される水素が第２の薄膜トランジスタＴ２の半導体物質にあまり多く拡散されることを防止するためのものである。
例えば、窒化膜から放出される水素は、その下にゲート絶縁膜ＧＩを挟んで配置された第１の半導体層Ａ１に拡散されることが好ましい。したがって、窒化膜は、ゲート絶縁膜ＧＩ上で第１の半導体層Ａ１と近く積層されることが好ましい。それに対し、窒化膜から放出される水素は、その上に形成される第２の薄膜トランジスタＴ２の半導体物質にあまりにも多く拡散されることを防止することが好ましい。したがって、窒化膜上には、酸化膜を積層することが好ましい。製造工程を考慮するとき、中間絶縁膜ＩＬＤの全体厚さは、２，０００Å〜６，０００Åの厚さを有することが好ましい。したがって、窒化膜及び酸化膜のそれぞれの厚さが１，０００Å〜３，０００Åであることが好ましい。また、窒化膜内の水素が第１の半導体層Ａ１に多量拡散されることに対し、第２の半導体層Ａ２にはなるべく少なく影響を与えるようにするためには、酸化膜の厚さは、ゲート絶縁膜ＧＩより厚いことが好ましい。特に、酸化膜は、窒化膜から放出される水素の拡散程度を調節するためのものであって、酸化膜の厚さは、窒化膜より厚いことが好ましい。
中間絶縁膜ＩＬＤの酸化膜上には、第２のゲート電極Ｇ２と重ね合わせられる第２の半導体層Ａ２が配置されている。第２の半導体層Ａ２は、第２の薄膜トランジスタＴ２のチャネル領域を含む。第２の薄膜トランジスタＴ２が表示素子用薄膜トランジスタである場合、表示機能処理を行うのに適した特性を有することが好ましい。例えば、インジウム−ガリウム−亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＧＺＯ）、インジウム−ガリウム酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ：ＩＧＯ）、及びインジウム−亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）のような酸化物半導体物質を含むことが好ましい。酸化物半導体物質は、Ｏｆｆ−電流（Ｏｆｆ−Ｃｕｒｒｅｎｔ）が低い特性があり、画素の電圧維持期間が長くなるので、低速駆動及び低消費電力を要求する表示装置に適している。酸化物半導体物質を含む場合、本発明に係る互いに異なる種類の薄膜トランジスタを１つの基板に含む構造を考慮したとき、素子の安定性をさらに効果的に確保できるボトム−ゲート（Ｂｏｔｔｏｍ−Ｇａｔｅ）構造を有することが好ましい。
第２の半導体層Ａ２と中間絶縁膜ＩＬＤ上に、ソース−ドレイン電極及び第１の補助容量電極ＳＴ１が配置されている。第１のソース電極Ｓ１と第１のドレイン電極Ｄ１とは、第１のゲート電極Ｇ１を中心として一定距離離隔して向かい合うように配置される。第１のソース電極Ｓ１は、ソースコンタクトホールＳＨを介して露出した第１の半導体層Ａ１の一側部であるソース領域ＳＡと連結される。ソースコンタクトホールＳＨは、中間絶縁膜ＩＬＤ及びゲート絶縁膜ＧＩを貫通して第１の半導体層Ａ１の一側部であるソース領域ＳＡを露出する。第１のドレイン電極Ｄ１は、ドレインコンタクトホールＤＨを介して露出した第１の半導体層Ａ１の他側部であるドレイン領域ＤＡと連結される。ドレインコンタクトホールＤＨは、中間絶縁膜ＩＬＤ及びゲート絶縁膜ＧＩを貫通して第１の半導体層Ａ１の他側部であるドレイン領域ＤＡを露出する。
第２のソース電極Ｓ２と第２のドレイン電極Ｄ２とは、それぞれ第２の半導体層Ａ２の一側部と他側部の上部表面と直接接触し、一定距離離隔して配置される。第２のソース電極Ｓ２は、中間絶縁膜ＩＬＤの上部表面及び第２の半導体層Ａ２の一側部の上部表面と直接接触するように配置される。第２のドレイン電極Ｄ２は、中間絶縁膜ＩＬＤの上部表面及び第２の半導体層Ａ２の他側部の上部表面と直接接触するように配置される。
第１の補助容量電極ＳＴ１は、第１及び第２の薄膜トランジスタＴ１、Ｔ２以外の領域のうち、非表示領域に配置することが好ましい。第１の補助容量電極ＳＴ１は、後で形成される第２の補助容量電極ＳＴ２と補助容量（Ｓｔｏｒａｇｅ Ｃａｐａｃｉｔａｎｃｅ）を確保する。補助容量は、駆動薄膜トランジスタで供給する電圧及び／又は電荷を予め蓄積しておき、次回の駆動の際、駆動速度及び駆動効率を向上するためのものである。
第１の薄膜トランジスタＴ１、第２の薄膜トランジスタＴ２、及び第１の補助容量電極ＳＴ１上には、保護膜ＰＡＳが覆われている。保護膜ＰＡＳは、第２の薄膜トランジスタＴ２の第２の半導体層Ａ２と直接接触している。したがって、酸化物半導体物質を含む第２の半導体層Ａ２に悪影響を与えない物質で保護膜ＰＡＳを形成することが必要である。例えば、水素物質を多量含む窒化膜を避け、酸化膜ＳＩＯを使用することが好ましい。
酸化シリコン（ＳｉＯｘ）のような酸化膜ＳＩＯを含む保護膜ＰＡＳ上には、第２の補助容量電極ＳＴ２が形成されている。第２の補助容量電極ＳＴ２は、第１の補助容量電極ＳＴ１と同じ形態と同じ面積を有することが好ましい。また、第２の補助容量電極ＳＴ２は、保護膜ＰＡＳを挟んで第１の補助容量電極ＳＴ１と対向することにより、その間に補助容量を形成する。
有機発光ダイオード表示装置の場合、第１の薄膜トランジスタＴ１及び第２の薄膜トランジスタＴ２を完成した後に有機発光ダイオードを形成できる。有機発光ダイオードは、有機発光層を含むが、有機発光層は、平坦な表面上に形成することが好ましい。したがって、第２の補助容量電極ＳＴ２が形成された保護膜ＰＡＳ上に平坦化膜ＰＬＮがさらに積層され得る。
平坦化膜ＰＬＮ上には、画素電極をさらに形成できる。画素電極は、平坦化膜ＰＬＮ及び保護膜ＰＡＳを貫通する画素コンタクトホールＰＨを介して第１のドレイン電極Ｄ１または第２のドレイン電極Ｄ２と接触する。ここでは、有機発光ダイオード表示装置の場合を説明するものとして、画素電極は、アノード電極ＡＮＯで形成し、第１の薄膜トランジスタＴ１を駆動薄膜トランジスタで形成した場合として説明する。したがって、アノード電極ＡＮＯは、画素コンタクトホールＰＨを介して第１のドレイン電極Ｄ１と接触する。
アノード電極ＡＮＯが形成された基板ＳＵＢの全体表面上には、バンクＢＮが形成されている。バンクＢＮは、アノード電極ＡＮＯで発光領域を露出し、残りの部分を覆う構造を有する。したがって、バンクＢＮが形成された基板ＳＵＢ上に有機発光層を塗布すれば、有機発光層は、発光領域内に露出したアノード電極ＡＮＯと直接面接触するように積層されることができる。その後、カソード電極を有機発光層上に積層することにより、発光領域でアノード電極ＡＮＯ、有機発光層、及びカソード電極が積層された有機発光ダイオードを完成できる。
以下、図２をさらに参照して本発明の第１実施形態に係る互いに異なる類型の薄膜トランジスタを備える平板表示装置用薄膜トランジスタ基板の製造方法を説明する。図２は、本発明の第１実施形態に係る互いに異なる類型の薄膜トランジスタを備える平板表示装置用薄膜トランジスタ基板を製造する過程を示す順序図である。
基板ＳＵＢ上にバッファ層ＢＵＦを蒸着する。図面にて説明しなかったが、バッファ層ＢＵＦを蒸着する前に、必要な部分に遮光層を形成することもできる（Ｓ１００）。
バッファ層ＢＵＦ上にアモルファスシリコン（ａ−Ｓｉ）物質を蒸着し、結晶化を行って多結晶シリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）に形成する。多結晶シリコン物質を第１のマスク工程にてパターニングして第１の半導体層Ａ１を形成する（Ｓ１１０）。
第１の半導体層Ａ１が形成された基板ＳＵＢの全体表面上に酸化シリコンのような絶縁物質を蒸着してゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩは、酸化シリコンで形成することが好ましい。ゲート絶縁膜ＧＩの厚さは、１，０００Å〜２，０００Åであることが好ましい（Ｓ２００）。
ゲート絶縁膜ＧＩの上部にゲート金属物質を蒸着し、第２のマスク工程にてパターニングしてゲート電極を形成する。特に、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とを同時に形成する。第１のゲート電極Ｇ１は、第１の半導体層Ａ１の中心部と重ね合わせられるように配置する。第２のゲート電極Ｇ２は、第２の薄膜トランジスタＴ１が形成される位置に配置する（Ｓ２１０）。
第１のゲート電極Ｇ１をマスクとして、下部に配置された第１の半導体層Ａ１に不純物を注入してソース領域ＳＡ及びドレイン領域ＤＡを含むドーピング領域を定義する。ドーピング領域の定義過程は、Ｐ−ＭＯＳ、Ｎ−ＭＯＳ、またはＣ−ＭＯＳによって少しずつ相違することができる。例えば、Ｎ−ＭＯＳ型薄膜トランジスタの場合、高濃度ドーピング領域を先に形成した後、低濃度ドーピング領域を後で形成できる。第１のゲート電極Ｇ１より最も大きい大きさを有する第１のゲート電極Ｇ１のフォトレジストパターンを利用して高濃度ドーピング領域を定義できる。フォトレジストを除去し、第１のゲート電極Ｇ１をマスクとして、高濃度ドーピング領域と第１のゲート電極Ｇ１との間に、低濃度ドーピング領域（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｄｏｐｉｎｇ ａｒｅａ；ＬＤＤ）を定義できる。不純物ドーピング領域に対しては、都合上、図面に示さなかった（Ｓ２２０）。
第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２が形成された基板ＳＵＢの全体表面上に中間絶縁膜ＩＬＤを蒸着する。中間絶縁膜ＩＬＤに窒化膜と酸化膜が積層された構造を有する場合、窒化膜を先に蒸着した後、酸化膜を連続して積層することが好ましい。製造工程を考慮したとき、中間絶縁膜ＩＬＤは、全体厚さが２，０００Å〜６，０００Åに蒸着することが好ましい（Ｓ３００）。
中間絶縁膜ＩＬＤ上に酸化物半導体物質を蒸着する。中間絶縁膜ＩＬＤに窒化膜と酸化膜が積層された場合、酸化物半導体物質は、水素を多量含有する窒化膜と直接接触しないように酸化膜ＳＩＯの真上に配置することが好ましい。酸化物半導体物質は、インジウム−ガリウム−亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＧＺＯ）、インジウム−ガリウム酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ：ＩＧＯ）、及びインジウム−亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）のうち、少なくともいずれか１つを含む。第３のマスク工程にて酸化物半導体物質をパターニングして第２の半導体層Ａ２を形成する。第２の半導体層Ａ２は、第２のゲート電極Ｇ２と重ね合わせられるように配置する（Ｓ３１０）。
第４のマスク工程にて中間絶縁膜ＩＬＤとゲート絶縁膜ＧＩとをパターニングして、第１の半導体層Ａ１の一側部を露出するソースコンタクトホールＳＨと他側部を露出するドレインコンタクトホールＤＨとを形成する。これは、以後に形成されるソース−ドレイン電極を第１の半導体層Ａ１と連結するためのものである（Ｓ４００）。
ソースコンタクトホールＳＨ及びドレインコンタクトホールＤＨが形成されており、第２の半導体層Ａ２が積層されている中間絶縁膜ＩＬＤ上にソース−ドレイン金属を蒸着する。第５のマスク工程にてソース−ドレイン金属をパターニングして、第１のソース電極Ｓ１及び第１のドレイン電極Ｄ１、第２のソース電極Ｓ２及び第２のドレイン電極Ｄ２、そして、第１の補助容量電極ＳＴ１を形成する。第１のソース電極Ｓ１は、ソースコンタクトホールＳＨを介して第１の半導体層Ａ１の一側辺と接触する。第１のドレイン電極Ｄ１は、ドレインコンタクトホールＤＨを介して第１の半導体層Ａ１の他側辺と接触する。第２のソース電極Ｓ２は、第２の半導体層Ａ２の一側辺の上部表面と接触し、第２のドレイン電極Ｄ２は、第２の半導体層Ａ２の他側辺の上部表面と接触する。第１の補助容量電極ＳＴ１は、補助容量を形成する位置に配置する。第１の補助容量電極ＳＴ１は、第１のドレイン電極Ｄ１または第２のドレイン電極Ｄ２と連結されていることができる（Ｓ５００）。
ソース−ドレイン電極及び第１の補助容量電極ＳＴ１が形成された基板ＳＵＢの全体表面上に保護膜ＰＡＳを蒸着する。保護膜ＰＡＳは、第２の半導体層Ａ２と直接接触するので、酸化シリコン（ＳｉＯｘ）のような酸化膜ＳＩＯで形成することが好ましい。窒化シリコン（ＳｉＮｘ）のような窒化膜は、第２の半導体層Ａ２に欠陥を誘発できるので、使用しないことが好ましい。酸化膜ＳＩＯ単一層として保護膜ＰＡＳを使用する場合、表面安定性を維持するために、３，０００Å以上の厚さを有することが好ましい（Ｓ６００）。
保護膜ＰＡＳ上に金属物質を蒸着し、第６のマスク工程にてパターニングして第２の補助容量電極ＳＴ２を形成する。第２の補助容量電極ＳＴ２は、第１の補助容量電極ＳＴ１と同じ大きさを有するように形成し、互いに重ね合わせられるように配置することが好ましい。第１の補助容量電極ＳＴ１と第２の補助容量電極ＳＴ２とが重ね合わせられる保護膜ＰＡＳには、補助容量が形成される（Ｓ６１０）。
第２の補助容量電極ＳＴ２が形成された保護膜ＰＡＳ上に平坦化膜ＰＬＮを塗布する。平坦化膜ＰＬＮは、基板ＳＵＢの上部表面を平坦に形成するものであって、有機絶縁物質を含むことができ、厚さは、５，０００Å以上に厚く塗布することが好ましい（Ｓ７００）。
第７のマスク工程にて平坦化膜ＰＬＮと保護膜ＰＡＳとを同時にパターニングして、第１のドレイン電極Ｄ１を露出する画素コンタクトホールＰＨを形成する。ここで、第１の薄膜トランジスタＴ１が画素を駆動する駆動薄膜トランジスタである場合として、画素電極と連結するための画素コンタクトホールＰＨを、第１のドレイン電極Ｄ１を露出するように形成する。他の例として、第２の薄膜トランジスタＴ２が画素を駆動する駆動薄膜トランジスタとして使用される場合であれば、画素コンタクトホールＰＨは、第２のドレイン電極Ｄ２を露出するように形成することができる（Ｓ７１０）。
画素コンタクトホールＰＨが形成された基板ＳＵＢの全体表面上に導電層を塗布する。導電層は、不透明であり、面抵抗が低い金属物質、あるいは透明導電物質を含むことができる。第８のマスク工程にて導電層をパターニングして画素電極ＡＮＯを形成する。ここで、画素電極ＡＮＯは、有機発光ダイオード表示装置の場合、アノード電極に該当する（Ｓ８００）。
有機発光ダイオード表示装置の場合、画素電極ＡＮＯが形成された基板ＳＵＢの全体表面上に有機絶縁物質を塗布し、第９のマスク工程にてパターニングしてバンクＢＮを形成する。バンクＢＮは、画素電極ＡＮＯで発光領域のみを開放する形状を有することが好ましい（Ｓ９００）。
＜第２実施形態＞
以下、図３を参照して、本発明の第２実施形態について説明する。図３は、本発明の第２実施形態に係る互いに異なる類型の薄膜トランジスタを備える平板表示装置用薄膜トランジスタ基板を示す断面図である。
第１実施形態では、補助容量を構成する、第１の補助容量電極ＳＴ１と第２の補助容量電極ＳＴ２とが酸化膜ＳＩＯである保護膜ＰＡＳを挟んで重ね合わせられる。酸化膜ＳＩＯの場合、表面性質の均一性を確保するためには、少なくとも３，０００Åの厚さを有さなければならない。その結果、第１の補助容量電極ＳＴ１と第２の補助容量電極ＳＴ２との間に介在された３，０００Åの酸化膜ＳＩＯに補助容量が形成される。
酸化膜ＳＩＯは、誘電率が低く、１００ｆＦ程度の補助容量を確保するためには、第１の補助容量電極ＳＴ１と第２の補助容量電極ＳＴ２との面積が十分広くなければならない。これは、さらに高密度化を要求する平板表示装置において単位画素領域の大きさを小さく作るのに障害要素となる。すなわち、補助容量電極の面積を減らしても１００ｆＦ程度の十分な補助容量を確保するためには、第１の補助容量電極ＳＴ１と第２の補助容量電極ＳＴ２との間に介在された絶縁膜の厚さを薄くしなければならない。
酸化膜ＳＩＯは、表面の安定性を確保するために、十分な厚さを有さなければならず、誘電率が低いという特性のため、補助容量を確保するのに限界がある。一方、窒化膜は、誘電率が低く、薄い厚さでも表面安定性を容易に確保できるという長所がある。しかし、前述したように、保護膜ＰＡＳは、酸化物半導体物質である第２の半導体層Ａ２と直接接触するので、窒化膜を保護膜ＰＡＳに使用することは好ましくない。以下、第２実施形態では、酸化膜と窒化膜とを積層してそれぞれの短所を補完し、長所を極大化できる薄膜トランジスタ基板の構造を提案する。
図３に示すように、本発明の第２実施形態に係る平板表示装置用薄膜トランジスタ基板は、基板ＳＵＢ上に配置された第１の薄膜トランジスタＴ１と第２の薄膜トランジスタＴ２とを備える。第１及び第２の薄膜トランジスタＴ１、Ｔ２は、離隔して配置することができ、隣接して配置することもできる。あるいは、２つの薄膜トランジスタが重ね合わせられて配置することもできる。
基板ＳＵＢの全体表面上には、バッファ層ＢＵＦが積層されている。バッファ層ＢＵＦは、第１実施形態の場合と同じ方式で形成されることができる。
バッファ層ＢＵＦ上には、第１の半導体層Ａ１が配置されている。第１の半導体層Ａ１は、第１の薄膜トランジスタＴ１のチャネル領域を含む。チャネル領域は、第１のゲート電極Ｇ１と第１の半導体層Ａ１とが重ね合わせられる領域として定義される。第１のゲート電極Ｇ１が第１の薄膜トランジスタＴ１の中央部と重ね合わせられるので、第１の薄膜トランジスタＴ１の中央部がチャネル領域になる。チャネル領域の両側弁部は、不純物がドーピングされた領域であって、ソース領域ＳＡとドレイン領域ＤＡとして定義される。
第１の薄膜トランジスタＴ１が駆動素子用薄膜トランジスタである場合、高速駆動処理を行うのに適した特性を有することが好ましい。また、第１の薄膜トランジスタＴ１の場合、トップ−ゲート（Ｔｏｐ−Ｇａｔｅ）構造を有することが好ましい。
第１の半導体層Ａ１が配置された基板ＳＵＢの全体表面上には、ゲート絶縁膜ＧＩが積層されている。ゲート絶縁膜ＧＩは、窒化シリコン（ＳｉＮｘ）あるいは酸化シリコン（ＳｉＯｘ）で形成することができる。ゲート絶縁膜ＧＩの場合、素子の安定性及び特性を考慮して、１，０００Å〜２，０００Å程度の厚さを有することが好ましい。ゲート絶縁膜ＧＩを窒化シリコン（ＳｉＮｘ）で形成する場合、製造工程上、ゲート絶縁膜ＧＩ内に水素を多量含むことができる。このような水素は、後続工程でゲート絶縁膜ＧＩの外部に拡散されることができ、ゲート絶縁膜ＧＩを酸化シリコン物質で形成することが好ましい。
ゲート絶縁膜ＧＩ上には、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とが配置されている。第１のゲート電極Ｇ１は、第１の半導体層Ａ１の中央部と重ね合わせられるように配置される。第２のゲート電極Ｇ２は、第２の薄膜トランジスタＴ２部分に配置される。第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とを同じ層上に同じ物質で同じマスクにて形成するので、製造工程を単純化できる。
第１及び第２のゲート電極Ｇ１、Ｇ２を覆うように、中間絶縁膜ＩＬＤが積層されている。特に、中間絶縁膜ＩＬＤは、窒化シリコン（ＳｉＮｘ）を含む窒化膜と酸化シリコン（ＳｉＯｘ）を含む酸化膜とが交互に積層された多重層の構造を有することができる。
中間絶縁膜ＩＬＤの酸化膜上には、第２のゲート電極Ｇ２と重ね合わせられる第２の半導体層Ａ２が配置されている。第２の半導体層Ａ２は、第２の薄膜トランジスタＴ２のチャネル領域を含む。第２の薄膜トランジスタＴ２が表示素子用薄膜トランジスタである場合、表示機能処理を行うのに適した特性を有することが好ましい。例えば、インジウム−ガリウム−亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＧＺＯ）、インジウム−ガリウム酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ：ＩＧＯ）、及びインジウム−亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）のような酸化物半導体物質を含むことが好ましい。
酸化物半導体物質は、Ｏｆｆ−電流（Ｏｆｆ−Ｃｕｒｒｅｎｔ）が低い特性があり、画素の電圧維持期間が長くなるので、低速駆動及び低消費電力を要求する表示装置に適している。酸化物半導体物質を含む場合、本発明に係る互いに異なる種類の薄膜トランジスタを１つの基板に含む構造を考慮したとき、素子の安定性をさらに効果的に確保できるボトム−ゲート（Ｂｏｔｔｏｍ−Ｇａｔｅ）構造を有することが好ましい。
第２の半導体層Ａ２と中間絶縁膜ＩＬＤ上に、ソース−ドレイン電極及び第１の補助容量電極ＳＴ１が配置されている。第１のソース電極Ｓ１と第１のドレイン電極Ｄ１とは、第１のゲート電極Ｇ１を中心として一定距離離隔して向かい合うように配置される。第１のソース電極Ｓ１は、ソースコンタクトホールＳＨを介して露出した第１の半導体層Ａ１の一側部であるソース領域ＳＡと連結される。ソースコンタクトホールＳＨは、中間絶縁膜ＩＬＤ及びゲート絶縁膜ＧＩを貫通して第１の半導体層Ａ１の一側部であるソース領域ＳＡを露出する。第１のドレイン電極Ｄ１は、ドレインコンタクトホールＤＨを介して露出した第１の半導体層Ａ１の他側部であるドレイン領域ＤＡと連結される。ドレインコンタクトホールＤＨは、中間絶縁膜ＩＬＤ及びゲート絶縁膜ＧＩを貫通して第１の半導体層Ａ１の他側部であるドレイン領域ＤＡを露出する。
第２のソース電極Ｓ２と第２のドレイン電極Ｄ２とは、それぞれ第２の半導体層Ａ２の一側部と他側部の上部表面と直接接触し、一定距離離隔して配置される。第２のソース電極Ｓ２は、中間絶縁膜ＩＬＤの上部表面及び第２の半導体層Ａ２の一側部の上部表面と直接接触するように配置される。第２のドレイン電極Ｄ２は、中間絶縁膜ＩＬＤの上部表面及び第２の半導体層Ａ２の他側部の上部表面と直接接触するように配置される。
第１の補助容量電極ＳＴ１は、第１及び第２の薄膜トランジスタＴ１、Ｔ２以外の領域のうち、非表示領域に配置することが好ましい。第１の補助容量電極ＳＴ１は、後で形成される第２の補助容量電極ＳＴ２と補助容量（Ｓｔｏｒａｇｅ Ｃａｐａｃｉｔａｎｃｅ）を確保する。補助容量は、駆動薄膜トランジスタで供給する電圧及び／又は電荷を予め蓄積しておき、次回の駆動の際、駆動速度及び駆動効率を向上するためのものである。
第１の薄膜トランジスタＴ１、第２の薄膜トランジスタＴ２、及び第１の補助容量電極ＳＴ１上には、保護膜ＰＡＳが覆われている。保護膜ＰＡＳは、第２の薄膜トランジスタＴ２の第２の半導体層Ａ２と直接接触している。したがって、酸化物半導体物質を含む第２の半導体層Ａ２に悪影響を与えない物質で保護膜ＰＡＳを形成することが必要である。例えば、水素物質を多量含む窒化膜を避け、酸化膜ＳＩＯを使用することが好ましい。
酸化膜ＳＩＯは、表面安定性を考慮して、３，０００Å以上の厚さを有することが好ましい。酸化膜ＳＩＯは、誘電率が低く、厚さが厚くて、十分な量の補助容量を確保し難い。したがって、酸化膜ＳＩＯをパターニングして、第１の補助容量電極ＳＴ１の全体表面を露出する。このとき、第１のドレイン電極Ｄ１を露出する第１の画素コンタクトホールＰＨ１を同時に形成する。
第１の補助容量電極ＳＴ１が露出した基板ＳＵＢ上には、窒化シリコン（ＳｉＮｘ）のような無機絶縁物質からなる窒化膜ＳＩＮが蒸着されている。窒化膜ＳＩＮは、補助容量を形成するためのものである。窒化膜ＳＩＮを酸化膜と同じ厚さである３，０００Åで蒸着しても、誘電率が酸化膜より高く、十分な補助容量を形成できる。より高い補助容量を確保するためには、窒化膜ＳＩＮの厚さは、３，０００Å以下で蒸着することがより好ましい。窒化膜ＳＩＮは、誘電率が高く、薄い厚さでも表面安定性に優れて、酸化膜に比べて少ない面積で高い補助容量を形成できる。
窒化膜ＳＩＮ上には、第２の補助容量電極ＳＴ２が形成されている。第２の補助容量電極ＳＴ２は、第１の補助容量電極ＳＴ１と同じ形態と同じ面積を有することが好ましい。また、第２の補助容量電極ＳＴ２は、窒化膜ＳＩＮを挟んで第１の補助容量電極ＳＴ１と対向することにより、その間に補助容量を形成する。
第２の補助容量電極ＳＴ２と同じ金属物質で、第１のドレイン電極Ｄ１と接触する補助ドレイン電極ＡＤが共に形成されている。第２の補助容量電極ＳＴ２及び補助ドレイン電極ＡＤが形成された基板ＳＵＢの表面上には、平坦化膜ＰＬＮをさらに塗布することが好ましい。前述したように、平坦化膜ＰＬＮは、薄膜トランジスタ及び補助容量が形成された基板ＳＵＢの表面を平坦化するためのものである。
平坦化膜ＰＬＮ上には、画素電極をさらに形成することができる。画素電極は、平坦化膜ＰＬＮを貫通する第２の画素コンタクトホールＰＨ２を介して第１のドレイン電極Ｄ１または第２のドレイン電極Ｄ２と接触する。ここでは、有機発光ダイオード表示装置の場合を説明するものであって、画素電極は、アノード電極ＡＮＯで形成し、第１の薄膜トランジスタＴ１を駆動薄膜トランジスタで形成した場合として説明する。したがって、アノード電極ＡＮＯは、第２の画素コンタクトホールＰＨ２を介して第１のドレイン電極Ｄ１と接触する。
アノード電極ＡＮＯが形成された基板ＳＵＢの全体表面上には、バンクＢＮが形成されている。バンクＢＮは、アノード電極ＡＮＯで発光領域を露出し、残りの部分を覆う構造を有する。したがって、バンクＢＮが形成された基板ＳＵＢ上に有機発光層を塗布すれば、有機発光層は、発光領域内に露出したアノード電極ＡＮＯと直接面接触するように積層されることができる。その後、カソード電極を有機発光層上に積層することにより、発光領域でアノード電極ＡＮＯ、有機発光層、及びカソード電極が積層された有機発光ダイオードを完成できる。
以下、図４をさらに参照して本発明の第２実施形態に係る互いに異なる類型の薄膜トランジスタを備える平板表示装置用薄膜トランジスタ基板の製造方法を説明する。図４は、本発明の第２実施形態に係る互いに異なる類型の薄膜トランジスタを備える平板表示装置用薄膜トランジスタ基板を製造する過程を示す順序図である。
基板ＳＵＢ上にバッファ層ＢＵＦを蒸着する。図面にて説明しなかったが、バッファ層ＢＵＦを蒸着する前に、必要な部分に遮光層を形成することもできる（Ｓ１００）。
バッファ層ＢＵＦ上にアモルファスシリコン（ａ−Ｓｉ）物質を蒸着し、結晶化を行って多結晶シリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）に形成する。多結晶シリコン物質を第１のマスク工程にてパターニングして第１の半導体層Ａ１を形成する（Ｓ１１０）。
第１の半導体層Ａ１が形成された基板ＳＵＢの全体表面上に酸化シリコンのような絶縁物質を蒸着してゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩは、酸化シリコンで形成することが好ましい。ゲート絶縁膜ＧＩの厚さは、１，０００Å〜２，０００Åであることが好ましい（Ｓ２００）。
ゲート絶縁膜ＧＩの上部にゲート金属物質を蒸着し、第２のマスク工程にてパターニングしてゲート電極を形成する。特に、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とを同時に形成する。第１のゲート電極Ｇ１は、第１の半導体層Ａ１の中心部と重ね合わせられるように配置する。第２のゲート電極Ｇ２は、第２の薄膜トランジスタＴ１が形成される位置に配置する（Ｓ２１０）。
第１のゲート電極Ｇ１をマスクとして、下部に配置された第１の半導体層Ａ１に不純物を注入してソース領域ＳＡ及びドレイン領域ＤＡを含むドーピング領域を定義する。ドーピング領域の定義過程は、Ｐ−ＭＯＳ、Ｎ−ＭＯＳ、またはＣ−ＭＯＳによって少しずつ相違することができる（Ｓ２２０）。
第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２が形成された基板ＳＵＢの全体表面上に中間絶縁膜ＩＬＤを蒸着する。中間絶縁膜ＩＬＤに窒化膜と酸化膜が積層された構造を有する場合、窒化膜を先に蒸着した後、酸化膜を連続して積層することが好ましい。製造工程を考慮したとき、中間絶縁膜ＩＬＤは、全体厚さが２，０００Å〜６，０００Åに蒸着することが好ましい（Ｓ３００）。
中間絶縁膜ＩＬＤ上に酸化物半導体物質を蒸着する。中間絶縁膜ＩＬＤに窒化膜と酸化膜が積層された場合、酸化物半導体物質は、水素を多量含有する窒化膜と直接接触しないように酸化膜ＳＩＯの真上に配置することが好ましい。第３のマスク工程にて酸化物半導体物質をパターニングして第２の半導体層Ａ２を形成する。第２の半導体層Ａ２は、第２のゲート電極Ｇ２と重ね合わせられるように配置する（Ｓ３１０）。
第４のマスク工程にて中間絶縁膜ＩＬＤとゲート絶縁膜ＧＩとをパターニングして、第１の半導体層Ａ１の一側部を露出するソースコンタクトホールＳＨと他側部を露出するドレインコンタクトホールＤＨとを形成する。これは、以後に形成されるソース−ドレイン電極を第１の半導体層Ａ１と連結するためのものである（Ｓ４００）。
ソースコンタクトホールＳＨ及びドレインコンタクトホールＤＨが形成されており、第２の半導体層Ａ２が積層されている中間絶縁膜ＩＬＤ上にソース−ドレイン金属を蒸着する。第５のマスク工程にてソース−ドレイン金属をパターニングして、第１のソース電極Ｓ１及び第１のドレイン電極Ｄ１、第２のソース電極Ｓ２及び第２のドレイン電極Ｄ２、そして、第１の補助容量電極ＳＴ１を形成する。第１のソース電極Ｓ１は、ソースコンタクトホールＳＨを介して第１の半導体層Ａ１の一側辺と接触する。第１のドレイン電極Ｄ１は、ドレインコンタクトホールＤＨを介して第１の半導体層Ａ１の他側辺と接触する。第２のソース電極Ｓ２は、第２の半導体層Ａ２の一側辺の上部表面と接触し、第２のドレイン電極Ｄ２は、第２の半導体層Ａ２の他側辺の上部表面と接触する。第１の補助容量電極ＳＴ１は、補助容量を形成する位置に配置する。第１の補助容量電極ＳＴ１は、第１のドレイン電極Ｄ１または第２のドレイン電極Ｄ２と連結されていることができる（Ｓ５００）。
ソース−ドレイン電極及び第１の補助容量電極ＳＴ１が形成された基板ＳＵＢの全体表面上に酸化膜ＳＩＯを蒸着する。酸化膜ＳＩＯは、第２の半導体層Ａ２と直接接触し、第２の半導体層Ａ２の酸化物半導体物質に欠陥を発生しない。酸化膜ＳＩＯは、表面安定性を維持するために、３，０００Å以上の厚さを有することが好ましい。第６のマスク工程にて酸化膜ＳＩＯをパターニングして、第１の補助容量電極ＳＴ１のほとんどを露出させる（Ｓ６００）。
酸化膜ＳＩＯ上に窒化膜ＳＩＮを蒸着する。窒化膜ＳＩＮは、誘電率が酸化膜ＳＩＯより高く、薄く形成しても、表面安定性に優れた特徴があり、補助容量を形成するための絶縁膜として使用する。窒化膜ＳＩＮは、５００Å〜３，０００Åの厚さを有することが好ましい。第７のマスク工程にて窒化膜ＳＩＮをパターニングして、第１のドレイン電極Ｄ１を露出する第１の画素コンタクトホールＰＨ１を形成する（Ｓ７００）。
第１の画素コンタクトホールＰＨ１が形成された基板ＳＵＢの全体表面上に金属層を蒸着する。第８のマスク工程にて金属層をパターニングして第２の補助容量電極ＳＴ２を形成する。このとき、第１の画素コンタクトホールＰＨ１を介して第１のドレイン電極Ｄ１と接触する補助ドレイン電極ＡＤを形成する（Ｓ８００）。
補助ドレイン電極ＡＤ及び第２の補助容量電極ＳＴ２が形成された窒化膜ＳＩＮ上に平坦化膜ＰＬＮを塗布する。平坦化膜ＰＬＮは、基板ＳＵＢの上部表面を平坦に形成するものであって、有機絶縁物質を含むことができ、厚さは、５，０００Å以上に厚く塗布することが好ましい（Ｓ９００）。
第９のマスク工程にて平坦化膜ＰＬＮをパターニングして、補助ドレイン電極ＡＤを露出する第２の画素コンタクトホールＰＨ２を形成する。ここでは、補助ドレイン電極ＡＤが第１の薄膜トランジスタＴ１の第１のドレイン電極Ｄ１と連結された場合として説明したが、場合によって、第２の薄膜トランジスタＴ２の第２のドレイン電極Ｄ２と連結されることもできる（Ｓ９１０）。
第２の画素コンタクトホールＰＨ２が形成された基板ＳＵＢの全体表面上に導電層を塗布する。導電層は、不透明であり、面抵抗の低い金属物質、あるいは透明導電物質を含むことができる。第１０のマスク工程にて導電層をパターニングして画素電極ＡＮＯを形成する。ここで、画素電極ＡＮＯは、有機発光ダイオード表示装置の場合、アノード電極に該当する（Ｓ１０００）。
有機発光ダイオード表示装置の場合、画素電極ＡＮＯが形成された基板ＳＵＢの全体表面上に有機絶縁物質を塗布し、第１１のマスク工程にてパターニングしてバンクＢＮを形成する。バンクＢＮは、画素電極ＡＮＯで発光領域のみを開放する形状を有することが好ましい（Ｓ１１００）。
以上で説明した第２実施形態では、保護膜ＰＡＳを酸化膜ＳＩＯと窒化膜ＳＩＮとが積層された構造で形成した特徴を有する。特に、酸化物半導体物質を含む第２の薄膜トランジスタＴ２が後で形成されることにより、第２の半導体層Ａ２が保護膜ＰＡＳと直接接触する構造を有する。酸化物半導体物質である第２の半導体層Ａ２を保護するために、保護膜ＰＡＳで酸化膜ＳＩＯを下部に積層した。
また、酸化膜ＳＩＯは、補助容量を形成するのに限界があるので、狭い面積で高い補助容量を確保するために、窒化膜ＳＩＮを保護膜ＰＡＳの上部層に形成した。第１の補助容量電極ＳＴ１がソース−ドレイン電極と同じ物質で同じ層に形成されるので、酸化膜ＳＩＯにより覆われる。したがって、酸化膜ＳＩＯをパターニングして第１の補助容量電極ＳＴ１を露出させ、その上に窒化膜ＳＩＮを塗布する。
窒化膜ＳＩＮ上に第２の補助容量電極ＳＴ２を形成することにより、補助容量を確保できる。これにより、酸化物半導体物質を含む第２の半導体層Ａ２を保護しながら、小さな面積に最大の容量を確保できる補助容量を備えた異種薄膜トランジスタを備えた薄膜トランジスタ基板を提供できる。
以上で説明した内容を介して、当業者であれば、本発明の技術思想を逸脱しない範囲で様々な変更及び修正が可能であることが分かる。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により定められなければならないであろう。

Claims (7)

  1. 基板上の第１の領域に配置された第１の薄膜トランジスタと、
    前記基板上の第２の領域に配置された第２の薄膜トランジスタと、
    前記基板上の第３の領域に配置された第１の補助容量電極と、
    前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタを覆い、前記第１の補助容量電極を露出する酸化膜と、
    前記酸化膜上に積層され、前記第１の補助容量電極を覆う窒化膜と、
    前記窒化膜上で前記第１の補助容量電極と重ね合わせられる第２の補助容量電極と、
    前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、及び前記第２の補助容量電極を覆う平坦化膜と、
    前記平坦化膜上に配置された画素電極と、
    を備え、
    前記第１の薄膜トランジスタは、
    多結晶半導体物質を含む第１の半導体層と、
    前記第１の半導体層を覆うゲート絶縁膜と、
    前記ゲート絶縁膜上で前記第１の半導体層の中心部と重ね合わせられる第１のゲート電極と、
    前記第１のゲート電極とを覆う中間絶縁膜と、
    前記中間絶縁膜上で、前記第１の半導体層の一側部と接触する第１のソース電極と、
    前記中間絶縁膜上で、前記第１の半導体層の他側部と接触する第１のドレイン電極と、
    前記窒化膜と前記酸化膜を貫通して前記第１のドレイン電極を露出する第１の画素コンタクトホールと、
    前記第１の画素コンタクトホールを介して前記第１のドレイン電極と接触する補助ドレイン電極と、
    を備え、
    前記画素電極は、前記平坦化膜を貫通して前記補助ドレイン電極を露出する第２の画素コンタクトホールを介して前記補助ドレイン電極と接触する薄膜トランジスタ基板。
  2. 前記補助ドレイン電極は、
    前記第２の補助容量電極と同じ層に配置され、同じ物質を含む請求項１に記載の薄膜トランジスタ基板。
  3. 前記第２の薄膜トランジスタは、画素を選択するスイッチング素子であり、
    前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタにより選択された前記画素を駆動するための駆動素子である請求項１に記載の薄膜トランジスタ基板。
  4. 前記酸化膜は、３，０００Å以上の厚さを有し、
    前記窒化膜は、５００〜３，０００Åの厚さを有する請求項１に記載の薄膜トランジスタ基板。
  5. 前記第２の薄膜トランジスタは、
    前記ゲート絶縁膜上に配置された第２のゲート電極と、
    第２のゲート電極を覆う前記中間絶縁膜と、
    前記中間絶縁膜上で、前記第２のゲート電極と重ね合わせられるように配置され、酸化物半導体物質を含む第２の半導体層と、
    前記第２の半導体層上に配置された第２のソース電極及び第２のドレイン電極と、
    を備える請求項１に記載の薄膜トランジスタ基板。
  6. 前記第１の補助容量電極は、
    前記ゲート絶縁膜上に積層された前記中間絶縁膜上に配置された請求項５に記載の薄膜トランジスタ基板。
  7. 前記第１の補助容量電極は、
    前記第２のソース電極及び前記第２のドレイン電極と同じ層に配置され、同じ物質を含む請求項５に記載の薄膜トランジスタ基板。
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