CN118102790A - 包括氧化物半导体的显示装置 - Google Patents

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Abstract

公开了包括氧化物半导体的显示装置。显示装置包括位于每个像素区域中的发光装置和像素驱动电路。像素驱动电路响应于栅极信号而将与数据信号对应的驱动电流供应至发光装置。像素驱动电路包括驱动薄膜晶体管和至少一个开关薄膜晶体管。驱动薄膜晶体管包括由氧化物半导体制成的驱动半导体图案。包括金属的导电图案位于驱动半导体图案下方。导电图案与驱动半导体图案接触。导电图案具有比驱动半导体图案大的功函数。因此，可以防止低灰度处不均的发生而不减小导通电流。因此，显示装置表现出改善的图像质量。

Description

包括氧化物半导体的显示装置
本申请要求获得于2022年11月28日提交的韩国专利申请第10-2022-0161351号的权益，该韩国专利申请在此通过引用并入本文，如同在本文中完全阐述一样。
技术领域
本公开内容涉及每个像素区域中的驱动半导体图案由氧化物半导体制成的显示装置。
背景技术
通常，显示装置可以向用户提供图像。例如，这样的显示装置可以包括多个像素区域。发光装置和像素驱动电路可以位于每个像素区域中。发光装置可以发射具有特定颜色的光。例如，发光装置可以包括发射层，该发射层位于第一电极与第二电极之间。
像素驱动电路可以响应于栅极信号而将与数据信号对应的驱动电流供应至发光装置。例如，像素驱动电路可以包括驱动薄膜晶体管和至少一个开关薄膜晶体管。驱动薄膜晶体管可以生成与数据信号对应的驱动电流。例如，驱动薄膜晶体管可以包括驱动半导体图案、驱动栅极电极、驱动源极电极和驱动漏极电极。
驱动半导体图案可以具有与施加至驱动栅极电极的电压对应的电导率。驱动半导体图案可以包括半导体材料。例如，驱动半导体图案可以由氧化物半导体制成。然而，在包括由氧化物半导体制成的驱动半导体图案的驱动薄膜晶体管中，由于施加至驱动栅极电极的电压的变化而导致的驱动电流的变化的量可能会增加。因此，在显示装置中的低灰度区中可能发生不均(mura)。
当驱动薄膜晶体管的驱动半导体图案与驱动栅极电极之间的分隔距离增加时，由于施加至驱动栅极电极的电压的变化而导致的驱动电流的变化的量可能会减少。然而，在显示装置中，驱动薄膜晶体管的导通电流可能减小。因此，在显示装置中，驱动薄膜晶体管的电特性可能下降。因此，显示装置的整体亮度和图像质量可能下降。
发明内容
因此，本公开内容涉及包括氧化物半导体的显示装置，该显示装置基本上避免了由于相关技术的限制和缺点而导致的一个或更多个问题。
本公开内容的目的是提供能够防止低灰度处不均的发生而不使其亮度劣化的显示装置。
本公开内容的另一目的是提供能够增加驱动薄膜晶体管的S因子而不改变驱动半导体图案与驱动栅极电极之间的分隔距离的显示装置。
然而，要通过本公开内容实现的目的不限于上述目的，并且本领域技术人员将从以下描述中清楚地理解本文未提及的其他目的。
本公开内容的另外优点、目的和特征将在下面的描述中部分地阐述，并且对于本领域普通技术人员而言在检查以下内容时部分地变得明显，或者可以从本公开内容的实践中获知。本公开内容的目的和其他优点可以通过在书面描述及其权利要求以及附图中特别指出的结构来实现和获得。
为了实现这些目的和其他优点，并根据本公开的目的，如本文所体现和广泛描述的，一种显示装置包括装置基板。像素驱动电路和发光装置位于装置基板上。像素驱动电路包括驱动薄膜晶体管。驱动薄膜晶体管包括驱动半导体图案。驱动半导体图案由氧化物半导体制成。发光装置电连接至像素驱动电路。导电图案位于装置基板与驱动半导体图案之间。驱动半导体图案与导电图案的与装置基板相对的上表面接触。导电图案包括金属。导电图案具有比驱动半导体图案大的功函数。
驱动半导体图案的靠近导电图案定位的位置的下端部可以包括耗尽区。
导电图案可以电连接至驱动薄膜晶体管的驱动源极电极。
导电图案可以包括位于驱动半导体图案之外的区域。驱动源极电极可以在驱动半导体图案之外的位置处与导电图案接触。
导电图案可以包括第一图案层和第二图案层。第二图案层可以位于第一图案层上。驱动半导体图案可以与第二图案层接触。第二图案层可以具有比驱动半导体图案大的功函数。
第二图案层可以由导电金属氧化物制成。
第二图案层可以包括与第一图案层相同的金属。
导电图案可以包括铜、钼、镍、钴和铂中的一种。
导电图案可以与驱动半导体图案的一部分交叠。驱动半导体图案可以包括位于导电图案上的沟道区。
在本公开内容的另一方面中，一种显示装置包括装置基板。第一导电图案、上缓冲层和像素驱动电路位于装置基板上。上缓冲层覆盖第一导电图案。第二导电图案和发光装置位于上缓冲层上。第二导电图案包括金属。像素驱动电路包括第一薄膜晶体管和第二薄膜晶体管。第一薄膜晶体管位于第一导电图案上。第二薄膜晶体管位于第二导电图案上。发光装置电连接至像素驱动电路。第二薄膜晶体管包括由氧化物半导体制成的半导体图案。第二薄膜晶体管的半导体图案与第二导电图案呈肖特基接触。
第二导电图案可以电连接至第二薄膜晶体管的源极电极。
第一薄膜晶体管可以包括位于与第二导电图案相同的层上的半导体图案。
第一薄膜晶体管的半导体图案可以包括与第二薄膜晶体管的半导体图案相同的材料。
上栅极绝缘层可以位于上缓冲层上。上栅极绝缘层可以覆盖第一薄膜晶体管的半导体图案和第二薄膜晶体管的半导体图案。第一薄膜晶体管和第二薄膜晶体管中的每一个可以包括位于上栅极绝缘层上的栅极电极。第一薄膜晶体管的栅极电极可以位于与第二薄膜晶体管的栅极电极相同的层上。
应当理解，本公开内容的上述一般描述和以下详细描述是示例性的和说明性的，并且旨在对如所要求的公开内容提供进一步说明。
附图说明
被包括以提供对本公开内容的进一步理解并且被并入本申请并构成本申请的一部分的附图示出了本公开内容的实施方式，并且与说明书一起用于说明本公开内容的原理。在附图中：
图1是示意性地示出根据本公开内容的实施方式的显示装置的图；
图2是示出根据本公开内容的实施方式的显示装置中单位像素区域中的电路的图；
图3是示出沿图1中的线I-I'截取的截面和通过对单位像素区域的一部分进行切割而获得的截面的图；
图4是由图3中的“K”指示的区域的放大图；
图5是用于说明第二半导体图案与第二导电图案之间的耗尽区的功函数图；以及
图6至图12是示出根据本公开内容的其他实施方式的显示装置的图。
具体实施方式
本公开内容的上述目的、技术配置和效果的细节将从结合示出本公开内容的实施方式的附图的以下详细描述中被清楚地理解。尽管将描述本公开内容的示例性实施方式，但明显的是，本公开内容的技术精神可以由本领域技术人员实践，而不受限于或局限于实施方式。
此外，在整个说明书中，相同的附图标记表示相同的部件，并且在附图中，为了方便起见，层或区域的长度和厚度可能被夸大。此外，当第一元件被称为“在第二元件上”时，第一元件可以直接在第二元件上，或间接在第二元件上，其中，在第一元件和第二元件之间插入有第三元件。
将理解，本文中使用术语“第一”和“第二”来描述各种元件，并且仅用于将一个元件与另一元件区分。因此，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而不脱离本公开内容的教导。
以下描述中使用的术语仅用于描述具体的实施方式，并且不旨在限制本公开内容。单数的表达包括复数含义，除非单数表达在上下文中明确不同。在说明书中，术语“包含”、“包括”和“具有”应被理解成指定特定特征、数字、步骤、操作、元件、部分或其组合的存在，但并不排除一个或更多个其他特征、数字、步骤、操作、元件、部分或其组合的存在或添加。
除非另有定义，否则本文所使用的包括技术或科学术语的所有术语具有与本领域技术人员通常理解的含义相同含义。术语(诸如普通字典中定义的术语)应当被解释为具有与相关技术的上下文中的术语相同的含义，而不应当被解释为具有理想的或过于正式的含义，除非在说明书中明确定义。
(实施方式)
图1是示意性地示出根据本公开内容的实施方式的显示装置的图，以及图2是示出根据本公开内容的实施方式的显示装置中单位像素区域中的电路的图。图3是示出沿图1中的线I-I'截取的截面和通过对单位像素区域的一部分进行切割而获得的截面的图。图4是由图3中的“K”指示的区域的放大图。
参照图1至图4，根据本公开内容的实施方式的显示装置可以包括显示面板DP。显示面板DP可以生成要提供给用户的图像。例如，显示面板DP可以包括多个像素区域PA。
各种信号可以通过信号线GL、DL和PL被供应至各像素区域PA。例如，信号线GL、DL和PL可以包括用于将栅极信号应用于各像素区域PA的栅极线GL、用于将数据信号应用于各像素区域PA的数据线DL以及用于将正供电电压VDD应用于各像素区域PA的电力电压供应线PL。栅极线GL可以电连接至栅极驱动器GD。数据线DL可以电连接至数据驱动器DD。电力电压供应线PL可以电连接至电力单元PU。
栅极驱动器GD和数据驱动器DD可以由定时控制器TC控制。例如，栅极驱动器GD可以从定时控制器TC接收时钟信号、复位信号和起始信号，以及数据驱动器DD可以从定时控制器TC接收数字视频数据和源极定时信号。
每个像素区域PA可以实现特定颜色。例如，发光装置500和电连接至发光装置500的像素驱动电路DC可以位于每个像素区域PA中。每个像素区域PA中的发光装置500和像素驱动电路DC可以位于装置基板100上。装置基板100可以包括绝缘材料。例如，装置基板100可以包括玻璃或塑料。
发光装置500可以发射具有特定颜色的光。例如，发光装置500可以包括被顺序地堆叠在装置基板100上的第一电极510、发射层520和第二电极530。
第一电极510可以包括导电材料。第一电极510可以包括具有高反射率的材料。例如，第一电极510可以包括金属诸如铝(Al)或银(Ag)。第一电极510可以具有多层结构。例如，第一电极510可以具有以下结构，在该结构中，由金属制成的反射电极位于由诸如铟锡氧化物(ITO)或铟锌氧化物(IZO)的透明导电材料制成的透明电极之间。
发射层520可以生成具有与第一电极510和第二电极530之间的电压差对应的亮度的光。例如，发射层520可以包括发射材料层(EML)，该发射材料层(EML)包括发射材料。发射材料可以包括有机材料、无机材料或混合材料。例如，根据本公开内容的实施方式的显示装置可以是包括有机发射材料的有机发光显示装置。
发射层520可以具有多层结构。例如，发射层520还可以包括空穴注入层(HIL)、空穴传输层(HTL)、电子传输层(ETL)或电子注入层(EIL)中的至少一个。因此，在根据本公开内容的实施方式的显示装置中，可以提高发射层520的发光效率。
第二电极530可以包括导电材料。第二电极530可以包括与第一电极510的材料不同的材料。第二电极530的透射率可以大于第一电极510的透射率。例如，第二电极530可以是由诸如ITO或IZO的透明导电材料制成的透明电极。因此，在根据本公开内容的实施方式的显示装置中，可以通过第二电极530将由发射层520生成的光发射到外部。
像素驱动电路DC可以响应于栅极信号在一帧期间将与数据信号对应的驱动电流供应至发光装置500。例如，像素驱动电路DC可以包括第一薄膜晶体管T1、第二薄膜晶体管T2和存储电容器Cst。
第一薄膜晶体管T1可以包括第一半导体图案211、第一栅极电极213、第一漏极电极215、以及第一源极电极217。第一薄膜晶体管T1可以响应于栅极信号而将数据信号传送至第二薄膜晶体管T2的第二栅极电极223。例如，第一薄膜晶体管T1可以是开关薄膜晶体管。第一栅极电极213可以电连接至栅极线GL，以及第一漏极电极215可以电连接至数据线DL。
第一半导体图案211可以包括半导体材料。例如，第一半导体图案211可以包括氧化物半导体诸如铟镓锌氧化物(IGZO)。第一半导体图案211可以包括第一源极区、第一沟道区和第一漏极区。第一沟道区可以位于第一源极区与第一漏极区之间。第一源极区的电阻和第一漏极区的电阻可以低于第一沟道区的电阻。例如，第一源极区和第一漏极区中的每一个可以包括氧化物半导体的导体化区(conductorized region)。第一沟道区可以是氧化物半导体的非导体化区(non-conductorized region)。
第一栅极电极213可以包括导电材料。例如，第一栅极电极213可以包括金属诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)或钨(W)。第一栅极电极213可以位于第一半导体图案211上。例如，第一栅极电极213可以与第一半导体图案211的第一沟道区交叠。第一半导体图案211的第一源极区和第一漏极区可以位于第一栅极电极213之外。第一栅极电极213可以与第一半导体图案211电绝缘。例如，第一半导体图案211的第一源极区可以响应于栅极信号而电连接至第一半导体图案211的第一漏极区。
第一漏极电极215可以包括导电材料。例如，第一漏极电极215可以包括金属诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)或钨(W)。第一漏极电极215可以包括与第一栅极电极213的材料不同的材料。第一漏极电极215可以位于与第一栅极电极213不同的层上。例如，第一漏极电极215可以与第一栅极电极213电绝缘。第一漏极电极215可以电连接至第一半导体图案211的第一漏极区。
第一源极电极217可以包括导电材料。例如，第一源极电极217可以包括金属诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)或钨(W)。第一源极电极217可以包括与第一栅极电极213的材料不同的材料。第一源极电极217可以位于与第一栅极电极213不同的层上。例如，第一源极电极217可以位于与第一漏极电极215相同的层上。第一源极电极217可以包括与第一漏极电极215相同的材料。第一源极电极217可以与第一栅极电极213电绝缘。例如，第一源极电极217可以电连接至第一半导体图案211的第一源极区。
第二薄膜晶体管T2可以包括第二半导体图案221、第二栅极电极223、第二漏极电极225、以及第二源极电极227。第二薄膜晶体管T2可以生成与数据信号对应的驱动电流。例如，第二薄膜晶体管T2可以是驱动薄膜晶体管。第二栅极电极223可以电连接至第一源极电极217，以及第二漏极电极225可以电连接至电力电压供应线PL。发光装置500可以电连接至第二薄膜晶体管T2。例如，第二源极电极227可以电连接至发光装置500的第一电极510。
第二半导体图案221可以包括半导体材料。例如，第二半导体图案221可以包括氧化物半导体诸如IGZO。第二半导体图案221可以包括位于第二源极区与第二漏极区之间的第二沟道区。第二沟道区可以具有比第二源极区和第二漏极区高的电阻。例如，第二源极区和第二漏极区中的每一个可以包括氧化物半导体的导体化区，以及第二沟道区可以是氧化物半导体的非导体化区。
第二半导体图案221可以包括与第一半导体图案211相同的材料。例如，第二半导体图案221可以与第一半导体图案211的形成同时形成。第二半导体图案221的第二源极区和第二漏极区可以具有与第一半导体图案211的第一源极区和第一漏极区相同的电阻。例如，第二沟道区的电阻可以与第一沟道区的电阻相等。
第二栅极电极223可以包括导电材料。例如，第二栅极电极223可以包括金属诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)或钨(W)。第二栅极电极223可以包括与第一栅极电极213相同的材料。第二栅极电极223可以位于与第一栅极电极213相同的层上。例如，第二栅极电极223可以与第一栅极电极213的形成同时形成。
第二栅极电极223可以位于第二半导体图案221上。例如，第二栅极电极223可以与第二半导体图案221的第二沟道区交叠。第二半导体图案221的第二源极区和第二漏极区可以位于第二栅极电极223之外。第二栅极电极223可以与第二半导体图案221电绝缘。例如，第二半导体图案221的第二沟道区可以具有与施加至第二栅极电极223的电压对应的电导率。
第二漏极电极225可以包括导电材料。例如，第二漏极电极225可以包括金属诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)或钨(W)。第二漏极电极225可以包括与第二栅极电极223的材料不同的材料。第二漏极电极225可以位于与第二栅极电极223不同的层上。例如，第二漏极电极225可以与第二栅极电极223电绝缘。第二漏极电极225可以电连接至第二半导体图案221的第二漏极区。
第二漏极电极225可以位于与第一漏极电极215相同的层上。第二漏极电极225可以包括与第一漏极电极215相同的材料。例如，第二漏极电极225可以与第一漏极电极215的形成同时形成。因此，根据本公开内容的实施方式的显示装置可以表现出改进的工艺效率。
第二源极电极227可以包括导电材料。例如，第二源极电极227可以包括金属诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)或钨(W)。第二源极电极227可以包括与第二栅极电极223的材料不同的材料。第二源极电极227可以位于与第二栅极电极223不同的层上。例如，第二源极电极227可以与第二栅极电极223电绝缘。第二源极电极227可以电连接至第二半导体图案221的第二源极区。
第二源极电极227可以位于与第一源极电极217相同的层上。第二源极电极227可以包括与第一源极电极217相同的材料。例如，第二源极电极227可以与第一源极电极217的形成同时形成。因此，根据本公开内容的实施方式的显示装置可以表现出改进的工艺效率。
存储电容器Cst可以在一帧期间保持施加至第二薄膜晶体管T2的第二栅极电极223的信号。例如，存储电容器Cst可以电连接在第二薄膜晶体管T2的第二栅极电极223与第二源极电极227之间。存储电容器Cst可以具有电容器电极在彼此上方堆叠的结构。可以使用形成第一薄膜晶体管T1和第二薄膜晶体管T2的过程来形成存储电容器Cst。例如，存储电容器Cst可以包括位于与第二栅极电极223相同层上的第一电容器电极和位于与第二源极电极227相同层上的第二电容器电极。因此，根据本公开内容的实施方式的显示装置可以表现出改进的工艺效率。
显示面板DP可以包括像素区域PA位于其中的有源区域AA和位于有源区域AA之外的边框区域BZ。栅极驱动器GD、数据驱动器DD、电力单元PU或定时控制器TC中的至少一个可以位于显示面板DP的边框区域BZ中。例如，根据本公开内容的实施方式的显示装置可以是面板内栅极(GIP)型的显示装置，在该面板内栅极(GIP)型的显示装置中，栅极驱动器GD被形成在显示面板DP的边框区域BZ中。栅极驱动器GD可以包括至少一个电路薄膜晶体管290。
电路薄膜晶体管290可以位于装置基板100的边框区域BZ中。电路薄膜晶体管290可以具有与位于每个像素区域PA中的第一薄膜晶体管T1或第二薄膜晶体管T2相同的结构。例如，电路薄膜晶体管290可以包括电路半导体图案291、电路栅极电极293、电路漏极电极295以及电路源极电极297。
电路半导体图案291可以包括半导体材料。电路半导体图案291可以包括与每个像素区域PA中的第一半导体图案211和第二半导体图案221的材料不同的材料。例如，电路半导体图案291可以包括低温多晶硅(LTPS)。电路半导体图案291可以位于与每个像素区域PA中的第一半导体图案211和第二半导体图案221不同的层上。例如，电路半导体图案291可以具有与每个像素区域PA中的第一半导体图案211和第二半导体图案221不同的电特性。
电路半导体图案291可以包括电路源极区、电路沟道区和电路漏极区。电路沟道区可以位于电路源极区与电路漏极区之间。电路源极区的电阻和电路漏极区的电阻可以低于电路沟道区的电阻。例如，电路源极区和电路漏极区可以包括导电杂质。电路沟道区可以是不掺杂有导电杂质的区。
电路栅极电极293可以包括导电材料。例如，电路栅极电极293可以包括金属诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)或钨(W)。电路栅极电极293可以位于电路半导体图案291上。例如，电路栅极电极293可以与电路半导体图案291的电路沟道区交叠。电路半导体图案291的电路源极区和电路漏极区可以位于电路栅极电极293之外。电路栅极电极293可以与电路半导体图案291电绝缘。例如，电路半导体图案291的电路源极区可以响应于对应信号而电连接至电路半导体图案291的电路漏极区。
电路栅极电极293可以位于与每个像素区域PA中的第一栅极电极213和第二栅极电极223不同的层上。例如，电路栅极电极293可以包括与每个像素区域PA中的第一栅极电极213和第二栅极电极223的材料不同的材料。
电路漏极电极295可以包括导电材料。例如，电路漏极电极295可以包括金属诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)或钨(W)。电路漏极电极295可以包括与电路栅极电极293的材料不同的材料。电路漏极电极295可以位于与电路栅极电极293不同的层上。例如，电路漏极电极295可以与电路栅极电极293电绝缘。电路漏极电极295可以电连接至电路半导体图案291的电路漏极区。
电路漏极电极295可以位于与每个像素区域PA中的第一漏极电极215和第二漏极电极225相同的层上。电路漏极电极295可以包括与每个像素区域PA中的第一漏极电极215和第二漏极电极225相同的材料。例如，电路漏极电极295可以与每个像素区域PA中的第一漏极电极215和第二漏极电极225的形成同时形成。因此，根据本公开内容的实施方式的显示装置可以表现出改进的工艺效率。
电路源极电极297可以包括导电材料。例如，电路源极电极297可以包括金属诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)或钨(W)。电路源极电极297可以包括与电路栅极电极293的材料不同的材料。电路源极电极297可以位于与电路栅极电极293不同的层上。例如，电路源极电极297可以位于与电路漏极电极295相同的层上。电路源极电极297可以包括与电路漏极电极295相同的材料。电路源极电极297可以与电路栅极电极293电绝缘。例如，电路源极电极297可以电连接至电路半导体图案291的电路源极区。
电路源极电极297可以位于与每个像素区域PA中的第一源极电极217和第二源极电极227相同的层上。电路源极电极297可以包括与每个像素区域PA中的第一源极电极217和第二源极电极227相同的材料。例如，电路源极电极297可以与每个像素区域PA中的第一源极电极217和第二源极电极227的形成同时形成。因此，根据本公开内容的实施方式的显示装置可以表现出改进的工艺效率。
多个绝缘层110、120、130、140、150、160、170、180和190可以位于装置基板100上，以防止每个像素区域PA中不必要的电连接。例如，下缓冲层110、下栅极绝缘层120、下层间绝缘层130、上缓冲层140、上栅极绝缘层150、上层间绝缘层160、第一平坦化层170、第二平坦化层180以及堤绝缘层190可以位于装置基板100上。
下缓冲层110可以位于靠近装置基板100的位置。下缓冲层110可以防止在形成每个像素区域PA中的像素驱动电路DC和电路薄膜晶体管290的过程中装置基板100的污染。例如，下缓冲层110可以完全覆盖装置基板100的有源区域AA和边框区域BZ。每个像素区域PA中的像素驱动电路DC和电路薄膜晶体管290可以位于下缓冲层110上。下缓冲层110可以包括绝缘材料。例如，下缓冲层110可以包括硅氧化物(SiOx)和硅氮化物(SiNx)。下缓冲层110可以具有多层结构。例如，下缓冲层110可以具有以下结构，在该结构中，由硅氧化物(SiOx)制成的无机绝缘层和由硅氮化物(SiNx)制成的无机绝缘层在彼此上方堆叠。
下栅极绝缘层120可以将电路薄膜晶体管290的电路半导体图案291与电路薄膜晶体管290的电路栅极电极293电绝缘。例如，电路半导体图案291可以位于下缓冲层110与下栅极绝缘层120之间。下栅极绝缘层120可以覆盖电路半导体图案291。下栅极绝缘层120可以包括绝缘材料。例如，下栅极绝缘层120可以包括硅氧化物(SiOx)。下栅极绝缘层120可以延伸至装置基板100的有源区域AA。例如，每个像素区域PA中的第一薄膜晶体管T1和第二薄膜晶体管T2可以位于下栅极绝缘层120上。
下层间绝缘层130可以将电路漏极电极295和电路源极电极297与电路栅极电极291电绝缘。例如，电路漏极电极295和电路源极电极297可以位于下层间绝缘层130上。电路栅极电极291可以位于下栅极绝缘层120与下层间绝缘层130之间。下层间绝缘层130可以包括绝缘材料。例如，下层间绝缘层130可以包括硅氮化物(SiNx)。因此，在根据本公开内容的实施方式的显示装置中，由于下层间绝缘层130中包含的氢而可以使电路半导体图案291的电特性稳定。
下层间绝缘层130可以延伸至装置基板100的有源区域AA。例如，每个像素区域PA中的第一薄膜晶体管T1和第二薄膜晶体管T2可以位于下层间绝缘层130上。第一导电图案310可以位于每个像素区域PA中的下栅极绝缘层120与下层间绝缘层130之间。第一导电图案310可以包括导电材料。例如，第一导电图案310可以包括与电路栅极电极293相同的材料。第一导电图案310可以与电路栅极电极293的形成同时形成。例如，第一导电图案310可以位于与电路栅极电极293相同的层上。
每个像素区域PA中的第一导电图案310可以与对应像素区域PA中的第一薄膜晶体管T1交叠。例如，每个像素区域PA中的第一薄膜晶体管T1可以位于对应像素区域PA中的第一导电图案310上。因此，在根据本公开内容的实施方式的显示装置中，在穿过装置基板100之后朝向每个像素区域PA中的第一半导体图案211行进的外部光可以被对应像素区域PA中的第一导电图案310阻挡。例如，每个像素区域PA中的第一导电图案310可以具有比对应像素区域PA中的第一半导体图案211大的尺寸。因此，在根据本公开内容的实施方式的显示装置中，可以防止由于外部光而导致位于每个像素区域PA中的第一薄膜晶体管T1的特性的变化，而不发生工艺效率的降低。
上缓冲层140可以位于每个像素区域PA中的下层间绝缘层130与第一半导体图案211之间。上缓冲层140可以包括绝缘材料。上缓冲层140可以包括具有相对低的氢含量的材料。例如，上缓冲层140可以是由硅氧化物(SiOx)制成的无机绝缘层。因此，在根据本公开内容的实施方式的显示装置中，下层间绝缘层130中包含的氢朝向每个像素区域PA中的第一半导体图案211的移动可以被上缓冲层140阻挡。也就是说，在根据本公开内容的实施方式的显示装置中，可以防止由于氢的扩散而导致位于每个像素区域PA中的第一半导体图案211的特性的变化。例如，上缓冲层140可以具有比下层间绝缘层130大的厚度。因此，在根据本公开内容的实施方式的显示装置中，可以防止由于氢而导致位于每个像素区域PA中的像素驱动电路DC的特性的劣化。
上缓冲层140可以延伸超过位于每个像素区域PA中的第一半导体图案211。例如，每个像素区域PA中的第二薄膜晶体管T2可以位于上缓冲层140上。因此，在根据本公开内容的实施方式的显示装置中，可以防止由于氢的扩散而导致位于每个像素区域PA中的第二薄膜晶体管T2的特性的变化。电路漏极电极295和电路源极电极297可以位于上缓冲层140上。
上栅极绝缘层150可以将每个像素区域PA中的第一半导体图案211与第一栅极电极213电绝缘。例如，每个像素区域PA中的第一半导体图案211可以位于上缓冲层140与上栅极绝缘层150之间。上栅极绝缘层150可以覆盖每个像素区域PA中的第一半导体图案211。上栅极绝缘层150可以包括绝缘材料。例如，上栅极绝缘层150可以是由硅氧化物(SiOx)制成的无机绝缘层。上栅极绝缘层150可以延伸至装置基板100的边框区域BZ。例如，电路漏极电极295和电路源极电极297可以位于边框区域BZ中的上栅极绝缘层150上。
每个像素区域PA中的第二半导体图案221和第二栅极电极223可以通过上栅极绝缘层150电绝缘。例如，上栅极绝缘层150可以在每个像素区域PA中的第二半导体图案221与第二栅极电极223之间延伸。位于每个像素区域PA中的第二半导体图案221与第二栅极电极223之间的分隔距离可以等于位于对应像素区域PA中的第一半导体图案211与第一栅极电极213之间的分隔距离。例如，上栅极绝缘层150可以与每个像素区域PA中的第一半导体图案211、第二半导体图案221、第一栅极电极213以及第二栅极电极223接触。因此，在根据本公开内容的实施方式的显示装置中，可以简化形成位于每个像素区域PA中的像素驱动电路DC的过程。
上层间绝缘层160可以将每个像素区域PA中的第一漏极电极215和第一源极电极217与对应像素区域PA中的第一栅极电极213电绝缘。每个像素区域PA中的第二漏极电极225和第二源极电极227可以通过上层间绝缘层160与对应像素区域PA中的第二栅极电极223电绝缘。例如，每个像素区域PA中的第一漏极电极215、第一源极电极217、第二漏极电极225以及第二源极电极227可以位于上层间绝缘层160上。每个像素区域PA中的第一漏极电极215和第一源极电极217可以穿过上栅极绝缘层150和上层间绝缘层160，以电连接至对应像素区域PA中的第一半导体图案211。每个像素区域PA中的第二漏极电极225和第二源极电极227可以穿过上栅极绝缘层150和上层间绝缘层160，以电连接至对应像素区域PA中的第二半导体图案221。上层间绝缘层160可以包括绝缘材料。上层间绝缘层160可以包括与下层间绝缘层130的材料不同的材料。上层间绝缘层160可以包括具有相对低氢含量的材料。例如，上层间绝缘层160可以是由硅氧化物(SiOx)制成的无机绝缘层。因此，在根据本公开内容的实施方式的显示装置中，可以防止由于氢而导致位于每个像素区域PA中的第一薄膜晶体管T1和第二薄膜晶体管T2的特性的变化。
上层间绝缘层160可以延伸至装置基板100的边框区域BZ。例如，电路漏极电极295和电路源极电极297可以位于上层间绝缘层160上。电路漏极电极295和电路源极电极297可以通过下栅极绝缘层120、下层间绝缘层130、上缓冲层140、上栅极绝缘层150以及上层间绝缘层160电连接至电路半导体图案291。
第一平坦化层170可以位于上层间绝缘层160上。例如，每个像素区域PA中的漏极电极215和225以及源极电极217和227可以被第一平坦化层170覆盖。电路漏极电极295和电路源极电极297可以位于上层间绝缘层160与第一平坦化层170之间。第二平坦化层180可以位于第一平坦化层170上。第一平坦化层170和第二平坦化层180可以去除由每个像素区域PA中的像素驱动电路DC和电路薄膜晶体管290导致的台阶差。例如，第二平坦化层180的与装置基板100相对(opposite)的上表面可以是平坦表面。
第一平坦化层170和第二平坦化层180中的每一个可以包括绝缘材料。第一平坦化层170和第二平坦化层180中的每一个可以包括与上层间绝缘层160的材料不同的材料。例如，第一平坦化层170和第二平坦化层180中的每一个可以是包括有机绝缘材料的有机绝缘层。第二平坦化层180可以包括与第一平坦化层170相同的材料。第二平坦化层180可以与第一平坦化层170的与装置基板100相对的上表面直接接触。例如，第一平坦化层170和第二平坦化层180可以彼此物理连接。第一平坦化层170与第二平坦化层180之间的界面可以不可见。
每个像素区域PA中的发光装置500可以位于第二平坦化层180上。例如，每个像素区域PA中的第一电极510、发射层520和第二电极530可以顺序地堆叠在位于对应像素区域PA中的第二平坦化层180上。每个像素区域PA中的第一电极510可以与第二平坦化层180的上表面直接接触。因此，在根据本公开内容的实施方式的显示装置中，可以防止根据从每个发光装置500发射的光的生成位置而产生的亮度差。
中间电极400可以位于第一平坦化层170与第二平坦化层180之间。中间电极400可以包括导电材料。例如，中间电极400可以包括金属诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)或钨(W)。每个像素区域PA中的第一电极510可以经由中间电极400中的一个中间电极400电连接至对应像素区域PA中的第二源极电极227。例如，中间电极400中的每一个可以穿过每个像素区域PA中的第一平坦化层170，并可以与对应像素区域PA中的第二源极电极227直接接触，以及每个像素区域PA中的第一电极510可以穿过对应像素区域PA中的第二平坦化层180，并可以与中间电极400中的一个直接接触。
堤绝缘层190可以位于第二平坦化层180上。堤绝缘层190可以在每个像素区域PA内限定发射区域。例如，堤绝缘层190可以覆盖位于每个像素区域PA中的第一电极510的边缘。每个像素区域PA中的发射层520和第二电极530可以顺序堆叠在第一电极510的通过堤绝缘层190暴露的部分上。堤绝缘层190可以包括绝缘材料。例如，堤绝缘层190可以是包括有机绝缘材料的有机绝缘层。堤绝缘层190可以包括与第二平坦化层180的材料不同的材料。
从每个像素区域PA中的发光装置500发射的光可以具有与从相邻像素区域PA中的发光装置500发射的光的不同颜色。例如，每个像素区域PA中的发射层520可以与相邻像素区域PA中的发射层520间隔开。位于每个像素区域PA中的发射层520可以包括位于堤绝缘层190上的端部。每个像素区域PA中的发射层520可以被单独形成。例如，可以使用精细金属掩模(FMM)来形成每个像素区域PA中的发射层520。间隔物可以位于堤绝缘层190上。间隔物可以防止由于精细金属掩模而导致对堤绝缘层190和发射层520的损害。间隔物可以包括绝缘材料。例如，间隔物可以包括有机绝缘材料。间隔物可以包括与堤绝缘层190相同的材料。例如，堤绝缘层190和间隔物可以通过使用半色调掩模(halftone mask)的图案化过程同时形成。位于每个像素区域PA中的发射层520的端部可以与间隔物间隔开。
施加至每个像素区域PA中的第二电极530的电压可以与施加至相邻像素区域PA中的第二电极530的电压相同。例如，负的供电电压VSS可被施加至每个像素区域PA中的第二电极530。每个像素区域PA中的第二电极530可以电连接至相邻像素区域PA中的第二电极530。每个像素区域PA中的第二电极530可以包括与相邻像素区域PA中的第二电极530相同的材料。例如，每个像素区域PA中的第二电极530可以与相邻像素区域PA中的第二电极530的形成同时形成。每个像素区域PA中的第二电极530可以与相邻像素区域PA中的第二电极530直接接触。例如，每个像素区域PA中的第二电极530可以延伸至堤绝缘层190上。堤绝缘层190可以被第二电极530覆盖。因此，在根据本公开内容的实施方式的显示装置中，可以简化形成每个像素区域PA中的第二电极530的过程。此外，在根据本公开内容的实施方式的显示装置中，从每个像素区域PA中的发光装置500发射的光的亮度可以响应于施加至对应像素区域PA中的像素驱动电路DC的数据信号而被调整。
封装单元600可以位于每个像素区域PA中的发光装置500上。封装单元600可以防止由于外部水分和冲击而导致对发光装置500的损害。封装单元600可以包括多层结构。例如，封装单元600可以包括在彼此上方顺序堆叠的第一封装层610、第二封装层620和第三封装层630。第一封装层610、第二封装层620和第三封装层630中的每一个可以包括绝缘材料。第二封装层620可以包括与第一封装层610和第三封装层630的材料不同的材料。例如，第一封装层610和第三封装层630可以是由硅氮化物(SiNx)或硅氧化物(SiOx)制成的无机绝缘层，以及第二封装层620可以是由有机绝缘材料制成的有机绝缘层。因此，在根据本公开内容的实施方式的显示装置中，可以有效地防止由于外部水分和冲击而导致对发光装置500的损害。
第二导电图案320可以位于每个像素区域PA中的上缓冲层140与第二半导体图案221之间。第二导电图案320可以与第二半导体图案221直接接触。例如，第二半导体图案221的面向装置基板100的下表面可以与第二导电图案320直接接触。第二导电图案320可以包括金属。因此，在根据本公开内容的实施方式的显示装置中，在穿过装置基板100之后朝向每个像素区域PA中的第二半导体图案221行进的外部光可以被对应像素区域PA中的第二导电图案320阻挡。例如，每个像素区域PA中的第二导电图案320可以具有比对应像素区域PA中的第二半导体图案221大的尺寸。
第二导电图案320的功函数(work function)可以大于第二半导体图案221的功函数。例如，第二半导体图案221可以包括具有4.0eV的功函数的IGZO，以及第二导电图案320可以包括具有4.5eV或更多的功函数的铜(Cu)、钼(Mo)、镍(Ni)、钴(Co)和铂(Pt)中的一个。恒定的电压可以施加至第二导电图案320。例如，第二导电图案320可以电连接至供应负供电电压VSS的信号线。
图5是用于说明第二半导体图案221与第二导电图案320之间的耗尽区DR的功函数图。如图4和图5中所示，第二半导体图案221可以与第二导电图案320呈肖特基接触。也就是说，由于第二导电图案320与第二半导体图案221之间的费米能级差而导致第二半导体图案221的靠近第二导电图案320定位的后部的电子可以扩散到第二导电图案320，以及耗尽区DR可以形成在第二半导体图案221的靠近第二导电图案320定位的后部。其中，Evac为真空中的电子能级，EF为金属中的电子能级，Ec为半导体中的电子能级，Xs为电子亲和力，φm为金属中的功函数，以及φb＝φm-Xs。
由于第二半导体图案221的后部的电子扩散到第二导电图案320中，耗尽区DR可以指电子不位于其中的区域。也就是说，由于耗尽区DR而导致的寄生电容可以形成在第二导电图案320与第二半导体图案221之间。位于每个像素区域PA中的第二薄膜晶体管T2的有效栅极电压的变化的量可以由以下等式确定。此处，ΔVeff表示有效栅极电压的变化的量，ΔVGAT表示施加至对应像素区域PA中的第二栅极电极223的电压的变化的量，C1表示在对应像素区域PA中的第二导电图案320与第二半导体图案221之间形成的寄生电容器的电容，C2表示对应像素区域PA中的第二半导体图案221与第二栅极电极223之间形成的寄生电容器的电容，以及CACT表示由施加至位于对应像素区域PA中的第二半导体图案221的第二源极区和第二漏极区的电压形成的寄生电容器的电容。
[等式]
电容器的电容与构成对应电容器的导体之间的距离成反比。也就是，C1可以与形成在对应像素区域PA中的耗尽区DR的宽度成反比，以及C2可以与位于对应像素区域PA中的上栅极绝缘层150的厚度成反比。通过肖特基接触形成的耗尽区DR的宽度可以比通过沉积过程形成的上栅极绝缘层150的厚度小得多。也就是说，在根据本公开内容的实施方式的显示装置中，在每个像素区域PA中的第二导电图案320与第二半导体图案221之间形成的寄生电容器具有比在对应像素区域PA中的第二半导体图案221与第二栅极电极223之间形成的寄生电容器大得多的电容，并且因此，可以减小位于每个像素区域PA中的第二薄膜晶体管T2的有效栅极电压。通常，当薄膜晶体管的有效栅极电压减小时，S因子增加，该S因子指示根据施加至对应薄膜晶体管的栅极电极的电压的变化而产生的电流变化的反比率。因此，在根据本公开内容的实施方式的显示装置中，可以减少根据施加至位于每个像素区域PA中的第二薄膜晶体管T2的第二栅极电极223的电压而产生的驱动电流的变化。因此，在根据本公开内容的实施方式的显示装置中，可以防止低灰度处不均的发生。
此外，在根据本公开内容的实施方式的显示装置中，位于每个像素区域PA中的第二薄膜晶体管T2的S因子可以增加而不增加位于对应像素区域PA中的上栅极绝缘层160的厚度。因此，在根据本公开内容的实施方式的显示装置中，可以防止低灰度处不均的发生，而不减少位于每个像素区域PA中的第二薄膜晶体管T2的导通电流。因此，在根据本公开内容的实施方式的显示装置中，可以实现低功率驱动，从而可以降低功耗。
因此，根据本公开内容的实施方式的显示装置可以包括位于每个像素区域PA中的发光装置500和像素驱动电路DC。像素驱动电路DC包括第二薄膜晶体管T2，所述第二薄膜晶体管T2电连接至发光装置500并用作驱动薄膜晶体管。位于第二薄膜晶体管T2下方的第二导电图案320可以与第二薄膜晶体管T2的第二半导体图案221直接接触，该第二薄膜晶体管T2的第二半导体图案221包括氧化物半导体，并且负供电电压VSS可以施加至第二导电图案320，该第二导电图案320包括具有比第二半导体图案221的功函数大的功函数的金属。因此，在根据本公开内容的实施方式的显示装置中，第二半导体图案221的靠近每个像素区域PA中的第二导电图案320定位的下端部可以包括耗尽区DR，由此第二薄膜晶体管T2的S因子可以增加而不增加上栅极绝缘层150的厚度。因此，在根据本公开内容的实施方式的显示装置中，可以防止位于每个像素区域PA中的第二薄膜晶体管T2的导通电流的减少，并且可以防止低灰度处不均的发生。
根据本公开内容的实施方式的显示装置已经被描述为被配置成使得每个像素区域PA中的第二导电图案320具有比对应像素区域PA中的第二半导体图案221大的尺寸。然而，在根据本公开内容的另一实施方式的显示装置中，每个像素区域PA中的第二导电图案320可以与位于对应像素区域PA中的第二半导体图案221的一部分交叠。例如，如图6中所示，在根据本公开内容的另一实施方式的显示装置中，位于每个像素区域PA中的第二半导体图案221的边缘可以定位在位于对应像素区域PA中的第二导电图案320之外。位于每个像素区域PA中的第二半导体图案221的第二沟道区可以位于对应像素区域PA中的第二导电图案320上。位于每个像素区域PA中的第二半导体图案221的第二源极区和第二漏极区中的每一个可以包括定位在位于对应像素区域PA中的第二导电图案320之外的区域。因此，在根据本公开内容的另一实施方式的显示装置中，可以防止位于每个像素区域PA中的第二源极区和第二漏极区的电阻通过形成在对应像素区域PA中的第二半导体图案221与第二导电图案320之间的耗尽区DR而增加。因此，在根据本公开内容的另一实施方式的显示装置中，可以有效改善图像质量。
根据本公开内容的实施方式的显示装置已经被描述为被配置成使得每个像素区域PA中的第二导电图案320具有由金属制成的单层结构。然而，在根据本公开内容的又一实施方式的显示装置中，每个像素区域PA中的第二导电图案320可以具有多层结构。例如，如图7中所示，在根据本公开内容的又一实施方式的显示装置中，每个像素区域PA中的第二导电图案320可以具有第一图案层321和第二图案层322在彼此上方堆叠的结构。第二图案层322可以电连接至第一图案层321。例如，第二图案层322可以与第一图案层321的与装置基板100相对的上表面直接接触。第二图案层322可以具有与第一图案层321不同的组成比。第二图案层322可以包括与第一图案层321相同的金属。例如，第一图案层321可以是由钼(Mo)制成的金属层，以及第二图案层322可以是由钼氧化物(MoOx)制成的导电金属氧化物层。
每个像素区域PA中的第二半导体图案221可以与位于对应像素区域PA中的第二导电图案320的第二图案层322直接接触。例如，每个像素区域PA中的第二图案层322可以具有比对应像素区域PA中的第二半导体图案221大的功函数。因此，在根据本公开内容的又一实施方式的显示装置中，每个像素区域PA中的第二半导体图案221可以与位于对应像素区域PA中的第二导电图案320的第二图案层322呈肖特基接触。也就是说，在根据本公开内容的又一实施方式的显示装置中，位于每个像素区域PA中的第二半导体图案221的下端部可以包括通过对应像素区域PA中的第二图案层322形成的耗尽区DR。第一图案层321可以比第二图案层322厚。因此，在根据本公开内容的又一实施方式的显示装置中，第二导电图案320可以具有足够低的电阻。因此，在根据本公开内容的又一实施方式的显示装置中，可以提高位于每个像素区域PA中的第二导电图案320的配置的自由度。
根据本公开内容的实施方式的显示装置已经被描述为被配置成使得恒定电压被施加至每个像素区域PA中的第二导电图案320。然而，如图8中所示，在根据本公开内容的又一实施方式的显示装置中，每个像素区域PA中的第二导电图案320可以电连接至对应像素区域PA中的第二源极电极227。也就是说，在根据本公开内容的又一实施方式的显示装置中，施加至每个像素区域PA中的第二导电图案320的电压可以与由对应像素区域PA中的第二薄膜晶体管T2生成的驱动电流对应。形成在每个像素区域PA中的第二导电图案320与第二半导体图案221之间的耗尽区DR的宽度可以与对应的第二导电图案320和对应的第二半导体图案221之间的功函数的差成比例。也就是说，在根据本公开内容的又一实施方式的显示装置中，可以简化每个像素驱动电路DC的配置而不影响每个像素区域PA中形成的耗尽区DR的宽度。因此，在根据本公开内容的又一实施方式的显示装置中，可以提高每个像素区域PA的配置的自由度。
在根据本公开内容的又一实施方式的显示装置中，电连接至每个像素区域PA中的第二源极电极227的第二导电图案320可以与位于对应像素区域PA中的第二半导体图案221的一部分直接接触。例如，如图9和图10中所示，与位于每个像素区域PA中的第二半导体图案221的第二沟道区接触的第二导电图案320可以绕过对应像素区域PA中的第二源极区和第二漏极区，以连接至对应像素区域PA中的第二源极电极227。每个像素区域PA中的第二导电图案320可以包括定位在位于对应像素区域PA中的第二半导体图案221之外的区域。每个像素区域PA中的第二源极电极227可以在位于对应像素区域PA中的第二半导体图案221之外的位置处与对应像素区域PA中的第二导电图案320直接接触。因此，在根据本公开内容的又一实施方式的显示装置中，可以简化每个像素驱动电路的配置，并且可以防止位于每个像素区域PA中的第二源极区和第二漏极区的电阻通过形成在位于对应像素区域PA中的第二半导体图案221的下端部上的耗尽区而增加。
根据本公开内容的实施方式的显示装置已经被描述为被配置成使得每个像素区域PA中的像素驱动电路DC包括两个薄膜晶体管T1和T2。然而，在根据本公开内容的又一实施方式的显示装置中，每个像素区域PA中的像素驱动电路DC可以包括一个驱动薄膜晶体管和多个开关薄膜晶体管。例如，如图11中所示，在根据本公开内容的又一实施方式的显示装置中，每个像素区域PA中的像素驱动电路DC可以包括六个薄膜晶体管T1、T2、T3、T4、T5和T6以及一个存储电容器Cst。每个像素驱动电路DC的第一薄膜晶体管T1可以响应于第二栅极信号GL2被接通，以将数据信号供应至第三节点N3。每个像素驱动电路DC的第三薄膜晶体管T3可以响应于第一栅极信号GL1被接通，以二极管连接(diode-connect)第一节点N1和第二节点N2。每个像素驱动电路DC的第四薄膜晶体管T4可以响应于第一发射控制信号EM1被接通，以将通过电力电压供应线PL施加的供电电压供应至第二节点N2。每个像素驱动电路DC的第五薄膜晶体管T5可以响应于第二发射控制信号EM2被接通，以将第三节点N3电连接至第五节点N5。每个像素驱动电路DC的第六薄膜晶体管T6可以响应于第一栅极信号GL1被接通，以将通过参考电压供应线RL施加的参考电压供应至第四节点N4。每个像素驱动电路DC的存储电容器Cst可以电连接在第一节点N1与第四节点N4之间。每个像素驱动电路DC的第二薄膜晶体管T2可以使用供应至第二节点N2的供电电压生成与施加至第三节点N3的数据信号对应的驱动电流。例如，每个像素驱动电路DC的第二薄膜晶体管T2可以是驱动薄膜晶体管。因此，在根据本公开内容的又一实施方式的显示装置中，可以提高每个像素驱动电路DC的配置的自由度。
根据本公开内容的实施方式的显示装置已经被描述为被配置成使得每个像素区域PA中的存储电容器Cst与对应像素区域PA中的第一薄膜晶体管T1和第二薄膜晶体管T2的形成同时形成。然而，在根据本公开内容的另一实施方式的显示装置中，每个像素区域PA中的存储电容器Cst可以形成在与对应像素区域PA中的薄膜晶体管T1和T2不同的层上。例如，如图12中所示，在根据本公开内容的另一实施方式的显示装置中，位于每个像素区域PA中的存储电容器Cst可以具有以下结构，在该结构中，第一电容器电极201和第二电容器电极202在彼此上方堆叠，第一电容器电极201可以位于对应像素区域PA中的下栅极绝缘层120与下层间绝缘层130之间，以及第二电容器电极202可以位于对应像素区域PA中的下层间绝缘层130与上缓冲层140之间。因此，在根据本公开内容的另一实施方式的显示装置中，可以提高位于每个像素区域PA中的存储电容器Cst的配置的自由度。
在根据本公开内容的另一实施方式的显示装置中，每个像素区域PA中的存储电容器Cst还可以包括第三电容器电极203，该第三电容器电极203位于对应像素区域PA中的上缓冲层140与上栅极绝缘层150之间。第三电容器电极203可以包括氧化物半导体的导体化区。例如，每个像素区域PA中的第三电容器电极203可以与对应像素区域PA中的第二半导体图案221的形成同时形成。在每个像素区域PA中，第三电容器电极203可以经由电容器连接电极200电连接至第一电容器电极201。因此，在根据本公开内容的另一实施方式的显示装置中，可以增加位于每个像素区域PA中的存储电容器Cst的电容。因此，在根据本公开内容的另一实施方式的显示装置中，可以提高每个像素驱动电路的配置的自由度。
在根据本公开内容的另一实施方式的显示装置中，至少一个薄膜晶体管可以设置在每个像素区域PA中的第二薄膜晶体管T2与发光装置500之间。例如，如图10和图11中所示，在根据本公开内容的另一实施方式的显示装置中，由每个像素区域PA中的第二薄膜晶体管T2生成的驱动电流可以通过对应像素区域PA中的第五薄膜晶体管T5供应至对应像素区域PA中的发光装置500。每个像素区域PA中的中间电极400可以穿过第一平坦化层170，并可以与位于对应像素区域PA中的第五薄膜晶体管T5的第五源极电极257直接接触，以及每个像素区域PA中的第一电极510可以穿过第二平坦化层180，并可以与对应像素区域PA中的中间电极400直接接触。第五薄膜晶体管T5的第五半导体图案251可以包括氧化物半导体。例如，在根据本公开内容的另一实施方式的显示装置中，第五导电图案350可以位于每个像素区域PA中的装置基板100与第五半导体图案251之间。第五导电图案350可以位于与第二导电图案320不同的层上。例如，第五导电图案350可以位于下栅极绝缘层120与下层间绝缘层130之间。因此，在根据本公开内容的另一实施方式的显示装置中，可以提高每个像素区域PA的配置的自由度。
如根据以上描述明显的是，根据本公开内容的显示装置可以包括位于装置基板的像素区域中的导电图案、发光装置和像素驱动电路。电连接至发光装置的像素驱动电路可以包括位于导电图案上的驱动半导体图案，与驱动半导体图案接触的导电图案可以包括金属，并且导电图案可以具有比驱动半导体图案大的功函数。也就是说，在根据本公开内容的显示装置中，驱动半导体图案可以与导电图案呈肖特基接触。因此，在根据本公开内容的显示装置中，可以增加包括驱动半导体图案的驱动薄膜晶体管的S因子而不改变覆盖驱动半导体图案的上栅极绝缘层的厚度。因此，在根据本公开内容的显示装置中，可以使低灰度处不均的发生最小化或防止低灰度处不均的发生，而不发生其亮度的劣化。此外，在根据本公开内容的显示装置中，可以实现低功率驱动，从而可以降低功耗。
本领域技术人员将理解，在不脱离本公开内容的技术构思的情况下，根据上面描述进行各种修改和改变是可能的。因此，本公开内容的技术范围由所附权利要求书限定，而不是由本公开内容的详细描述限定。

Claims (27)

1.一种显示装置，包括：
位于装置基板上的像素驱动电路，所述像素驱动电路包括驱动薄膜晶体管；
位于所述装置基板与所述驱动薄膜晶体管之间的导电图案，所述导电图案包括金属；以及
发光装置，所述发光装置位于所述装置基板上并电连接至所述驱动薄膜晶体管，
其中，所述驱动薄膜晶体管包括由氧化物半导体制成的驱动半导体图案，
其中，所述驱动半导体图案与所述导电图案的上表面接触，所述上表面与所述装置基板相对，以及
其中，所述导电图案具有比所述驱动半导体图案大的功函数。
2.根据权利要求1所述的显示装置，其中，所述驱动半导体图案包括靠近所述导电图案定位的后部，并且所述后部包括耗尽区。
3.根据权利要求1所述的显示装置，其中，所述导电图案被施加恒定电压。
4.根据权利要求1所述的显示装置，其中，所述导电图案电连接至所述驱动薄膜晶体管的驱动源极电极。
5.根据权利要求4所述的显示装置，其中，所述导电图案包括位于所述驱动半导体图案之外的区域，以及
其中，所述驱动源极电极在位于所述驱动半导体图案之外的区域处与所述导电图案接触。
6.根据权利要求5所述的显示装置，其中，所述导电图案与所述驱动半导体图案的一部分接触，并且绕过所述驱动半导体图案的源极区和漏极区。
7.根据权利要求1所述的显示装置，其中，所述导电图案包括第一图案层和位于所述第一图案层上的第二图案层，
其中，所述驱动半导体图案与所述第二图案层接触，以及
其中，所述第二图案层具有比所述驱动半导体图案大的功函数。
8.根据权利要求7所述的显示装置，其中，所述第二图案层由导电金属氧化物制成。
9.根据权利要求8所述的显示装置，其中，所述第一图案层包括与所述第二图案层相同的金属。
10.根据权利要求1所述的显示装置，其中，所述导电图案包括铜、钼、镍、钴和铂中的一种。
11.根据权利要求1所述的显示装置，其中，所述导电图案与所述驱动半导体图案的一部分交叠。
12.根据权利要求11所述的显示装置，其中，所述驱动半导体图案包括位于所述导电图案上的沟道区。
13.一种显示装置，包括：
第一导电图案，所述第一导电图案位于装置基板上；
上缓冲层，所述上缓冲层位于所述装置基板上以覆盖所述第一导电图案；
位于所述上缓冲层上的第二导电图案，所述第二导电图案包括金属；
位于所述装置基板上的像素驱动电路，所述像素驱动电路包括位于所述第一导电图案上的第一薄膜晶体管和位于所述第二导电图案上的第二薄膜晶体管；以及
发光装置，所述发光装置位于所述上缓冲层上以电连接至所述第二薄膜晶体管，
其中，所述第二薄膜晶体管包括由氧化物半导体制成的半导体图案，以及
其中，所述第二薄膜晶体管的所述半导体图案与所述第二导电图案呈肖特基接触。
14.根据权利要求13所述的显示装置，其中，所述第二导电图案被施加恒定电压。
15.根据权利要求13所述的显示装置，其中，所述第二导电图案电连接至所述第二薄膜晶体管的源极电极。
16.根据权利要求13所述的显示装置，其中，所述第一薄膜晶体管包括位于与所述第二导电图案相同层上的半导体图案。
17.根据权利要求16所述的显示装置，其中，所述第一薄膜晶体管的所述半导体图案包括与所述第二薄膜晶体管的所述半导体图案相同的材料。
18.根据权利要求16所述的显示装置，还包括：
上栅极绝缘层，所述上栅极绝缘层位于所述上缓冲层上，
其中，所述上栅极绝缘层覆盖所述第一薄膜晶体管的所述半导体图案和所述第二薄膜晶体管的所述半导体图案，
其中，所述第一薄膜晶体管和所述第二薄膜晶体管中的每一个包括位于所述上栅极绝缘层上的栅极电极，以及
其中，所述第二薄膜晶体管的所述栅极电极位于与所述第一薄膜晶体管的所述栅极电极相同的层上。
19.一种用于驱动显示装置的发光元件的薄膜晶体管，所述薄膜晶体管包括：
包括氧化物半导体材料的氧化物半导体图案；
栅极绝缘层，其设置在所述氧化物半导体图案的第一侧；
栅极电极，其设置在所述栅极绝缘层上；
电连接至所述氧化物半导体图案的第一电极；
电连接至所述氧化物半导体图案的第二电极，所述第二电极电连接至所述发光元件，使得所述薄膜晶体管驱动电流通过所述发光元件；
直接设置在所述氧化物半导体图案的第二侧并与所述第二侧接触的导电图案，所述导电图案具有大于所述氧化物半导体图案的第二功函数的第一功函数。
20.根据权利要求19所述的薄膜晶体管，其中，所述导电图案电耦接至直流电压或所述第二电极。
21.根据权利要求19所述的薄膜晶体管，其中：
所述氧化物半导体图案包括源极区、漏极区和位于所述源极区和所述漏极区之间的沟道区，所述源极区和所述漏极区包括掺杂有掺杂剂的所述氧化物半导体材料，并且所述沟道区包括不含所述掺杂剂的所述氧化物半导体材料，
所述导电图案延伸短于所述氧化物半导体图案的边缘，以及
所述导电图案与所述沟道区交叠，但不与所述源极区或所述漏极区交叠。
22.根据权利要求21所述的薄膜晶体管，
其中，所述氧化物半导体图案具有台阶形状。
23.根据权利要求19所述的薄膜晶体管，其中，所述导电图案与整个所述氧化物半导体图案交叠并且延伸超过所述氧化物半导体图案的边缘。
24.根据权利要求19所述的薄膜晶体管，还包括设置成超出所述氧化物半导体图案的边缘的另外的导电图案，所述薄膜晶体管的源极电极电连接至所述另外的导电图案。
25.根据权利要求19所述的薄膜晶体管，
其中，所述导电图案包括第一导电图案层和设置在所述第一导电图案层上的第二导电图案层，
其中，所述氧化物半导体图案与所述第二导电图案层直接接触，以及
其中，所述第二导电图案层具有大于所述氧化物半导体图案的所述第二功函数的所述第一功函数。
26.根据权利要求25所述的薄膜晶体管，其中，所述第二导电图案层包括导电金属氧化物。
27.根据权利要求19所述的薄膜晶体管，其中，所述导电图案包括铜、钼、镍、钴和铂中的一种。
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